CN117394803A - 源极跟随器电路及芯片 - Google Patents

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CN117394803A
CN117394803A CN202311439954.8A CN202311439954A CN117394803A CN 117394803 A CN117394803 A CN 117394803A CN 202311439954 A CN202311439954 A CN 202311439954A CN 117394803 A CN117394803 A CN 117394803A
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pole
capacitor
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follower circuit
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郭平
杨黎
梁爱梅
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Abstract

本申请公开了一种源极跟随器电路及芯片。电路包括第一至第四晶体管、第一电流源和第二电流源、第一负载模块和第二负载模块，第一晶体管和第二晶体管的第一极分别接收第一输入信号和第二输入信号，第二极分别连接于第三晶体管和第四晶体管，以及分别连接于第一电流源和第二电流源，第三极分别连接于第一负载模块和第二负载模块；第三晶体管和第四晶体管的第一极分别接收第一输入信号和第二输入信号，第二极连接电源，第三极分别连接于第一晶体管和第二晶体管，第三晶体管的衬底连接于第四晶体管的第三极，第四晶体管的衬底连接于第三晶体管的第三极。本申请将第三晶体管和第四晶体管设置为交叉耦合，提高了电路线性度和驱动能力，降低了电路功耗。

Description

源极跟随器电路及芯片
技术领域
本申请涉及集成电路技术领域，具体涉及一种源极跟随器电路及芯片。
背景技术
输入缓冲器通常用于模数转换器的前端电路，是模数转换器最重要的模块之一，直接决定了模数转换器的精度，通常要求对输入信号具有很高的线性度。
输入缓冲器通常为源级跟随器结构，然而，传统的源级跟随器结构的缺点是对非线性度的抑制能力不强，容易引起非线性问题，尤其是当输入信号频率很高的时候，其线性度和增益更是会大幅度下降。
发明内容
鉴于以上问题，本申请提供一种源极跟随器电路及芯片，以解决上述技术问题。
第一方面，本申请提供一种源极跟随器电路，包括：包括第一至第四晶体管、第一电流源和第二电流源、第一负载模块和第二负载模块，
第一晶体管和第二晶体管的第一极分别用于接收第一输入信号和第二输入信号，第二极分别连接于第三晶体管和第四晶体管，以及分别连接于第一电流源和第二电流源，第三极分别连接于第一负载模块和第二负载模块，第一晶体管的衬底短接于其第三极，第二晶体管的衬底短接于其第三极，第一输入信号和第二输入信号为一对差分输入信号；
第三晶体管和第四晶体管的第一极分别用于接收第一输入信号和第二输入信号，第二极用于连接电源，第三极分别连接于第一晶体管和第二晶体管，第三晶体管的衬底连接于第四晶体管的第三极，第四晶体管的衬底连接于第三晶体管的第三极；
第一电流源和第二电流源还分别连接于第一负载模块和第二负载模块。
在一些实施例中，本申请提供的源极跟随器电路还包括第一电容和第二电容，
第一电容和第二电容的一端分别连接于第一晶体管和晶体管的第一极，另一端分别连接于第一晶体管和第二晶体管的第二极。
在一些实施例中，本申请提供的源极跟随器电路还包括第三电容和第四电容、第一电阻和第二电阻，
第三电容和第四电容的一端分别连接于第一晶体管和第二晶体管的第一极，另一端分别连接于第三晶体管和第四晶体管的第一极；
第一电阻和第二电阻的一端连接于第三晶体管和第四晶体管的第一极，另一端用于连接电源。
在一些实施例中，本申请提供的源极跟随器电路还包括第五电容和第六电容，
第五电容和第六电容的一端连接于第一晶体管和第二晶体管的第一极，以分别接收第一输入信号和第二输入信号，另一端分别连接于第一负载模块和第二负载模块，以接收输入至第一负载模块和第二负载模块的第一偏置电压信号。
在一些实施例中，本申请提供的源极跟随器电路，第一电流源包括第五晶体管、第六晶体管和第三电阻，
第五晶体管的第一极用于接收第一偏置电压信号，第二极连接于第三电阻，第三极连接于第六晶体管，衬底用于接地；
第六晶体管的第一极连接于第三电阻，第二极连接于第五晶体管，第三极和衬底用于接地；
第三电阻的一端连接于第一晶体管的第二极，另一端连接于第五晶体管、第六晶体管和第一负载模块。
在一些实施例中，本申请提供的源极跟随器电路，第二电流源包括第七晶体管、第八晶体管和第四电阻，
第七晶体管的第一极用于接收第一偏置电压信号，第二极连接于第四电阻，第三极连接于第八晶体管，衬底用于接地；
第八晶体管的第一极连接于第三电阻，第二极连接于第七晶体管，第三极和衬底用于接地；
第四电阻的一端连接于第二晶体管的第二极，另一端连接于第七晶体管、第八晶体管和第二负载模块。
在一些实施例中，本申请提供的源极跟随器电路，第一负载模块包括第九晶体管和第十晶体管，
第九晶体管的第一极用于接收第一偏置电压信号，第二极连接于第一晶体管，第三极连接于第十晶体管，衬底用于接地；
第十晶体管的第一极连接于第一电流源，第二极连接于第九晶体管，第三极和衬底用于接地。
在一些实施例中，本申请提供的源极跟随器电路，第二负载模块包括第十一晶体管和第十二晶体管，
第十一晶体管的第一极用于接收第一偏置电压信号，第二极连接于第二晶体管，第三极连接于第十二晶体管，衬底用于接地；
第十二晶体管的第一极连接于第二电流源，第二极连接于第十一晶体管，第三极和衬底用于接地。
在一些实施例中，本申请提供的源极跟随器电路还包括第七电容和第八电容，
第七电容和第八电容的一端连接于第一晶体管和第二晶体管的第三极，另一端均用于接地。
第二方面，本申请还提供一种芯片，包括上述的源极跟随器电路。
本申请提供的源极跟随器电路及芯片，该源极跟随器电路中，第三晶体管和第四晶体管接收差分输入信号，其第三级能跟随差分输入信号的变化而变化，可以使第一晶体管和第二晶体管第二极和第三级的电压保持恒定，提高了源极跟随器电路的线性度；第三晶体管的衬底交叉耦合到第四晶体管的第三级，第四晶体管的衬底交叉耦合到第三晶体管的第三级，减少了第三晶体管和第四晶体管的静态功耗，使第三晶体管和第四晶体管具有更好的驱动能力。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了本申请实施例提供的传统的源极跟随器的结构示意图。
图2示出了本申请实施例提供的传统的源极跟随器的小信号模型示意图。
图3示出了本申请实施例提供的源极跟随器电路的一种结构示意图。
图4示出了本申请实施例提供的源极跟随器电路的另一种结构示意图。
图5示出了本申请实施例提供的源极跟随器电路的又一种结构示意图。
图6示出了本申请实施例提供的源极跟随器电路的又一种结构示意图。
图7示出了本申请实施例提供的源极跟随器电路的又一种结构示意图。
图8示出了本申请实施例提供的源极跟随器电路的小信号模型示意图。
图9示出了本申请实施例提供的源极跟随器电路的仿真结果。
具体实施方式
为了使本技术领域的人员更好地理解本申请的方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请实施例中，需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。
需要指出的是，本申请实施例中“连接”可以理解为电连接，两个电学元件连接可以是两个电学元件之间的直接或间接连接。例如，A与B连接，既可以是A与B直接连接，也可以是A与B之间通过一个或多个其它电学元件间接连接。
本申请实施例中所采用的各晶体管的第二极为源极和漏极中一者，各晶体管的第三极为源极和漏极中另一者。由于晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的，也就是说，本申请实施例中的晶体管的第二极和第三极在结构上可以是没有区别的。示例性地，在晶体管为P型晶体管的情况下，晶体管的第二极为漏极，第三极为源极；示例性地，在晶体管为N型晶体管的情况下，晶体管的第二极为源极，第二极为漏极。
对于低速的模数转换器，一般直接采用闭环运放来驱动输入信号，不用使用输入缓冲器。但是高速模数转换器中，不采用输入缓冲器驱动输入信号，会导致稳定性比较差，并且高频信号直接输入会导致信号严重失真，所以高速模数转换器一般会采用输入缓冲器来提高输入信号的驱动能力和线性度。
输入缓冲器的前端一般选择源极跟随器，图1示出了本申请实施例提供的传统的源极跟随器的结构示意图，如图1所示，该结构具有高的输入阻抗和低的输出阻抗，可以减少由负载R引起的非线性失真，实现较大的采样带宽。
具体地，图2示出了本申请实施例提供的传统的源极跟随器的小信号模型示意图，如图2所示，输入信号和输出信号之间的关系为：
gm2(Vip-Vop)＝Vop/(Zo2||ZL||R)
输出电压对跨导求导可以得到跨导引起的失真表达式为：
dVout/dgm2＝Vout/[gm2(1+gm2Zout)]，Zout＝Zo2||ZL||R
上述式中，gm2为图1所示的晶体管M2的跨导，Zo2为图1所示的晶体管M2的输出阻抗，ZL为图1所示的电流的输出阻抗，R为负载的输出阻抗。
由上式可知，失真与gm2×Zout成反比，因此想要改善线性度可以增大负载阻抗或者更大的跨导。然而在短沟道的MOS器件中，其本征增益不超过40dB，因此传统的源极跟随器对非线性度的抑制能力不强；并且源极跟随器会受到输入MOS器件电流变化的影响，电流的变化会引起跨导和输出阻抗等变化，从而引起非线性。
应当明确的是，如图2所述的小信号模型仅示出了图1中晶体管M2及其列的电阻R和电容CL的小信号模型，以说明传统的源极跟随器结构。因为图1示出的是应用于差分输入的源极跟随器结构，因此晶体管M1及其列的电阻R和电容CL的小信号模型也如图2所示，本申请实施例仅以其中一个小信号模型来说明传统的源极跟随器结构。
有鉴于传统的源极跟随器结构线性度差且对线性度的抑制能力不强的问题，本申请实施例提出一种线性度好的源极跟随器电路，能作为输入缓冲器应用于高速模数转换器中。
本申请实施例提供一种源极跟随器电路，图3示出了本申请实施例提供的源极跟随器电路的一种结构示意图，如图3所示，本申请实施例提供的源极跟随器电路包括第一至第四晶体管、第一电流源和第二电流源、第一负载模块和第二负载模块，
第一晶体管M1和第二晶体管M2为源极跟随器的主体，用于接收差分输入信号(Vin和Vip)以及输出差分输出信号(Vout)；具体地，第一晶体管M1和第二晶体管M2的第一极分别用于接收第一输入信号和第二输入信号，第二极分别连接于第三晶体管M3和第四晶体管M4，以及分别连接于第一电流源和第二电流源，第三极分别连接于第一负载模块和第二负载模块，第一晶体管M1的衬底短接于其第三极，第二晶体管M2的衬底短接于其第三极，第一输入信号和第二输入信号为差分输入信号(Vin和Vip)，通常第一晶体管M1和第二晶体管M2的第一极是连接于差分输入端的两个端口，这两个端口用于向第一晶体管M1和第二晶体管M2提供两个差分输入信号，作为源极跟随器的主体，第一晶体管M1和第二晶体管M2的第三级还作为源极跟随器的输出，通常连接有两个差分输出端口，可选地，第一晶体管M1和第二晶体管M2的源极还可以分别连接两个相同的电容负载，并使电容负载的另一端接地。
第三晶体管M3、第四晶体管M4与第一晶体管M1和第二晶体管M2为交叉耦合的叠层结构；具体地，第四晶体管M4的第一极分别用于接收第一输入信号和第二输入信号，第二极用于连接电源，第三极分别连接于第一晶体管M1和第二晶体管M2，第三晶体管M3的衬底连接于第四晶体管M4的第三极，第四晶体管M4的衬底连接于第三晶体管M3的第三极，第三晶体管M3和第四晶体管M4设置在第一晶体管M1和第二晶体管M2上面，可以帮助差分输入信号驱动第一晶体管M1和第二晶体管M2的第一极，在不增加外部信号源负载的条件下，使第一晶体管M1和第二晶体管M2第二极和第三级的电压保持稳定，从而提高线性度。
第一电流源和第二电流源还分别连接于第一负载模块和第二负载模块，第一负载模块和第二负载模块为源极跟随器电路的负载，由第一电流源和第二电流源分别为第一负载模块和第二负载模块提供电流。
在一些实施例中，第一负载模块和第二负载模块还接收第一偏置电压信号，第一偏置电压信号为第一负载模块和第二负载模块提供电压。
在一些实施例中，第一电流源和第二电流源还接收第一偏置电压信号，第一偏置电压信号用于驱动第一电流源和第二电流源。
可选地，如图3所示，本申请实施例提供的源极跟随器电路，第一至第四晶体管M4为PMOS管，上述第一极为PMOS管的栅极，上述第二极为PMOS管的漏极，上述第三极为PMOS管的源极。
本申请实施例提供的源极跟随器电路，第三晶体管M3和第四晶体管M4接收差分输入信号，其第三级能跟随差分输入信号的变化而变化，可以使第一晶体管M1和第二晶体管M2第二极和第三级的电压保持恒定，提高了源极跟随器电路的线性度；第三晶体管M3的衬底交叉耦合到第四晶体管M4的第三级，第四晶体管M4的衬底交叉耦合到第三晶体管M3的第三级，减少了第三晶体管M3和第四晶体管M4的静态功耗，使第三晶体管M3和第四晶体管M4的导通电压降低，具有更好的驱动能力。
在一些实施例中，图4示出了本申请实施例提供的源极跟随器电路的另一种结构示意图，如图4所示，本申请实施例提供的源极跟随器电路还包括第一电容C1和第二电容C2，
第一电容C1和第二电容C2的一端分别连接于第一晶体管M1和晶体管的第一极，另一端分别连接于第一晶体管M1和第二晶体管M2的第二极。
可选地，如图4所示，本申请实施例提供的源极跟随器电路，各晶体管选择PMOS管，上述第一极为PMOS管的栅极，上述第二极为PMOS管的漏极，上述第三极为PMOS管的源极。
可选地，如图4所示，本申请实施例提供的源极跟随器电路，第一晶体管M1和第二晶体管M2的源极还可以分别连接两个相同的电容负载，并使电容负载的另一端接地。
先进工艺下将优选沟道长度短的晶体管，此外源极跟随器为了减小输出节点的寄生电容，通常也会选择沟道长度短的晶体管，在输出信号频率很高的情况下，这种晶体管输出低频信号时的信号线性度较低，而本申请实施例提供的源极跟随器电路，将作为源极跟随器主体的第一晶体管M1、第二晶体管M2的第一极和第二极通过电容连接，消除了第一晶体管M1和第二晶体管M2的沟道长度调制效应，提高了源极跟随器电路的线性度，此外，增加第一电容C1和第二电容C2还可以为第三晶体管M3和第四晶体管M4的源极提供旁路路径，提高了电路的驱动能力。
在一些实施例中，图5示出了本申请实施例提供的源极跟随器电路的又一种结构示意图，如图5所示，本申请实施例提供的源极跟随器电路还包括第三电容C3和第四电容C4、第一电阻R1和第二电阻R2，
第三电容C3和第四电容C4的一端分别连接于第一晶体管M1和第二晶体管M2的第一极，另一端分别连接于第三晶体管M3和第四晶体管M4的第一极。
第一电阻R1和第二电阻R2的一端连接于第三晶体管M3和第四晶体管M4的第一极，另一端用于连接电源。
可选地，如图5所示，本申请实施例提供的源极跟随器电路，各晶体管选择PMOS管，上述第一极为PMOS管的栅极，上述第二极为PMOS管的漏极，上述第三极为PMOS管的源极。
可选地，如图5所示，本申请实施例提供的源极跟随器电路，第一晶体管M1和第二晶体管M2的源极还可以分别连接两个相同的电容负载，并使电容负载的另一端接地。
本申请实施例提供的源极跟随器电路，设置第三电容C3和第一电阻R1使第三晶体管M3的栅极交流短路，设置第四电容C4和第二电阻R2使第四晶体管M4的栅极交流短路，第一电阻R1和第二电阻R2还具有高通滤波的作用，此时第三晶体管M3和第四晶体管M4接收到的差分输入信号无交流影响，第三晶体管M3和第四晶体管M4的源极跟随差分输入信号的变化而变化，在不增加外部信号源负载的条件下，使第一晶体管M1和第二晶体管M2的Vds(漏源电压)能保持稳定，提高了源极跟随器电路的线性度。
应当明示，本申请实施例提供的源极跟随器电路，上述所述的交流电来源于差分输入信号，因为差分输入信号为共模模拟信号，在很多应用场景下会搭载交流电输入。
在一些实施例中，图6示出了本申请实施例提供的源极跟随器电路的又一种结构示意图，如图6所示，本申请实施例提供的源极跟随器电路还包括第五电容C5和第六电容C6，
第五电容C5和第六电容C6的一端连接于第一晶体管M1和第二晶体管M2的第一极，以分别接收第一输入信号和第二输入信号，另一端分别连接于第一负载模块和第二负载模块，以接收输入至第一负载模块和第二负载模块的第一偏置电压信号，具体地，第五电容C5和第六电容C6分别为第一晶体管M1和第二晶体管M2提供前馈补偿。
可选地，如图6所示，本申请实施例提供的源极跟随器电路，各晶体管选择PMOS管，上述第一极为PMOS管的栅极，上述第二极为PMOS管的漏极，上述第三极为PMOS管的源极。
可选地，如图6所示，本申请实施例提供的源极跟随器电路，第一晶体管M1和第二晶体管M2的源极还可以分别连接两个相同的电容负载，并使电容负载的另一端接地，第五电容C5、第六电容C6和电容负载的大小相等。
本申请实施例提供的源极跟随器电路，提供所需交流电的前馈电容，负载交流电流的前馈补偿减少源极跟随器的电流变化，提高了源极跟随器电路的线性度。
在一些实施例中，图7示出了本申请实施例提供的源极跟随器电路的又一种结构示意图，如图7所示，本申请实施例提供的源极跟随器电路，第一电流源包括第五晶体管M5、第六晶体管M6和第三电阻R3，
第五晶体管M5的第一极用于接收第一偏置电压信号，第二极连接于第三电阻R3，第三极连接于第六晶体管M6，衬底用于接地，第一偏置电压信号用于驱动第五晶体管M5使第五晶体管M5导通。
第六晶体管M6的第一极连接于第三电阻R3，第二极连接于第五晶体管M5，第三极和衬底用于接地。
第三电阻R3的一端连接于第一晶体管M1的第二极，另一端连接于第五晶体管M5、第六晶体管M6和第一负载模块。
第二电流源包括第七晶体管M7、第八晶体管M8和第四电阻R4，
第七晶体管M7的第一极用于接收第一偏置电压信号，第二极连接于第四电阻R4，第三极连接于第八晶体管M8，衬底用于接地，第一偏置电压信号用于驱动第六晶体管M6使第六晶体管M6导通。
第八晶体管M8的第一极连接于第三电阻R3，第二极连接于第七晶体管M7，第三极和衬底用于接地。
第四电阻R4的一端连接于第二晶体管M2的第二极，另一端连接于第七晶体管M7、第八晶体管M8和第二负载模块。
可选地，如图7所示，本申请实施例提供的源极跟随器电路，各晶体管选择PMOS管，上述第一极为PMOS管的栅极，上述第二极为PMOS管的漏极，上述第三极为PMOS管的源极。
可选地，如图7所示，本申请实施例提供的源极跟随器电路，第一晶体管M1和第二晶体管M2的源极还可以分别连接两个相同的电容负载，并使电容负载的另一端接地。
本申请实施例提供的源极跟随器电路，第五晶体管M5、第六晶体管M6和第三电阻R3组成第一电流源，第七晶体管M7、第八晶体管M8和第四电阻R4组成第二电流源，两个电流源为自偏置高摆幅的共源共栅电流源结构，由于使用了自偏置结构，不需要外部提供偏置，因此减小了源极跟随器电路的功耗；此外，自偏置高摆幅的共源共栅电流源结构还可以增大输出阻抗，提高输出摆幅，并且消除沟道长度调制效应和漏极引起的阈值偏离导致的误差，由于使用自偏置结构，不需要外部给偏置，因而还减小了功耗。
在一些实施例中，如图7所示，本申请实施例提供的源极跟随器电路，第一负载模块包括第九晶体管M9和第十晶体管M10，
第九晶体管M9的第一极用于接收第一偏置电压信号，第二极连接于第一晶体管M1，第三极连接于第十晶体管M10，衬底用于接地。
第十晶体管M10的第一极连接于第一电流源，第二极连接于第九晶体管M9，第三极和衬底用于接地。
第二负载模块包括第十一晶体管M11和第十二晶体管M12，
第十一晶体管M11的第一极用于接收第一偏置电压信号，第二极连接于第二晶体管M2，第三极连接于第十二晶体管M12，衬底用于接地。
第十二晶体管M12的第一极连接于第二电流源，第二极连接于第十一晶体管M11，第三极和衬底用于接地。
可选地，如图7所示，本申请实施例提供的源极跟随器电路，各晶体管选择PMOS管，上述第一极为PMOS管的栅极，上述第二极为PMOS管的漏极，上述第三极为PMOS管的源极。
可选地，如图7所示，本申请实施例提供的源极跟随器电路，第一晶体管M1和第二晶体管M2的源极还可以分别连接两个相同的电容负载，并使电容负载的另一端接地。
本申请实施例提供的源极跟随器电路，第九晶体管M9和第十一晶体管M11由第一偏置电压驱动，第十晶体管M10和第十二晶体管M12分别由第一电流源和第二电流源驱动，第九晶体管M9、第十晶体管M10、第十一晶体管M11和第十二晶体管M12共同为源极跟随器电路的负载。
在一些实施例中，本申请提供的源极跟随器电路，第七电容C7和第八电容C8为源极跟随器电路的电容负载，第七电容C7和第八电容C8的一端连接于第一晶体管M1和第二晶体管M2的第三极，另一端均用于接地。
本申请实施例提供的源极跟随器电路，设置第三电容C3和第一电阻R1、第四电容C4和第二电阻R2将输入端与第三晶体管M3和第四晶体管M4的栅极交流短路，因此第三晶体管M3和第四晶体管M4的源极跟随输入信号变化而变化，确保了第一晶体管M1和第二晶体管M2的保持恒定值。
第三晶体管M3和第四晶体管M4的衬底交叉耦合到对方的源极，而不是连接到它们自己的源极，这样没有额外的静态功率消耗，因为所有额外的器件都在交流条件下工作。此外，增加第一电容C1和第二电容C2可以为第三晶体管M3和第四晶体管M4的源极提供旁路路径。
第五电容C5和第六电容C6可以抑制电流非线性，其大小与电容负载(C7、C8)大小相等，提供所需交流电的前馈通路。负载交流电流的前馈补偿减少源极跟随器电路的电流变化，因此电路在较小偏置电流下表现出更好的线性度。
第一电流源和第二电流源为自偏置高摆幅共源共栅电流源结构，可以增大输出阻抗，提高输出摆幅，并且消除沟道长度调制效应和漏极引起的阈值偏离导致的误差，由于使用自偏置结构，不需要外部给偏置，因而减小了功耗。
接下来示例说明本申请实施例提供的源极跟随器电路，差分输入信号输入后，第一晶体管M1和第二晶体管M2导通后源极会随着输入信号变化而变化。第九晶体管M9、第十晶体管M10、第十一晶体管M11和第十二晶体管M12导通后作为电路的大负载来提高线性度，第五电容C5和第六电容C6所在通路为电路的前馈通路，使第一晶体管M1和第二晶体管M2的电流变化减小，第三晶体管M3和第四晶体管M4组成的交叉耦合结构为提高了第一晶体管M1和第二晶体管M2的驱动能力，第七电容C7和第八电容C8作为电容负载，这时如果电容负载有一个无穷大的值，第一晶体管M1和第二晶体管M2的Vgd将保持一个静态值，而来自第三晶体管M3和第四晶体管M4的失真并不会降低电路的线性度。
图8示出了本申请实施例提供的源极跟随器电路的小信号模型示意图，如图8所示，对第一晶体管M1和第三晶体管M3所在通路进行小信号分析，输入信号和输出信号之间的关系以及跨导引起的失真可以表示为：
由此可得：
本上式中，gm1、gm3分别为第一晶体管M1和第三晶体管M3的跨导，Yo1、Yo3分别为第一晶体管M1和第三晶体管M3的导纳(等于阻抗的倒数)，Ye是第九晶体管M9的等效导纳，第十晶体管M10的等效导纳可以忽略不计，Yc1是第一电容C1的导纳，gmb3为第三晶体管M3的体效应带来的跨导影响，V1为第一晶体管M1漏极和第三晶体管M3源极之间的电压，-2gmb3V1为第三晶体管M3和第四晶体管M4的体效应影响带来的电流，Vin-Vout为第一晶体管M1的Vgs，gm1(Vin-Vout)为的第一晶体管M1的电流，Vin-V1为第三晶体管M3的Vgs，gm3Vin-V1为第三晶体管M3的电流。
从上式可以得出，输入信号耦合到第三晶体管M3的栅极和源极，减小了第三晶体管M3跨导的影响，使第一晶体管M1受输入信号影响更小，更趋近于常数，提高了第一晶体管M1的线性度。
其中，第二晶体管M2和第四晶体管M4所在通路的小信号模型与第一晶体管M1和第三晶体管M3所在通路的小信号模型相同，因此本申请实施例在此仅对第一晶体管M1和第三晶体管M3所在通路进行小信号分析。
本申请实施例提供的源极跟随器电路，将仿真数据设置为：第一至第四晶体管(M1、M2、M3、M4)采用深n阱工艺，VDD为1.8V，输入信号幅度为500mV的正弦波，输入共模电压为1.4V，作为负载的电容(C7、C8)为2p，前馈通路的电容(C5、C6)为2p，采样频率设置为2GHZ，采样点数为256。
根据上述设置仿真，测试信号频率从100MHZ到2GHZ下的SFDR，图9示出了本申请实施例提供的源极跟随器电路的仿真结果，如图9所示，SFDR1为本设计电路的仿真结果，SFDR2为传统源跟随器仿真结果，可以看出电路线性度明显高于传统源极跟随器的线性度。
本申请实施例还提供一种芯片，该芯片包括上述实施例的源极跟随器电路。
以上内容是结合具体的实施方式对本申请所作的进一步详细说明，不能认定本申请的具体实施只局限于这些说明。对于本申请所属技术领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干简单推演或替换，都应视为本申请的保护范围。

Claims (10)

1.一种源极跟随器电路，其特征在于，包括第一至第四晶体管、第一电流源和第二电流源、第一负载模块和第二负载模块，
所述第一晶体管和所述第二晶体管的第一极分别用于接收第一输入信号和第二输入信号，第二极分别连接于所述第三晶体管和所述第四晶体管，以及分别连接于所述第一电流源和所述第二电流源，第三极分别连接于所述第一负载模块和所述第二负载模块，所述第一晶体管的衬底短接于其第三极，所述第二晶体管的衬底短接于其第三极，所述第一输入信号和所述第二输入信号为一对差分输入信号；
所述第三晶体管和所述第四晶体管的第一极分别用于接收所述第一输入信号和所述第二输入信号，第二极用于连接电源，第三极分别连接于所述第一晶体管和所述第二晶体管，所述第三晶体管的衬底连接于所述第四晶体管的第三极，所述第四晶体管的衬底连接于所述第三晶体管的第三极；
所述第一电流源和所述第二电流源还分别连接于所述第一负载模块和所述第二负载模块。
2.如权利要求1所述的源极跟随器电路，其特征在于，还包括第一电容和第二电容，
所述第一电容和所述第二电容的一端分别连接于第一晶体管和所述晶体管的第一极，另一端分别连接于所述第一晶体管和所述第二晶体管的第二极。
3.如权利要求1所述的源极跟随器电路，其特征在于，还包括第三电容和第四电容、第一电阻和第二电阻，
所述第三电容和所述第四电容的一端分别连接于所述第一晶体管和所述第二晶体管的第一极，另一端分别连接于所述第三晶体管和所述第四晶体管的第一极；
所述第一电阻和所述第二电阻的一端连接于所述第三晶体管和所述第四晶体管的第一极，另一端用于连接电源。
4.如权利要求1所述的源极跟随器电路，其特征在于，还包括第五电容和第六电容，
所述第五电容和所述第六电容的一端连接于所述第一晶体管和所述第二晶体管的第一极，以分别接收所述第一输入信号和所述第二输入信号，另一端分别连接于所述第一负载模块和第二负载模块，以接收输入至所述第一负载模块和所述第二负载模块的第一偏置电压信号。
5.如权利要求1所述的源极跟随器电路，其特征在于，所述第一电流源包括第五晶体管、第六晶体管和第三电阻，
所述第五晶体管的第一极用于接收第一偏置电压信号，第二极连接于所述第三电阻，第三极连接于所述第六晶体管，衬底用于接地；
所述第六晶体管的第一极连接于所述第三电阻，第二极连接于所述第五晶体管，第三极和衬底用于接地；
所述第三电阻的一端连接于所述第一晶体管的第二极，另一端连接于所述第五晶体管、所述第六晶体管和所述第一负载模块。
6.如权利要求1所述的源极跟随器电路，其特征在于，所述第二电流源包括第七晶体管、第八晶体管和第四电阻，
所述第七晶体管的第一极用于接收第一偏置电压信号，第二极连接于所述第四电阻，第三极连接于所述第八晶体管，衬底用于接地；
所述第八晶体管的第一极连接于所述第三电阻，第二极连接于所述第七晶体管，第三极和衬底用于接地；
所述第四电阻的一端连接于所述第二晶体管的第二极，另一端连接于所述第七晶体管、所述第八晶体管和所述第二负载模块。
7.如权利要求1所述的源极跟随器电路，其特征在于，所述第一负载模块包括第九晶体管和第十晶体管，
所述第九晶体管的第一极用于接收第一偏置电压信号，第二极连接于所述第一晶体管，第三极连接于所述第十晶体管，衬底用于接地；
所述第十晶体管的第一极连接于所述第一电流源，第二极连接于所述第九晶体管，第三极和衬底用于接地。
8.如权利要求1所述的源极跟随器电路，其特征在于，所述第二负载模块包括第十一晶体管和第十二晶体管，
所述第十一晶体管的第一极用于接收第一偏置电压信号，第二极连接于所述第二晶体管，第三极连接于所述第十二晶体管，衬底用于接地；
所述第十二晶体管的第一极连接于所述第二电流源，第二极连接于所述第十一晶体管，第三极和衬底用于接地。
9.如权利要求1所述的源极跟随器电路，其特征在于，还包括第七电容和第八电容，
所述第七电容和所述第八电容的一端连接于所述第一晶体管和所述第二晶体管的第三极，另一端均用于接地。
10.一种芯片，其特征在于，包括上述权利要求1～9所述的源极跟随器电路。
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