CN117376494A - 一种帧同步方法、终端及计算机可读存储介质 - Google Patents

Abstract

本发明提供一种帧同步方法，包括：主设备发送若干个触发信号；从设备基于第一个触发信号被触发，并执行第一帧操作，第一帧操作包括：等待阶段、曝光阶段及消隐阶段；从设备对应于各触发信号重复执行第二帧操作，第二帧操作包括：等待阶段、曝光阶段、消隐阶段及缓存阶段；第二帧操作中，在曝光阶段，对第1至第M行像素进行逐行曝光；在缓存阶段，对第(M+1)至第N行像素曝光后的图像信号输出；其中，M小于N，且M、N均为大于等于1的正数。通过本发明提供的帧同步方法，解决了现有方案对主芯片的时序控制要求较高的问题。

Description

一种帧同步方法、终端及计算机可读存储介质

技术领域

本发明涉及图像传感器技术领域，特别是涉及一种帧同步方法、终端及计算机可读存储介质。

背景技术

传统Sensor Slave图像输出模式(受主芯片控制的从芯片的图像输出模式，比如，摄像头中从摄的图像输出模式)流程由Master(主芯片)控制，如图1所示，Sensor(从芯片)在接收到来自Master的触发信号(如GPIO触发信号)后，进入等待阶段Rb Rows，之后Sensor进入Active Rows(图像传感器工作)阶段，启动读出及曝光流程，其中，Rb Rows阶段是有效数据读出之前的等待时间，可以由寄存器控制，如该阶段可以进行寄存器等的复位。

Sensor在复位阶段Row Reset后开始曝光，在像素输出阶段Row Readout开始前结束曝光，整个曝光时间包括Active State。其中，当sensor工作在slave模式时，自动进入Active State状态，等待同步信号的发出，从而使得主芯片和从芯片可以帧同步，如，在主芯片下一帧的触发之后，从芯片开始下一帧的操作。

Active State阶段Sensor停止图像输出与曝光，等待来自Master的下一帧触发信号重新触发图像曝光输出流程。由于Active State阶段Sensor停止新的曝光操作，因此，在Active State阶段前开始曝光的行的曝光时间长于Active State阶段后开始曝光的行。Active State阶段是从芯片的一个停止工作阶段，这个阶段停止给从芯片输入时序控制信号，等下一个主芯片发出启动从芯片工作的脉冲之后从芯片才开始正常工作，以实现主芯片和从芯片的帧同步。为尽可能减小这两类行的曝光时长差异，一般Active State时长尽可能小且控制在40ns之内。

实际应用场景中，Sensor Slave模式的Master大部分为MCU或其他Sensor，这类器件对触发时序的控制不稳定，无法准确的实现触发信号同步，难以精准地控制ActiveState时间。因此，传统Sensor slave模式对于MCU和Sensor的时序控制要求较高。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种帧同步方法、终端及计算机可读存储介质，用于解决现有方案对主芯片的时序控制要求较高的问题。

为实现上述目的及其他相关目的，本发明提供一种帧同步方法，适用于主设备和从设备之间，所述帧同步方法包括：

所述主设备发送若干个触发信号；

所述从设备基于第一个触发信号被触发，并执行第一帧操作，所述第一帧操作包括：等待阶段、曝光阶段及消隐阶段；

所述从设备对应于各触发信号重复执行第二帧操作，所述第二帧操作包括：等待阶段、曝光阶段、消隐阶段及缓存阶段；

所述第二帧操作中，在曝光阶段，对第1至第M行像素进行逐行曝光；在缓存阶段，对第(M+1)至第N行像素曝光后的图像信号输出；其中，M小于N，且M、N均为大于等于1的正数。

可选地，若相邻两触发信号之间的时间间隔大于设定时间间隔，所述从设备则将后一个触发信号重新认定为第一个触发信号。

可选地，所述第二帧操作中，若所述等待阶段的时间为第一时间，所述曝光阶段的开始执行时刻与相应触发信号上升沿之间的时间为第二时间，所述缓存阶段的时间为第三时间，则第三时间＝第一时间-第二时间。

可选地，在所述曝光阶段，所述从设备依次执行读出动作及曝光动作；其中，所述读出动作用于对前一帧中第1至第N行像素曝光后的图像信号进行读出。

可选地，所述读出动作采用串行读出方式或并行读出方式。

可选地，所述第一帧操作中曝光阶段读出的图像信息为错误图像信息；所述第二帧操作中曝光阶段读出的图像信息为正确图像信息。

可选地，所述消隐阶段包括消隐时间和冗余时间，其中，所述冗余时间大于等于0。

可选地，所述主设备包括微控制器或图像传感器，所述从设备包括图像传感器。

可选地，所述帧同步方法包括将第(M+1)至第N行像素曝光后的图像信号输出后进行存储的步骤。

可选地，所述存储方式包括将第(M+1)至第N行像素曝光后的图像信号存储在主设备中。

本发明还提供一种终端，所述终端包括：处理器及存储器，所述存储器用于存储计算机程序，所述处理器用于执行所述存储器存储的计算机程序，以使所述终端执行如上任一项所述的帧同步方法。

本发明还提供一种计算机可读存储介质，所述计算机可读存储介质上存储有计算机程序，该程序被处理器执行时实现如上任一项所述的帧同步方法。

如上所述，本发明的一种帧同步方法、终端及计算机可读存储介质，不再设置停止工作阶段(即Active State阶段)，图像曝光流程由从设备自动控制，从设备在原本的Active State阶段被允许继续曝光动作并缓存图像信号，由此减小了各行像素之间的曝光时间差异，从而主设备则无需精确控制相邻两个触发信号之间的时间间隔完全相同，降低了对主设备触发信号的时序控制要求，扩大了图像传感器作为从设备进行图像曝光输出时可支持器件的范围。

附图说明

图1显示为传统Sensor Slave图像输出模式中主芯片和从芯片的时序图。

图2显示为本发明所述帧同步方法的流程图。

图3显示为本发明所述帧同步方法中同步触发时主芯片和从芯片的时序图。

图4显示为本发明所述帧同步方法中同步触发失败的一种时序图。

图5显示为本发明所述帧同步方法中同步触发失败的另一种时序图。

图6显示为本发明所述终端的结构示意图。

元件标号说明

100 处理器

200 存储器

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图2至图6。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。

结合图3，参阅图2，本实施例提供一种帧同步方法，包括：步骤1)、步骤2)及步骤3)。该帧同步方法适用于主设备和从设备之间，主设备包括微控制器(MCU)或图像传感器，从设备包括图像传感器；其中，作为从设备的图像传感器采用滚动曝光(rolling shutter)模式，即按行读取，按行曝光。

步骤1)主设备发送若干个触发信号Ext_FSYNC。

具体的，若干个触发信号中，相邻两个触发信号之间的时间间隔不大于设定时间间隔；此时，相邻两个触发信号被看作是连续的触发信号。若相邻两个触发信号之间的时间间隔大于设定时间间隔，则相邻两个触发信号被看作是非连续的触发信号，此时，从设备会将后一个触发信号重新认定为第一个触发信号。例如：

一示例中，主设备发送第一个触发信号，从设备同步触发后，主设备长时间不发送第二个触发信号，也即，第一个触发信号和第二个触发信号之间的时间间隔大于设定时间间隔，此时，从设备解除同步触发，并将主设备发送的第二个触发信号重新认定为第一个触发信号(如图4所示)。

另一示例中，主设备连续发送了K个触发信号，从设备进行了K次同步触发；主设备发送的第(K+1)个触发信号超时，也即，第K个触发信号和第(K+1)个触发信号之间的时间间隔大于设定时间间隔，此时，从设备解除同步触发，并将主设备发送的第(K+1)个触发信号重新认定为第一个触发信号；其中，K为大于1的正数(如图5所示)。

对于连续的若干个触发信号而言，相邻两个触发信号之间的时间间隔可以相同，也可以略有不同，基于本实施例的帧同步方法，无需精确控制相邻两个触发信号之间的时间间隔完全相同，从而降低对触发信号的时序控制要求。另外，所述设定时间间隔可依实际需求设定。

步骤2)从设备基于第一个触发信号被触发，并执行第一帧操作；其中，第一帧操作包括：等待阶段RB Rows、曝光阶段Active Rows及消隐阶段Blank Rows。

具体的，在等待阶段RB Rows，从设备会对图像传感器中的某些晶体管(如外围逻辑电路中的MOS管等)进行复位等动作，以便于后续启动读出及曝光流程。当然，在该阶段可以依据实际需求按照传统的RB Rows阶段的控制方式对图像传感器进行控制。

具体的，在曝光阶段Active Rows，从设备执行读出动作及曝光动作，如，在一示例中，从设备依次执行读出动作及曝光动作，读出动作用于对前一帧中第1至第N行像素曝光后的图像信号进行读出，曝光动作用于对当前帧中第1至第N行像素进行逐行曝光。其中，读出动作可以采用串行读出方式或并行读出方式。

在一示例中，对于第一帧操作中曝光阶段Active Rows的读出动作而言，由于从设备之前并未进行曝光，因此，在从设备先执行读出动作时，读出的信息无用，被认为是错误图像信息；也即，第一帧操作中曝光阶段读出的图像信息为错误图像信息。

具体的，在消隐阶段Blank Rows，该阶段为读出芯片图像数据之后的消隐时间，由寄存器控制，会进行一些晶体管的复位；消隐阶段包括消隐时间和冗余时间，其中，冗余时间大于等于0。需要说明的是，冗余时间的长短应根据实际需求来设定，如等于0或大于0，本示例对此不做限制。当然，在该阶段可以依据实际需求按照传统的消隐阶段Blank Rows阶段的控制方式对图像传感器进行控制。

步骤3)从设备对应于各触发信号重复执行第二帧操作，第二帧操作包括：等待阶段RB Rows、曝光阶段Active Rows、消隐阶段Blank Rows及缓存阶段Ext Rows；第二帧操作中，在曝光阶段Active Rows，对第1至第M行像素进行逐行曝光；在缓存阶段Ext Rows，对第(M+1)至第N行像素进行逐行曝光并输出相应图像信号；其中，M小于N，且M、N均为大于等于1的正数。其中，M可以依据实际需求设定，如设定过程中可以考虑主从芯片的帧率。

具体的，在等待阶段RB Rows，从设备会对图像传感器中的某些晶体管进行复位等动作，以便于后续启动读出及曝光流程，可以参见在步骤1)中的描述，在此不再赘述。

具体的，在曝光阶段Active Rows，从设备执行读出动作及曝光动作，如，在一示例中，从设备依次执行读出动作及曝光动作，读出动作用于对前一帧中第1至第N行像素曝光后的图像信号进行读出，曝光动作用于对当前帧中第1至第M行像素进行逐行曝光。其中，读出动作可以采用串行读出方式或并行读出方式。

更具体的，在一示例中，对于连续多个(大于等于2个)第二帧操作而言，其中第一个第二帧操作中曝光阶段的读出动作，用于直接对前一帧中第1至第N行像素曝光后的图像信号进行读出；第二个及以后的第二帧操作中曝光阶段的读出动作，则用于直接对前一帧中第1至第M行像素曝光后的图像信号进行读出，及对前一帧中继续曝光的第(M+1)至第N行像素曝光后的图像信号进行读出。对于第二帧操作中曝光阶段的读出动作而言，由于从设备在前一帧已经进行曝光，因此，第二帧操作中曝光阶段读出的图像信息为正确图像信息。

具体的，在消隐阶段Blank Rows，会进行一些晶体管的复位；消隐阶段包括消隐时间和冗余时间，其中，冗余时间大于等于0。需要说明的是，冗余时间的长短应根据实际需求来设定，如等于0或大于0，本示例对此不做限制。可参见在步骤1)中的描述，在此不再赘述。

具体的，在缓存阶段Ext Rows，对第(M+1)至第N行像素进行逐行曝光并输出相应的图像信号；实际上，第(M+1)至第N行像素是原Active State阶段后执行曝光的当前帧中的最后几行像素，本实施例由于不再设置Active State阶段，而是在原Active State阶段继续曝光动作，通过将第(M+1)至第N行像素继续进行曝光输出，进一步可选地，还可以对继续曝光输出的第(M+1)至第N行像素信息进行存储，可以避免现有因过曝光导致的图像信号不准确，无需精确控制相邻两个触发信号之间的时间间隔完全相同，降低了对触发信号的时序控制要求，同时还可以基于Ext Rows等待下一次的触发信号，实现从设备和主设备之间的帧同步。在一示例中，还包括将第(M+1)至第N行像素曝光后的图像信号输出后进行存储的步骤，其中，在本实施例中，第(M+1)至第N行像素曝光后的图像信号直接传输给主设备，并可以存储在主设备已有的存储部件，如SRAM中，当然，也可以在主设备中新增存储部件来实现，可以减少从设备功耗；当然，在其他实施例中。也可以将第(M+1)至第N行像素曝光后的图像信号可以存储在从设备已有的存储部件，如SRAM中；当然，也可以在从设备中新增存储部件来实现。

具体的，第二帧操作中，若等待阶段RB Rows的时间为第一时间First_gap，曝光阶段Active Rows的开始执行时刻与相应触发信号上升沿之间的时间为第二时间Second_gap，缓存阶段Ext Rows的时间为第三时间，则第三时间＝第一时间-第二时间＝First_gap-Second_gap。其中，在一示例中，第一帧操作中，等待阶段RB Rows的时间为第一时间First_gap。

相应的，如图6所示，本实施例还提供一种终端，所述终端包括：处理器100及存储器200；其中，所述存储器200用于存储计算机程序；所述处理器100与所述存储器200连接，用于执行所述存储器200存储的计算机程序，以使所述终端执行如上所述的帧同步方法。

具体的，所述处理器100可以是通用处理器，包括一个或多个中央处理器(CentralProcessing Unit，简称CPU)、网络处理器(Network Processor，简称NP)等；还可以是微控制器(Microcontroller Unit，简称MCU)、数字信号处理器(Digital Signal Processing，简称DSP)、专用集成电路(Application Specific Integrated Circuit，简称ASIC)、现场可编程门阵列(Field－Programmable Gate Array，简称FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件等。

具体的，所述存储器200可以包括但不限于高速随机存取存储器、非易失性存储器，如一个或多个磁盘存储设备、闪存设备或其他非易失性固态存储设备。

相应的，本实施例还提供一种计算机可读存储介质，所述计算机可读存储介质上存储有计算机程序，该程序被处理器执行时实现如上所述的帧同步方法。

具体的，所述计算机可读存储介质可以包括但不限于软盘、光盘、CD-ROM(紧致盘-只读存储器)、磁光盘、ROM(只读存储器)、RAM(随机存取存储器)、EPROM(可擦除可编程只读存储器)、EEPROM(电可擦除可编程只读存储器)、磁卡或光卡、闪存、或适于存储机器可执行指令的其他类型的介质/机器可读介质。另外，所述计算机可读存储介质可以是未接入计算机设备的产品，也可以是已接入计算机设备使用的部件。

综上所述，本发明的一种帧同步方法、终端及计算机可读存储介质，不再设置停止工作阶段(即Active State阶段)，图像曝光流程由从设备自动控制，从设备在原本的Active State阶段被允许继续曝光动作并缓存图像信号，由此减小了各行像素之间的曝光时间差异，从而主设备则无需精确控制相邻两个触发信号之间的时间间隔完全相同，降低了对主设备触发信号的时序控制要求，扩大了图像传感器作为从设备进行图像曝光输出时可支持器件的范围。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (12)

1.一种帧同步方法，适用于主设备和从设备之间，其特征在于，所述帧同步方法包括：

所述主设备发送若干个触发信号；

所述从设备基于第一个触发信号被触发，并执行第一帧操作，所述第一帧操作包括：等待阶段、曝光阶段及消隐阶段；

所述从设备对应于各触发信号重复执行第二帧操作，所述第二帧操作包括：等待阶段、曝光阶段、消隐阶段及缓存阶段；

所述第二帧操作中，在曝光阶段，对第1至第M行像素进行逐行曝光；在缓存阶段，对第(M+1)至第N行像素曝光后的图像信号输出；其中，M小于N，且M、N均为大于等于1的正数。

2.根据权利要求1所述的帧同步方法，其特征在于，若相邻两触发信号之间的时间间隔大于设定时间间隔，所述从设备则将后一个触发信号重新认定为第一个触发信号。

3.根据权利要求1所述的帧同步方法，其特征在于，所述第二帧操作中，若所述等待阶段的时间为第一时间，所述曝光阶段的开始执行时刻与相应触发信号上升沿之间的时间为第二时间，所述缓存阶段的时间为第三时间，则第三时间＝第一时间-第二时间。

4.根据权利要求1所述的帧同步方法，其特征在于，在所述曝光阶段，所述从设备依次执行读出动作及曝光动作；其中，所述读出动作用于对前一帧中第1至第N行像素曝光后的图像信号进行读出。

5.根据权利要求4所述的帧同步方法，其特征在于，所述读出动作采用串行读出方式或并行读出方式。

6.根据权利要求4所述的帧同步方法，其特征在于，所述第一帧操作中曝光阶段读出的图像信息为错误图像信息；所述第二帧操作中曝光阶段读出的图像信息为正确图像信息。

7.根据权利要求1所述的帧同步方法，其特征在于，所述消隐阶段包括消隐时间和冗余时间，其中，所述冗余时间大于等于0。

8.根据权利要求1所述的帧同步方法，其特征在于，所述主设备包括微控制器或图像传感器，所述从设备包括图像传感器。

9.根据权利要求1-8中任意一项所述的帧同步方法，其特征在于，所述帧同步方法包括将第(M+1)至第N行像素曝光后的图像信号输出后进行存储的步骤。

10.根据权利要求9所述的帧同步方法，其特征在于，所述存储方式包括将第(M+1)至第N行像素曝光后的图像信号存储在主设备中。

11.一种终端，其特征在于，所述终端包括：处理器及存储器，所述存储器用于存储计算机程序，所述处理器用于执行所述存储器存储的计算机程序，以使所述终端执行如权利要求1至10任一项所述的帧同步方法。

12.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有计算机程序，该程序被处理器执行时实现如权利要求1至10任一项所述的帧同步方法。