CN117316951A - 输出驱动电路 - Google Patents

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Abstract

本发明公开了一种输出驱动电路包括：第一驱动管，栅极接输入信号以及漏极接输出信号。第一驱动管形成于第一有源区中，由多个第一单元结构并联而成。两个相邻的第一单元结构共用同一多晶硅栅。各多晶硅栅的端部还延伸到第一有源区外的场氧表面上。各多晶硅栅连接在一起形成多晶硅线，多晶硅线还连接到由正面金属层组成的栅极，输入信号通过所述栅极加入到多晶硅线中的各多晶硅栅上。至少部分多晶硅栅之间首尾相串联并形成多晶硅首尾串联结构，在第一驱动管打开时，多晶硅首尾串联结构使多晶硅首尾串联结构中的各多晶硅栅所控制的第一单元结构依次导通，从而降低第一驱动管的瞬时电流。本发明能减少地弹效应。

Description

输出驱动电路
技术领域
本发明涉及一种半导体集成电路，特别是涉及一种输出驱动电路。
背景技术
如图1所示，是现有输出驱动电路中上拉驱动管的俯视面结构图；如图2所示，是现有输出驱动电路中上拉驱动管的电路图；仅以上拉驱动管为例，现有输出驱动电路包括：
如图2所示，PMOS管MP101，所述PMOS管MP101的栅极接输入信号Vin、漏极接输出信号Vout以及源极连接电源电压VDD。
如图1所示，所述PMOS管MP101形成于有源区101中；所述PMOS管MP101由多个第一单元结构并联而成。
两个相邻的所述第一单元结构共用同一多晶硅栅102，图1中，所述多晶硅栅102也采用poly表示；各所述多晶硅栅102两侧的所述有源区101的表面形成有两个相邻的所述第一单元结构的源区。
由图1所示可知，各所述多晶硅栅102的同一端都通过连线103连接在一起，从而呈并联结构，具有连线103的一端会连接到由正面金属层组成的所述栅极。所述输入信号Vin会均匀加入到各所述多晶硅栅102中。
现有PMOS管MP101的各所述第一单元结构对称性好，但是会带来较大的地弹效应(gound bounce effect)。地弹效应是指，在驱动管的切换过程中，例如PMOS管MP101由截止到导通的打开过程中，所述PMOS管MP101的源漏电流为瞬时电流，这种瞬时电流作用到寄生电感如所述PMOS管MP101的漏极到电源电压VDD的连线形成的寄生电感上后，会产生噪声电压，这种噪声电压即为地弹效应引起的电压，噪声电压叠加到所述电源电压VDD上之后，会对驱动能力产生不利影响。
发明内容
本发明所要解决的技术问题是提供一种输出驱动电路，能减少地弹效应。
为解决上述技术问题，本发明提供的输出驱动电路包括：第一驱动管，所述第一驱动管的栅极接输入信号以及漏极接输出信号。
所述第一驱动管形成于第一有源区中；所述第一驱动管由多个第一单元结构并联而成。
两个相邻的所述第一单元结构共用同一多晶硅栅，各所述多晶硅栅两侧的所述第一有源区的表面形成有两个相邻的所述第一单元结构的第一导电类型重掺杂的源区。
各所述多晶硅栅的端部还延伸到所述第一有源区外的场氧表面上。
各所述多晶硅栅连接在一起形成多晶硅线，所述多晶硅线还连接到由正面金属层组成的所述栅极，所述输入信号通过所述栅极加入到所述多晶硅线中的各所述多晶硅栅上。
至少部分所述多晶硅栅之间首尾相串联并形成多晶硅首尾串联结构，在所述第一驱动管由截止状态到导通状态切换时，所述多晶硅首尾串联结构使所述多晶硅首尾串联结构中的各所述多晶硅栅所控制的所述第一单元结构依次导通，从而降低所述第一驱动管的瞬时电流，以减少地弹效应。
进一步的改进是，所述多晶硅连线中的所有所述多晶硅栅都位于所述多晶硅首尾串联结构中，在俯视面上，所述多晶硅连线呈S形连线结构。
进一步的改进是，各所述多晶硅栅的第一端部位于所述第一有源区的第一侧外的所述场氧表面上，各所述多晶硅栅的第二端部位于所述第一有源区的第二侧外的所述场氧表面上。
所述多晶硅首尾串联结构中，当前所述多晶硅栅的第一端部通过第一连线连接后一根所述多晶硅栅的第一端部，当前所述多晶硅栅的第二端部通过第二连线连接前一根所述多晶硅栅的第二端部。
进一步的改进是，所述第一连线和所述第二连线都由多晶硅组成。
进一步的改进是，所述多晶硅栅各位置处的电阻率相同。
或者，所述多晶硅栅的延伸到所述场氧表面上的延伸部分的电阻率大于位于所述第一有源区顶部的所述多晶硅栅的电阻率，通过增加所述延伸部分的电阻率来降低所述地弹效应。
进一步的改进是，所述第一连线和所述第二连线的电阻率和所述多晶硅栅的电阻率相同。
或者，所述第一连线或所述第二连线的电阻率大于位于所述第一有源区顶部的所述多晶硅栅的电阻率，所述第一连线或所述第二连线的电阻率大于等于所述多晶硅栅的延伸到所述场氧表面上的所述延伸部分的电阻率，通过增加所述第一连线或所述第二连线的电阻率来降低所述地弹效应。
进一步的改进是，在剖面结构上，各所述第一单元结构中，所述第一有源区由所述场氧环绕区域的半导体衬底组成。
在所述第一有源区中形成有第一导电类型掺杂的漂移区。
在所述漂移区中形成有第二导电类型掺杂的阱区。
在所述阱区部分区域的顶部依次形成有栅介质层和所述多晶硅栅，所述多晶硅栅和所述栅介质层还延伸到所述阱区外的所述漂移区的顶部，被所述多晶硅栅顶部覆盖的所述阱区表面用于形成沟道区。
所述源区形成于未被所述多晶硅栅所覆盖的所述阱区的表面区域中且所述源区和所述多晶硅栅对应的侧面自对准；所述源区通过顶部的接触孔连接到由正面金属层组成的所述源极。
在所述漂移区底部的所述半导体衬底中形成有第一导电类型重掺杂的漏区；在所述漏区的背面形成有由背面金属层组成的漏极。
进一步的改进是，所述半导体衬底包括硅衬底。
进一步的改进是，所述第一驱动管为PMOS管，第一导电类型为P型，第二导电类型为N型；所述第一驱动管的源极连接电源电压。
进一步的改进是，所述第一驱动管为NMOS管，第一导电类型为N型，第二导电类型为P型；所述第一驱动管的源极连接地。
本发明对第一驱动管的各第一单元结构的多晶硅栅之间的版图结构做了特别设置，将至少部分多晶硅栅进行首尾串联并从而形成多晶硅首尾串联结构，这种多晶硅首尾串联结构能增加整根多晶硅线的寄生电阻，能使多晶硅首尾串联结构中的各多晶硅栅所控制的第一单元结构依次导通，这样就能防止多个第一单元结构同时导通时所带来的瞬时电流增加，所以，本发明能降低第一驱动管的瞬时电流，从而能减少地弹效应，这样也就能改善输出驱动电路的性能，提高输出驱动电路的驱动能力。
本发明中，多晶硅首尾串联结构进行对版图进行改动即可实现，故还具有工艺成本低的优点，同时还不会对器件的其他性能产生不利影响。
本发明中，还能将第一驱动管的所有多晶硅栅都进行首尾串联，这样能最大限度的减少地弹效应。
本发明中，还能通过增加多晶硅栅的延伸到场氧上的延伸部分的电阻率或者增加多晶硅栅之间的连线即第一连线或第二连线的电阻率来进一步增加各第一单元结构之间的导通延时，从而能进一步减少地弹效应。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有输出驱动电路中上拉驱动管的俯视面结构图；
图2是现有输出驱动电路中上拉驱动管的电路图；
图3是本发明第一实施例输出驱动电路中第一驱动管的俯视面结构图；
图4是本发明第一实施例输出驱动电路中第一驱动管的电路图；
图5是本发明第二实施例输出驱动电路的电路图。
具体实施方式
如图3所示，是本发明第一实施例输出驱动电路中第一驱动管301的俯视面结构图；如图4所示，是本发明第一实施例输出驱动电路中第一驱动管301的电路图；本发明第一实施例输出驱动电路包括：
如图4所示，第一驱动管301，所述第一驱动管301的栅极接输入信号Vin以及漏极接输出信号Vout。
如图3所示，所述第一驱动管301形成于第一有源区201中；所述第一驱动管301由多个第一单元结构并联而成。
两个相邻的所述第一单元结构共用同一多晶硅栅202，图3中，所述多晶硅栅202也采用poly表示；各所述多晶硅栅202两侧的所述第一有源区201的表面形成有两个相邻的所述第一单元结构的第一导电类型重掺杂的源区。
各所述多晶硅栅202的端部还延伸到所述第一有源区201外的场氧表面上。
各所述多晶硅栅202连接在一起形成多晶硅线，所述多晶硅线还连接到由正面金属层组成的所述栅极，所述输入信号Vin通过所述栅极加入到所述多晶硅线中的各所述多晶硅栅202上。
至少部分所述多晶硅栅202之间首尾相串联并形成多晶硅首尾串联结构，在所述第一驱动管301由截止状态到导通状态切换时，所述多晶硅首尾串联结构使所述多晶硅首尾串联结构中的各所述多晶硅栅202所控制的所述第一单元结构依次导通，从而降低所述第一驱动管301的瞬时电流，以减少地弹效应。
本发明第一实施例中，所述多晶硅连线中的所有所述多晶硅栅202都位于所述多晶硅首尾串联结构中，在俯视面上，所述多晶硅连线呈S形连线结构。图3中，显示了4条所述多晶硅栅202,4条所述多晶硅栅202都位于所述多晶硅首尾串联结构中，这样能使所述多晶硅线的寄生电阻最大。图4中，所述多晶硅线的寄生电阻即为栅寄生电阻Rg201。
本发明第一实施例中，各所述多晶硅栅202的第一端部位于所述第一有源区201的第一侧外的所述场氧表面上，各所述多晶硅栅202的第二端部位于所述第一有源区201的第二侧外的所述场氧表面上。
所述多晶硅首尾串联结构中，当前所述多晶硅栅202的第一端部通过第一连线203a连接后一根所述多晶硅栅202的第一端部，当前所述多晶硅栅202的第二端部通过第二连线203b连接前一根所述多晶硅栅202的第二端部。
所述第一连线203a和所述第二连线203b都由多晶硅组成。
本发明第一实施例中，所述多晶硅栅202各位置处的电阻率相同，这样所述多晶硅栅202的制作工艺比较简单。在其他实施例中也能为：所述多晶硅栅202的延伸到所述场氧表面上的延伸部分的电阻率大于位于所述第一有源区201顶部的所述多晶硅栅202的电阻率，通过增加所述延伸部分的电阻率来降低所述地弹效应；这种结构中，能保证所述第一有源区201顶部的所述多晶硅栅202的电阻率不变，这样所述多晶硅栅202对底部沟道的控制能力也不会改变；而所述延伸部分的电阻率增加，则增加了对应段的寄生电阻，相邻所述第一单元结构之间的所述多晶硅栅202所接收到的所述输入信号Vin的延时增加，故所述第一驱动管301的源漏电流增加变缓，故能降低地弹效应。
本发明第一实施例中，所述第一连线203a和所述第二连线203b的电阻率和所述多晶硅栅202的电阻率相同，这种工艺结构中，所述第一连线、所述第二连线203b和所述多晶硅栅202的工艺完全相同，故能降低工艺成本。在其他实施例中也能为：所述第一连线203a或所述第二连线203b的电阻率大于位于所述第一有源区201顶部的所述多晶硅栅202的电阻率，所述第一连线203a或所述第二连线203b的电阻率大于等于所述多晶硅栅202的延伸到所述场氧表面上的所述延伸部分的电阻率，通过增加所述第一连线203a或所述第二连线203b的电阻率来降低所述地弹效应。和上面描述的增加所述延伸部分的电阻率类似，所述第一连线203a或所述第二连线203b的电阻率的增加，能增加对应段的寄生电阻，相邻所述第一单元结构之间的所述多晶硅栅202所接收到的所述输入信号Vin的延时增加，故所述第一驱动管301的源漏电流增加变缓，故能降低地弹效应。
本发明第一实施例中，在剖面结构(未显示)上，各所述第一单元结构中，所述第一有源区201由所述场氧环绕区域的半导体衬底组成。在一些实施例中，所述半导体衬底包括硅衬底。
在所述第一有源区201中形成有第一导电类型掺杂的漂移区。
在所述漂移区中形成有第二导电类型掺杂的阱区。
在所述阱区部分区域的顶部依次形成有栅介质层和所述多晶硅栅202，所述多晶硅栅202和所述栅介质层还延伸到所述阱区外的所述漂移区的顶部，被所述多晶硅栅202顶部覆盖的所述阱区表面用于形成沟道区。
所述源区形成于未被所述多晶硅栅202所覆盖的所述阱区的表面区域中且所述源区和所述多晶硅栅202对应的侧面自对准；所述源区通过顶部的接触孔连接到由正面金属层组成的所述源极。
在所述漂移区底部的所述半导体衬底中形成有第一导电类型重掺杂的漏区；在所述漏区的背面形成有由背面金属层组成的漏极。
本发明第一实施例中，如图4所示，所述第一驱动管301为PMOS管301，第一导电类型为P型，第二导电类型为N型；所述第一驱动管301的源极连接电源电压VDD。
本发明第一实施例对第一驱动管301的各第一单元结构的多晶硅栅202之间的版图结构做了特别设置，将至少部分多晶硅栅202进行首尾串联并从而形成多晶硅首尾串联结构，这种多晶硅首尾串联结构能增加整根多晶硅线的寄生电阻即增加Rg201，能使多晶硅首尾串联结构中的各多晶硅栅202所控制的第一单元结构依次导通，这样就能防止多个第一单元结构同时导通时所带来的瞬时电流增加，所以，本发明第一实施例能降低第一驱动管301的瞬时电流，从而能减少地弹效应，这样也就能改善输出驱动电路的性能，提高输出驱动电路的驱动能力。
本发明第一实施例中，多晶硅首尾串联结构进行对版图进行改动即可实现，故还具有工艺成本低的优点，同时还不会对器件的其他性能产生不利影响。
本发明第一实施例中，还能将第一驱动管301的所有多晶硅栅202都进行首尾串联，这样能最大限度的减少地弹效应。
本发明第一实施例中，还能通过增加多晶硅栅202的延伸到场氧上的延伸部分的电阻率或者增加多晶硅栅202之间的连线即第一连线203a或第二连线203b的电阻率来进一步增加各第一单元结构之间的导通延时，从而能进一步减少地弹效应。
本发明第一实施例中，通过增加所述多晶硅线的寄生电阻以及各所述第一单元结构对应的所述多晶硅栅的寄生电阻以改善所述第一驱动管的地弹效应的原理为：
图4中，所述第一驱动管301为上拉管即PMOS管MP201，当所述输出信号Vout需要切换到高电平时，所述PMOS管MP201需要由截止状态切换为导通状态，这一过程为所述PMOS管MP201的打开过程，打开过程中会产生瞬态电流，这个瞬态电流会在所述PMOS管MP201的源极和电源电压VDD之间的导通路径形成的寄生电感上产生噪声电压，这个噪声电压即为地弹效应引起的电压，用公式表示为：
V1＝L1*(di 1/dt) (1)；
其中，V1表示所述噪声电压，i1表示所述PMOS管MP201的源漏电流，i为瞬态电流；di1/dt表示所述源漏电流随时间的变化率。
根据公式(1)可知要减小地弹造成的噪声，一个改进是减小封装打线的电感值即L1，另一方面的改进是减小电流随时间的变化率即di1/dt。本发明第一实施例中，通过修改Poly走线方式，所述多晶硅线的寄生电阻Rg201会增加，所以从整体上降低了所述PMOS管MP201的栅极电压的变化速率，从而降低了所述PMOS管MP201的源漏电流i1的变化速率；而对于各所述第一单元结构来说，在所述多晶硅线的延伸方向上，栅极电压到各所述第一单元结构的所述多晶硅栅上的寄生电阻各不相同且会依次增加，即从外部栅极电压进入到所述多晶硅线的位置开始各所述第一单元结构的所述多晶硅栅上的寄生电阻会依次增加，这不仅会降低各所述第一单元结构的在打开时的单元源漏电流，而且会使各所述第一单元结构的单元源漏电流不是同步变化，而是依次增加，整个PMOS管MP201的源漏电流为各所述第一单元结构的单元源漏电流的和，故在各所述第一单元结构的单元源漏电流变化缓慢且各所述第一单元结构之间的单元源漏电流不同步变化的特点，能使PMOS管MP201的源漏电流大大变缓，从而达到减小地弹效应的目的。
如图5所示，是本发明第二实施例输出驱动电路的电路图；本发明第二实施例输出电路包括两个驱动管也即两个第一驱动管，分别用标记401a和401b表示。
所述第一驱动管401a为上拉管即PMOS管MP301，结构和图4中的PMOS管MP201完全相同，所述第一驱动管401a的栅极结构
所述第一驱动管401a的多晶硅栅202以及多晶硅栅202所连接形成的多晶硅线也采用图3所示结构，也即包括了至少部分所述多晶硅栅202之间首尾相串联并形成的所述多晶硅首尾串联结构，图5中，所述第一驱动管401a的多晶硅线的寄生电阻即栅寄生电阻采用Rg301表示。
所述第一驱动管401b为下拉管即NMOS管MN301，和图4中的PMOS管MP201相比，NMOS管MN301中，第一导电类型为N型，第二导电类型为P型；所述第一驱动管401b的源极连接地。
所述第一驱动管401b的多晶硅栅202以及多晶硅栅202所连接形成的多晶硅线也采用图3所示结构，也即包括了至少部分所述多晶硅栅202之间首尾相串联并形成的所述多晶硅首尾串联结构，图5中，所述第一驱动管401b的多晶硅线的寄生电阻采用Rg302表示。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (10)

1.一种输出驱动电路，其特征在于，包括：第一驱动管，所述第一驱动管的栅极接输入信号以及漏极接输出信号；
所述第一驱动管形成于第一有源区中；所述第一驱动管由多个第一单元结构并联而成；
两个相邻的所述第一单元结构共用同一多晶硅栅，各所述多晶硅栅两侧的所述第一有源区的表面形成有两个相邻的所述第一单元结构的第一导电类型重掺杂的源区；
各所述多晶硅栅的端部还延伸到所述第一有源区外的场氧表面上；
各所述多晶硅栅连接在一起形成多晶硅线，所述多晶硅线还连接到由正面金属层组成的所述栅极，所述输入信号通过所述栅极加入到所述多晶硅线中的各所述多晶硅栅上；
至少部分所述多晶硅栅之间首尾相串联并形成多晶硅首尾串联结构，在所述第一驱动管由截止状态到导通状态切换时，所述多晶硅首尾串联结构使所述多晶硅首尾串联结构中的各所述多晶硅栅所控制的所述第一单元结构依次导通，从而降低所述第一驱动管的瞬时电流，以减少地弹效应。
2.如权利要求1所述的输出驱动电路，其特征在于：所述多晶硅连线中的所有所述多晶硅栅都位于所述多晶硅首尾串联结构中，在俯视面上，所述多晶硅连线呈S形连线结构。
3.如权利要求2所述的输出驱动电路，其特征在于：各所述多晶硅栅的第一端部位于所述第一有源区的第一侧外的所述场氧表面上，各所述多晶硅栅的第二端部位于所述第一有源区的第二侧外的所述场氧表面上；
所述多晶硅首尾串联结构中，当前所述多晶硅栅的第一端部通过第一连线连接后一根所述多晶硅栅的第一端部，当前所述多晶硅栅的第二端部通过第二连线连接前一根所述多晶硅栅的第二端部。
4.如权利要求3所述的输出驱动电路，其特征在于：所述第一连线和所述第二连线都由多晶硅组成。
5.如权利要求4所述的输出驱动电路，其特征在于：所述多晶硅栅各位置处的电阻率相同；
或者，所述多晶硅栅的延伸到所述场氧表面上的延伸部分的电阻率大于位于所述第一有源区顶部的所述多晶硅栅的电阻率，通过增加所述延伸部分的电阻率来降低所述地弹效应。
6.如权利要求5所述的输出驱动电路，其特征在于：所述第一连线和所述第二连线的电阻率和所述多晶硅栅的电阻率相同；
或者，所述第一连线或所述第二连线的电阻率大于位于所述第一有源区顶部的所述多晶硅栅的电阻率，所述第一连线或所述第二连线的电阻率大于等于所述多晶硅栅的延伸到所述场氧表面上的所述延伸部分的电阻率，通过增加所述第一连线或所述第二连线的电阻率来降低所述地弹效应。
7.如权利要求1所述的输出驱动电路，其特征在于：在剖面结构上，各所述第一单元结构中，所述第一有源区由所述场氧环绕区域的半导体衬底组成；
在所述第一有源区中形成有第一导电类型掺杂的漂移区；
在所述漂移区中形成有第二导电类型掺杂的阱区；
在所述阱区部分区域的顶部依次形成有栅介质层和所述多晶硅栅，所述多晶硅栅和所述栅介质层还延伸到所述阱区外的所述漂移区的顶部，被所述多晶硅栅顶部覆盖的所述阱区表面用于形成沟道区；
所述源区形成于未被所述多晶硅栅所覆盖的所述阱区的表面区域中且所述源区和所述多晶硅栅对应的侧面自对准；所述源区通过顶部的接触孔连接到由正面金属层组成的所述源极；
在所述漂移区底部的所述半导体衬底中形成有第一导电类型重掺杂的漏区；在所述漏区的背面形成有由背面金属层组成的漏极。
8.如权利要求7所述的输出驱动电路，其特征在于：所述半导体衬底包括硅衬底。
9.如权利要求7所述的输出驱动电路，其特征在于：所述第一驱动管为PMOS管，第一导电类型为P型，第二导电类型为N型；所述第一驱动管的源极连接电源电压。
10.如权利要求7所述的输出驱动电路，其特征在于：所述第一驱动管为NMOS管，第一导电类型为N型，第二导电类型为P型；所述第一驱动管的源极连接地。
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