CN117316217A - 连续内存存取加速电路、地址移位电路与地址产生方法 - Google Patents

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Abstract

本发明提供一种连续内存存取加速电路、地址移位电路与地址产生方法。运算电路依据寄存器电路提供的寄存数据计算内存存取地址。计数器提供计数值。计数控制电路依据内存的存取次数控制计数器累计计数值。加法器电路将内存存取地址与计数值相加，以产生目标内存存取地址。

Description

连续内存存取加速电路、地址移位电路与地址产生方法
技术领域
本发明涉及一种处理器加速装置，尤其涉及一种连续内存存取加速电路及其地址移位电路与内存地址产生方法。
背景技术
数字信号处理器(Digital Signal Processor，DSP)常用于数字信号处理，例如有限脉冲响应(FIR)滤波器、非必要的无限脉冲响应(IIR)滤波器、双二阶(Biquad)滤波器等。在实现这些滤波器时常需要执行大量重复的操作和内存存取，而需要执行大量的指令。为了节省成本或提高性能，设计人员常使用不同的编码方式来设计数字信号处理的程序。然而，无论如何编写代码，常难以优化内存存取，而使得数字信号处理器的效能无法进一步提升。
发明内容
本发明提供一种连续内存存取加速电路、地址移位电路与地址产生方法，可有效优化连续内存存取，提高执行数字信号处理的效率。
本发明的连续内存存取加速电路包括寄存器电路、运算电路以及地址移位电路。运算电路耦接寄存器电路，依据寄存器电路提供的寄存数据计算内存存取地址。地址移位电路耦接寄存器电路与运算电路，地址移位电路包括计数器、计数控制电路以及加法器电路。计数器提供计数值。计数控制电路耦接计数器，依据内存的存取次数控制计数器累计计数值。加法器电路耦接寄存器电路以及计数器，将内存存取地址与计数值相加，以产生目标内存存取地址。
在本发明的一实施例中，上述的计数控制电路反应内存的存取次数达到预设次数控制计数器累计计数值。
在本发明的一实施例中，上述的计数控制电路依据设定信号设定预设次数。
在本发明的一实施例中，上述的寄存器电路提供设定信号。
在本发明的一实施例中，上述的预设次数为2。
在本发明的一实施例中，上述的计数控制电路依据内存存取使能信号判断内存的存取次数。
在本发明的一实施例中，上述的地址移位电路还包括开关电路，其耦接寄存器电路与计数控制电路，接收内存存取使能信号，寄存器电路控制开关电路的导通状态，以决定是否使计数控制电路接收内存存取使能信号。
在本发明的一实施例中，上述的内存存取使能信号为频率信号，计数控制电路为预除器(prescaler)。
本发明还提供一种连续内存存取加速电路的地址移位电路，包括计数器、计数控制电路以及加法器电路。计数器提供计数值。计数控制电路耦接计数器，依据内存的存取次数控制计数器累计计数值。加法器电路耦接计数器，将内存存取地址与计数值相加，以产生目标内存存取地址。
在本发明的一实施例中，上述的计数控制电路反应内存的存取次数达到预设次数控制计数器累计计数值。
在本发明的一实施例中，上述的计数控制电路依据设定信号设定预设次数。
在本发明的一实施例中，上述的设定信号来自寄存器电路。
在本发明的一实施例中，上述的预设次数为2。
在本发明的一实施例中，上述的计数控制电路依据内存存取使能信号判断内存的存取次数。
在本发明的一实施例中，上述的地址移位电路还包括开关电路，其耦接寄存器电路与计数控制电路，接收内存存取使能信号，寄存器电路控制开关电路的导通状态，以决定是否使计数控制电路接收内存存取使能信号。
在本发明的一实施例中，上述的内存存取使能信号为频率信号，计数控制电路为预除器。
本发明还提供一种连续内存存取加速电路的地址产生方法包括下列步骤。依据寄存器电路提供的寄存数据计算内存存取地址。提供计数控制电路以及计数器，计数控制电路依据内存的存取次数控制计数器累计计数值。提供加法器电路，加法器电路将内存存取地址与计数值相加，以产生目标内存存取地址。
在本发明的一实施例中，上述的连续内存存取加速电路的地址产生方法包括，计数控制电路反应内存的存取次数达到预设次数控制计数器累计计数值。
在本发明的一实施例中，上述的预设次数为2。
在本发明的一实施例中，上述的连续内存存取加速电路的地址产生方法包括，依据内存存取使能信号判断内存的存取次数。
基于上述，本发明实施例的计数控制电路可自动地依据内存的存取次数控制计数器累计计数值，加法器电路将内存存取地址与计数值相加，以产生目标内存存取地址。如此在进行连续内存存取时通过硬件使内存地址自动移位，可省去执行部分计算内存地址的指令，而实现硬件加速，尤其在执行包括大量连续内存存取的程序时，可大幅提高数字信号处理的效率。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是依照本发明的实施例的一种连续内存存取加速电路的示意图。
图2是依照本发明一实施例的双二阶滤波器的示意图。
图3是已知的双二阶滤波器的信号处理的流程图。
图4是依照本发明实施例的一种使用连续内存存取加速电路进行双二阶滤波器的信号处理的流程图。
图5是依照本发明另一实施例的连续内存存取加速电路的内存地址产生方法的流程图。
具体实施方式
为了使本发明的内容可以被更容易理解，以下特举实施例做为本发明确实能够据以实施的范例。另外，凡可能之处，在附图及实施方式中使用相同标号的组件/构件，代表相同或类似部件。
图1是依照本发明实施例的一种连续内存存取加速电路的示意图，请参考图1，连续内存存取加速电路100可包括寄存器电路102、运算电路104以及地址移位电路106，其中寄存器电路102耦接运算电路104与地址移位电路106，运算电路104耦接地址移位电路106。连续内存存取加速电路100可例如应用于中央处理器或数字信号处理器，也就是说，寄存器电路102与运算电路104可例如为中央处理器或数字信号处理器中的寄存器与算术逻辑单元。运算电路104可依据寄存器电路102提供的数据执行各种运算(例如执行算术运算、逐位运算、移位运算等，然不以此为限)，例如可计算内存存取地址或执行矩阵乘法等，然不以此为限。地址移位电路106可依据内存116的存取次数提供计数值，并依据此计数值与运算电路104计算出的内存存取地址产生目标内存存取地址给内存116，以加速连续内存存取。
进一步来说，地址移位电路106可包括开关电路108、计数控制电路110、计数器112以及加法器电路114。开关电路108耦接寄存器电路102与计数控制电路110，计数控制电路110耦接寄存器电路102与计数器112，加法器电路114耦接运算电路104与计数器112。计数器112用以提供计数值。计数控制电路110可依据内存的存取次数控制计数器112累计计数值。举例来说，计数控制电路110可反应内存116的存取次数达到预设次数而控制计数器112累计计数值，其中预设次数可例如为2次，然不以此为限。进一步来说，计数控制电路110可例如为依据设定信号设定预设次数，设定信号可例如由寄存器电路102提供，然也不以此为限。
此外，计数控制电路110可例如为依据内存存取使能信号EN1判断内存116的存取次数，内存存取使能信号EN1用以使能内存116的存取操作，内存存取使能信号EN1可例如为写入使能(write-enable)信号或读取使能(read-enable)信号。在部分实施例中，内存存取使能信号EN1可例如为频率信号，计数控制电路110可例如为预除器(prescaler)，然不以此为限。加法器电路114将运算电路104计算出的内存存取地址与计数器112提供的计数值相加，以产生目标内存存取地址给内存116，从而加速连续内存存取。
另外，如图1所示，内存存取使能信号EN1可经由开关电路108而被提供给计数控制电路110，寄存器电路102可控制开关电路108的导通状态，而决定是否将内存存取使能信号EN1提供给计数控制电路110。在开关电路108为断开状态的情形下，计数控制电路110不依据内存116的存取次数控制计数器112提供计数值。在部分实施例中，地址移位电路106也可不包括开关电路108，而由寄存器电路102直接控制计数控制电路110是否依据内存116的存取次数控制计数器112提供计数值。
连续内存存取加速电路100可应用于不同的数字信号处理中，通过加速连续内存存取提高中央处理器或数字信号处理器的工作效率。举例来说，连续内存存取加速电路100可应用如图2所示的双二阶滤波器。在图2实施例中，每个双二阶滤波器需要3个数据样本缓冲器(buffer)和5个系数缓冲器。双二阶滤波器的C语言程序代码可如下所示：
for(i＝0,i<16,i++)
BQ[i][0]＝BQ[i][0]*COE[i][0]+BQ[i][1]*COE[i][1]+BQ[i][2]*COE[i][2]+BQ[i+1][1]*COE[i][3]+BQ[i+1][2]*COE[i][4]
其中BQ[i][0]～BQ[i+1][2]为输入数据样本，COE[i][0]～COE[i][4]为滤波系数。图3为将双二阶滤波器实现于如图1所示的硬件电路上时的数字信号处理的流程图，在图3实施例中，寄存器电路102控制开关电路108的处于断开状态，计数控制电路110不依据内存116的存取次数控制计数器112提供计数值。在步骤S302中，将预设的数据(例如“1”，然不以此为限)储存至寄存器R0。在步骤S304中，将预设的数据(例如“0”，然不以此为限)储存至寄存器R6(步骤S304)。在步骤S306中，运算电路104依据寄存器R0的数据计算寄存器R1的数据(R1＝R0x3+0)。在步骤S308中，运算电路104依据寄存器R0的数据计算寄存器R2的数据(R2＝R0x5+256)。在步骤S310中，运算电路104将寄存器R1储存的内存地址所对应的数据写入至寄存器R3。在步骤S312中，运算电路104将寄存器R2储存的内存地址所对应的数据写入至寄存器R4。在步骤S314中，运算电路104依据寄存器R3、R4与寄存器R6的数据更新寄存器R6的数据(R6＝R6+R4xR3)，使寄存器R6的数据为BQ[0][0]*COE[0][0]。在步骤S316中，运算电路104更新寄存器R1的数据，将寄存器R1的数据加1(R1＝R1+1)。在步骤S318中，运算电路104更新寄存器R2的数据，将寄存器R2的数据加1(R2＝R2+1)。在步骤S320中，运算电路104将寄存器R1储存的内存地址所对应的数据写入至寄存器R3。在步骤S322中，运算电路104将寄存器R2储存的内存地址所对应的数据写入至寄存器R4。在步骤S324中，运算电路104依据寄存器R3、R4与寄存器R6的数据更新寄存器R6的数据(R6＝R6+R4xR3)，使寄存器R6的数据为BQ[0][0]*COE[0][0]+BQ[0][1]*COE[0][1]。在步骤S326中，运算电路104更新寄存器R1的数据，将寄存器R1的数据加1(R1＝R1+1)。在步骤S328中，运算电路104更新寄存器R2加1，将寄存器R2的数据加1加1(R2＝R2+1)。在步骤S330中，运算电路104将寄存器R1储存的内存地址所对应的数据写入至寄存器R3。在步骤S332中，运算电路104将寄存器R2储存的内存地址所对应的数据写入至寄存器R4。在步骤S334中，运算电路104依据寄存器R3、R4与寄存器R6的数据更新寄存器R6的数据(R6＝R6+R4xR3)，使寄存器R6的数据为BQ[0][0]*COE[0][0]+BQ[0][1]*COE[0][1]+BQ[0][2]*COE[0][2]。在步骤S336中，运算电路104更新寄存器R1的数据，将寄存器R1的数据加2(R1＝R1+2)。在步骤S338中，运算电路104更新寄存器R2的数据，将寄存器R2的数据加1(R2＝R2+1)。在步骤S340中，运算电路104将寄存器R1储存的内存地址所对应的数据写入至寄存器R3。在步骤S342中，运算电路104将寄存器R2储存的内存地址所对应的数据写入至寄存器R4。在步骤S344中，运算电路104依据寄存器R3、R4与寄存器R6的数据更新寄存器R6的数据(R6＝R6+R4xR3)，使寄存器R6的数据为BQ[0][0]*COE[0][0]+BQ[0][1]*COE[0][1]+BQ[0][2]*COE[0][2]+BQ[1][1]*COE[0][3]。在步骤S346中，运算电路104更新寄存器R1的数据，将寄存器R1的数据加1(R1＝R1+1)。在步骤S348中，运算电路104更新寄存器R2的数据，将寄存器R2的数据加1(R2＝R2+1)。在步骤S350中，运算电路104将寄存器R1储存的内存地址所对应的数据写入至寄存器R3。在步骤S352中，运算电路104将寄存器R2储存的内存地址所对应的数据写入至寄存器R4。在步骤S354中，运算电路104依据寄存器R3、R4与寄存器R6的数据更新寄存器R6的数据(R6＝R6+R4xR3)，使寄存器R6的数据为：
BQ[0][0]*COE[0][0]+BQ[0][1]*COE[0][1]+BQ[0][2]*COE[0][2]+BQ[1][1]*COE[0][3]+BQ[1][2]*COE[0][4]。在步骤S356中，运算电路104更新寄存器R2，将寄存器R2加2(R2＝R2+2)。在步骤S358中，运算电路104将寄存器R6的数据储存至寄存器R2储存的内存地址。在步骤S360中，运算电路104更新寄存器R0的数据，将寄存器R0的数据加1(R0＝R0+1)。在步骤S360中，运算电路104判断寄存器R0的数据是否小于16。若寄存器R0的数据未小于16，结束数字信号处理，而若寄存器R0的数据小于16，则回到步骤S304继续执行数字信号处理。
图4为本发明另一实施例的将双二阶滤波器实现于图1所示的硬件电路上时的数字信号处理的流程图，在图4实施例中，寄存器电路102控制开关电路108的处于导通状态，计数控制电路110依据内存116的存取次数控制计数器112提供计数值，详细来说，计数控制电路110反应内存116的存取次数达到2次(预设次数为2次)而控制计数器112累计计数值。本实施例于图3实施例的不同之处在于，在本实施例中，计数控制电路110可自动地依据内存116的存取次数控制计数器112提供计数值，加法器电路114将运算电路104计算得到的内存地址加上计数器112提供计数值而得到目标内存地址，例如在步骤S410、S412中，加法器电路114将运算电路104计算得到的寄存器R1、R2储存的内存地址加上计数器112提供计数值cnt以产生目标内存地址，并将目标内存地址所对应的数据分别写入至寄存器R3、R4。相较于图3实施例，图4实施例可通过计数控制电路110自动地依据内存116的存取次数控制计数器112提供计数值(例如，在计数器112的计数值cnt的初始值为0的情形下，计数控制电路110反应步骤S410与S412的内存访问控制计数器112将计数值cnt累计至1)，并通过加法器电路114将寄存器R1与R2储存的内存地址加上计数器112的计数值cnt，以自动地进行内存地址移位而得到目标内存地址。如此运算电路104可省去执行步骤S316与S318中将内存地址移位的指令(R1＝R1+1以及R2＝R2+1)，而直接进入步骤S420中，将加法器电路114提供的目标内存地址(R1+cnt)所对应的数据写入至寄存器R3，并在步骤S422中将加法器电路114提供的目标内存地址(R2+cnt)写入至寄存器R4。依此类推，图3实施例的步骤S326、S328、S338、S346、S348也可被省去而不需执行，步骤S430、S432、S450、S452修改为类似于步骤S420、S422的实施方式，其中在步骤S420、S422所对应的计数值cnt为1的情形下，步骤S430、S432所对应的计数值cnt为2，步骤S440、S442所对应的计数值cnt为3，步骤S450、S452所对应的计数值cnt为4，步骤S458所对应的计数值cnt为5。此外，图3实施例的步骤S336以及S356对应地进行调整，在图4实施例中，图3实施例的步骤S336调整为步骤S436，亦即将寄存器R1的数据加1(R1＝R1+1)，图3实施例的步骤S356则调整为步骤S456，亦即将寄存器R2的数据减3(R2＝R2-3)。
如此由计数控制电路110自动地依据内存116的存取次数控制计数器112累计计数值，并通过加法器电路114将内存存取地址与计数值相加，以产生目标内存存取地址，可在进行连续内存存取时通过硬件使内存地址自动移位，省去执行部分计算内存地址的指令，而实现硬件加速，在执行包括大量连续内存存取的程序时，可大幅提高数字信号处理的效率。
图5是依照本发明另一实施例的连续内存存取加速电路的内存地址产生方法的流程图。由上述实施例可知，连续内存存取加速电路的内存地址产生方法可包括下列步骤。首先，依据寄存器电路提供的寄存数据计算内存存取地址(步骤S502)。接着，提供计数控制电路以及计数器，计数控制电路依据内存的存取次数控制计数器累计计数值(步骤S504)，例如，计数控制电路可反应内存的存取次数达到预设次数控制计数器累计计数值，其中预设次数可例如为2，然不以此为限，随着连续内存存取加速电路应用于不同的数字信号处理，预设次数可设定为不同的次数。计数控制电路可例如依据设定信号设定预设次数，设定信号可例如来自寄存器电路，然不以此为限。此外，计数控制电路可例如为依据内存存取使能信号来判断内存的存取次数。然后，提供加法器电路，加法器电路将内存存取地址与计数值相加，以产生目标内存存取地址(步骤S506)。
综上所述，本发明实施例的计数控制电路可自动地依据内存的存取次数控制计数器累计计数值，加法器电路将内存存取地址与计数值相加，以产生目标内存存取地址。如此在进行连续内存存取时通过硬件使内存地址自动移位，可省去执行部分计算内存地址的指令，而实现硬件加速，尤其在执行包括大量连续内存存取的程序时，可大幅提高数字信号处理的效率。
虽然本发明已以实施例所述如上，然其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (13)

1.一种连续内存存取加速电路，其特征在于，包括：
寄存器电路；
运算电路，耦接所述寄存器电路，依据所述寄存器电路提供的寄存数据计算内存存取地址；以及
地址移位电路，耦接所述寄存器电路与所述运算电路，所述地址移位电路包括：
计数器，提供计数值；
计数控制电路，耦接所述寄存器电路以及所述计数器，依据内存的存取次数控制所述计数器累计所述计数值；以及
加法器电路，耦接所述运算电路以及所述计数器，将所述内存存取地址与所述计数值相加，以产生目标内存存取地址。
2.根据权利要求1所述的连续内存存取加速电路，其特征在于，所述计数控制电路反应所述内存的存取次数达到预设次数控制所述计数器累计所述计数值。
3.根据权利要求2所述的连续内存存取加速电路，其特征在于，所述计数控制电路依据设定信号设定所述预设次数，所述寄存器电路提供所述设定信号。
4.根据权利要求1所述的连续内存存取加速电路，其特征在于，所述计数控制电路依据内存存取使能信号判断所述内存的存取次数。
5.根据权利要求4所述的连续内存存取加速电路，其特征在于，所述地址移位电路还包括：
开关电路，耦接所述寄存器电路与所述计数控制电路，接收所述内存存取使能信号，所述寄存器电路控制所述开关电路的导通状态，以决定是否使所述计数控制电路接收所述内存存取使能信号。
6.一种连续内存存取加速电路的地址移位电路，其特征在于，包括：
计数器，提供计数值；
计数控制电路，耦接所述计数器，依据内存的存取次数控制所述计数器累计所述计数值；以及
加法器电路，耦接所述计数器，将内存存取地址与所述计数值相加，以产生目标内存存取地址。
7.根据权利要求6所述的连续内存存取加速电路的地址移位电路，其特征在于，所述计数控制电路反应所述内存的存取次数达到预设次数控制所述计数器累计所述计数值。
8.根据权利要求7所述的连续内存存取加速电路的地址移位电路，其特征在于，所述计数控制电路依据设定信号设定所述预设次数，所述设定信号来自寄存器电路。
9.根据权利要求6所述的连续内存存取加速电路的地址移位电路，其特征在于，所述计数控制电路依据内存存取使能信号判断所述内存的存取次数。
10.根据权利要求9所述的连续内存存取加速电路的地址移位电路，其特征在于，所述地址移位电路还包括：
开关电路，耦接寄存器电路与所述计数控制电路，接收所述内存存取使能信号，所述寄存器电路控制所述开关电路的导通状态，以决定是否使所述计数控制电路接收所述内存存取使能信号。
11.一种连续内存存取加速电路的地址产生方法，其特征在于，包括：
依据寄存器电路提供的寄存数据计算内存存取地址；
提供计数控制电路以及计数器，所述计数控制电路依据内存的存取次数控制所述计数器累计计数值；以及
提供加法器电路，所述加法器电路将所述内存存取地址与所述计数值相加，以产生目标内存存取地址。
12.根据权利要求11所述的连续内存存取加速电路的地址产生方法，其特征在于，包括：
所述计数控制电路反应所述内存的存取次数达到预设次数控制所述计数器累计所述计数值。
13.根据权利要求11所述的连续内存存取加速电路的地址产生方法，其特征在于，包括：
依据内存存取使能信号判断所述内存的存取次数。
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