CN117310647B - 一种基于fpga的时域交叠目标识别信号快速分离方法 - Google Patents

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Abstract

本发明公开了一种基于FPGA的时域交叠目标识别信号快速分离方法，涉及目标识别的技术领域；包括：步骤S1：进行BPSK应答信号解码与领道干扰抑制；步骤S2：计算BPSK信号相关峰；步骤S3：进行真相关峰搜索；步骤S4：计算真相关峰所在时刻对应的幅度和相位值，作为相关幅度和相位；步骤S5：基于相关幅度和收到的时域交叠信号，进行时域交叠信号分离；本发明，能够解决复杂电磁环境下搜索效率低、计算资源消耗高、分离成功率较低的问题。

Description

一种基于FPGA的时域交叠目标识别信号快速分离方法
技术领域
本发明涉及目标识别的技术领域，具体涉及一种基于FPGA的时域交叠目标识别信号快速分离方法。
背景技术
本节中的陈述仅提供与本公开相关的背景信息，并且可能不构成现有技术。
在现代复杂的电磁环境中，可能存在以下的情形：当雷达发现识别区域内出现多个飞行目标后，开启目标识别的询问机发出询问信号。如果在距离询问机主瓣范围内相同或相近的半径上存在多个飞行目标，他们可能会同时收到询问信号并即刻做出应答。此时询问机将同时收到多个飞行目标应答机回复的应答信号，由于应答信号在频率和码字的设计上完全相同，无法在频域和码域进行区分，最终表现为两个信号在时域上的部分交叠，很难以常规的手段完成应答信号的解调和译码。
当前目标识别器对时域的解交叠技术主要是在信息处理端（DSP或CPU）利用对应答脉冲框架的滑窗匹配搜索法，并联合应答信号幅度相位变化特性来实现。这种传统的解时域交叠技术能在一定程度上完成应答信号分离，但仍然存在着复杂电磁环境下搜索效率低、计算资源消耗高、分离成功率较低的问题。
发明内容
本发明的目的在于：提供了一种基于FPGA的时域交叠目标识别信号快速分离方法，解决上述问题。
本发明的技术方案如下：
一种基于FPGA的时域交叠目标识别信号快速分离方法，包括：
步骤S1：进行BPSK应答信号解码与领道干扰抑制；
步骤S2：计算BPSK信号相关峰；
步骤S3：进行真相关峰搜索；
步骤S4：计算真相关峰所在时刻对应的幅度和相位值，作为相关幅度和相位；
步骤S5：基于相关幅度和收到的时域交叠信号，进行时域交叠信号分离。
进一步地，所述步骤S1，包括：
一组BPSK应答信号先后使用两组Nbit的码字来调制，分别为DS1和DS2；
在接收机的FPGA中定义m*N个寄存器，并使用m*RbMHz的时钟对输入的IQ信号进行移位寄存，以实现BPSK应答信号解码；
m表示每个应答信号码字的采样倍数，N表示应答信号码字长度，Rb表示应答信号基带码速率。
进一步地，所述解码的规则为：
当DS码为0时，IQ信号保存不变，当DS码为1时，IQ信号取反。
进一步地，所述步骤S2，包括：
对解码后的长度为m*N的移位寄存器累加求和，累加求和的结果为最大值，即为BPSK信号相关峰。
进一步地，所述累加求和采用并行流水线的计算方式进行。
进一步地，所述并行流水线的级数与移位寄存器的长度间的关系为log2（m*N）。
进一步地，所述步骤S3，包括：
采用最大值搜索方法，确定真相关峰。
进一步地，所述最大值搜索方法中的搜索窗口的长度为２*m*N，并采用并行流水线的方式实现，并行流水线的级数为log2（２*m*N）。
进一步地，所述步骤S4，包括：
在FPGA中例化CORDIC硬核，并配置其功能为幅相计算，将解码前的原始IQ信号输入到CORDIC硬核，经过几个周期的计算延迟后便可获得信号的瞬时幅度和相位；
当搜索到真相关峰后，提取出该时刻对应的幅度和相位值，作为相关幅度和相位。
进一步地，所述步骤S5，包括：
接收机收到的时域交叠信号在时间轴上表现为第一应答信号前部分、第一应答信号后部分和第二应答信号前部分交叠、第二应答信号后部分；
经过相关峰检测后，可将先到达接收机的第一应答信号检测出来，并使用相关峰进行标记，同时已经计算出了相关幅度和相位；
利用接收机已知的DS码，以及解出的相关幅度，模拟构建第一应答信号的IQ信号用于对消第一应答信号；
将收到的时域交叠信号与模拟构建的第一应答信号按顺序依次相减，即可将交叠的第一应答信号消除，只剩下第二应答信号；
再重复步骤S1~S4，即可实现第二应答信号的相关峰检测和相关幅度相位的计算，最终实现时域交叠的两个目标识别应答信号的分离。
与现有的技术相比本发明的有益效果是：
一种基于FPGA的时域交叠目标识别信号快速分离方法，包括：步骤S1：进行BPSK应答信号解码与领道干扰抑制；步骤S2：计算BPSK信号相关峰；步骤S3：进行真相关峰搜索；步骤S4：计算真相关峰所在时刻对应的幅度和相位值，作为相关幅度和相位；步骤S5：基于相关幅度和收到的时域交叠信号，进行时域交叠信号分离；本发明能够解决复杂电磁环境下搜索效率低、计算资源消耗高、分离成功率较低的问题。
附图说明
图1为一种基于FPGA的时域交叠目标识别信号快速分离方法流程图；
图2为并行流水线相关峰累积示意图。
具体实施方式
需要说明的是，术语“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
下面结合实施例对本发明的特征和性能作进一步的详细描述。
实施例一
请参阅图1，一种基于FPGA的时域交叠目标识别信号快速分离方法，具体包括：
步骤S1：进行BPSK应答信号解码与领道干扰抑制；
步骤S2：计算BPSK信号相关峰；
步骤S3：进行真相关峰搜索；
步骤S4：计算真相关峰所在时刻对应的幅度和相位值，作为相关幅度和相位；
步骤S5：基于相关幅度和收到的时域交叠信号，进行时域交叠信号分离。
在本实施例中，具体的，应答发射机回复的应答信号调制方式为BPSK，码速率为Rb兆赫兹（MHz），长度为N比特（bit）。应答发射机对应答信号使用了码分多址技术，且一组应答信号中先后使用了两组Nbit的码字来调制BPSK信号，分别为DS1码和DS2码；即一组BPSK应答信号先后使用两组Nbit的码字来调制，分别为DS1和DS2；
为实现BPSK信号的解码，在接收机的FPGA中定义m*N个寄存器（m=1,2,3,4...），并使用m*RbMHz的时钟对输入的IQ信号进行移位寄存，以实现BPSK应答信号解码；m表示每个应答信号码字的采样倍数，N表示应答信号码字长度，Rb表示应答信号基带码速率。
需要说明的是，m的值取决于以下几个因素：
1、系统的邻道抑制要求；
2、接收机设计的接收信号带宽；
3、应答信号基带码速率Rb；4、FPGA的LUT资源限制；
系统的邻道抑制主要要求为：
如当前工作频率为f0，则接收机在输入信号频率为f0时可以正常解码，而在输入信号频率为f0±Δf时不能解码，其中Δf即为邻道干扰抑制间隔；
接收机设计的接收信号带宽主要考虑是否需要兼容其他体制的工作模式，大部分情况下接收的带宽会大于f0±Δf，即邻道干扰信号会随当前信道期望信号一同接入到接收机；
假设应答信号基带码速率为Rb，当m*RbMHz的时钟对IQ信号进行采样后，会产生一个m*Rb频率的信号与Δf进行混频；如果|m*Rb-Δf|落在基带信号的带宽内，就会产生领道干扰；
即m取值越小，越容易产生领道干扰；m取值越大，基带干扰频率离基带滤波器的通带越远，直到滤波器的带外消除干扰，但FPGA中使用的寄存器数量越大，资源消耗也越大；
在本实施例中，例如：当m取值为M0时，用于移位寄存IQ信号的寄存器数量为M0*N；由于DS码为N比特长度，因此DS码的每个比特用于解码编号连续的M0个移位寄存器；
对于BPSK信号，DS解码的规则为：当DS码为0时，IQ信号保存不变，当DS码为1时，IQ信号取反。
在本实施例中，具体的，所述步骤S2，包括：
对解码后的长度为m*N的移位寄存器累加求和，累加求和的结果为最大值，即为BPSK信号相关峰；所述累加求和采用并行流水线的计算方式进行；所述并行流水线的级数与移位寄存器的长度间的关系为log2（m*N）；
即：BPSK信号相关峰计算的原理是对解码后长度为M0*N的移位寄存器累加求和；由于接收的己方应答信号编码方式和接收机中的DS码是匹配的，解码后所有M0*N个IQ信号将为相同极性，累加求和的结果将为最大值，表现为一个幅度峰值；而接收的非己方对应信号和其他干扰信号编码方式和接收机中的DS码不能匹配，解码后M0*N个IQ信号的极性为随机值，累加求和的结果不能成为最大值；
因此，请参阅图2，为保证相关峰计算过程中的抗干扰性能，不同于传统串行累加的方式，改为使用并行流水线的计算方式；并行流水线的级数与移位寄存器的长度间的关系为log2（M0*N）；需要说明的是，图2中的名词解释如下：
CLK：工作时钟；
I/Q_decode：解调同相正交信号；
SH_REG*：移位寄存器；*代表0、1、2、3…、m*N-4、m*N-3、m*N-2、m*N-1；
Sum_temp*：求和临时寄存器；*表示1、2、3、4、5、6；
Sum：求和寄存器。
在本实施例中，具体的，所述步骤S3，包括：
采用最大值搜索方法，确定真相关峰；
所述最大值搜索方法中的搜索窗口的长度为２*m*N，并采用并行流水线的方式实现，并行流水线的级数为log2（２*m*N）。
在本实施例中，需要说明的是，由于应答信号使用了两组DS码，接收机需同时使用两个DS码对IQ信号进行解码和相关峰计算；理论上使用的两组DS码应该完全正交，但在实际产品中密码机产生的两组DS码很难保证完全正交，即当使用DS2码来解码DS1编码的信号时会产生明显高于噪声但低于DS1码解码产生真相关峰值时的虚假相关峰，同理，当使用DS1码来解码DS2编码的信号时也会产生明显高于噪声但低于DS2码解码产生真相关峰值时的虚假相关峰。因此需要在噪声和虚假相关峰中将真正的相关峰搜索出来；
由于真正的相关峰在噪声和虚假相关峰中具有最大的幅度，采用最大值搜索的方法来进行真相关峰的确定；而最大值搜索需在一个确定的范围内进行，即搜索窗口；优选地，搜索窗口的长度取２*M0*N；进一步地，为保证峰值搜索的实时性，采样并行流水线的方式实现，流水线的级数为log2（２*M0*N）。
在本实施例中，具体的所述步骤S4，包括：
在FPGA中例化CORDIC硬核，并配置其功能为幅相计算，将解码前的原始IQ信号输入到CORDIC硬核，经过几个周期的计算延迟后便可获得信号的瞬时幅度和相位；
当搜索到真相关峰后，提取出该时刻对应的幅度和相位值，作为相关幅度和相位。
即：为简化幅度和相位的计算，在FPGA中例化CORDIC硬核，并配置其功能为幅相计算，将解码前的原始IQ信号输入到CORDIC硬核，经过几个周期的计算延迟后便可获得信号的瞬时幅度和相位。当搜索到真相关峰后，提取出该时刻对应的幅度和相位值，作为相关幅度和相位。
在本实施例中，具体的，所述步骤S5，包括：
接收机收到的时域交叠信号在时间轴上表现为第一应答信号前部分、第一应答信号后部分和第二应答信号前部分交叠、第二应答信号后部分；
经过相关峰检测后，可将先到达接收机的第一应答信号检测出来，并使用相关峰进行标记，同时已经计算出了相关幅度和相位；
利用接收机已知的DS码，以及解出的相关幅度，模拟构建第一应答信号的IQ信号用于对消第一应答信号；
将收到的时域交叠信号与模拟构建的第一应答信号按顺序依次相减，即可将交叠的第一应答信号消除，只剩下第二应答信号；
再重复步骤S1~S4，即可实现第二应答信号的相关峰检测和相关幅度相位的计算，最终实现时域交叠的两个目标识别应答信号的分离。
即：接收机收到的时域交叠信号在时间轴上表现为“第一应答信号前部分、第一应答信号后部分和第二应答信号前部分交叠、第二应答信号后部分”。经过第一轮的相关峰检测后，可以将先到达接收机的第一应答信号检测出来，并使用相关峰进行标记，同时已经计算出了相关幅度和相位；
利用接收机已知的DS码，以及解出的相关幅度，模拟构建第一应答信号的IQ信号用于对消第一应答信号;即，当DS码为０时，IQ信号幅度为A，当DS码为１时，IQ信号幅度为－A，信号长度为ｍ*N;
将收到的时域交叠信号与模拟构建的第一应答信号按顺序依次相减，即可将交叠的第一应答信号消除，只剩下第二应答信号。
再重复步骤S1~S4，即可实现第二应答信号的相关峰检测和相关幅度相位的计算，最终实现时域交叠的两个目标识别应答信号的分离。
以上所述实施例仅表达了本申请的具体实施方式，其描述较为具体和详细，但并不能因此而理解为对本申请保护范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请技术方案构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。
提供本背景技术部分是为了大体上呈现本发明的上下文，当前所署名的发明人的工作、在本背景技术部分中所描述的程度上的工作以及本部分描述在申请时尚不构成现有技术的方面，既非明示地也非暗示地被承认是本发明的现有技术。

Claims (4)

1.一种基于FPGA的时域交叠目标识别信号快速分离方法，其特征在于，包括：
步骤S1：进行BPSK应答信号解码与领道干扰抑制；
步骤S2：计算BPSK信号相关峰；
步骤S3：进行真相关峰搜索；
步骤S4：计算真相关峰所在时刻对应的幅度和相位值，作为相关幅度和相位；
步骤S5：基于相关幅度和收到的时域交叠信号，进行时域交叠信号分离；
所述步骤S1，包括：
一组BPSK应答信号先后使用两组Nbit的码字来调制，分别为DS1和DS2；
在接收机的FPGA中定义m*N个寄存器，并使用m*RbMHz的时钟对输入的IQ信号进行移位寄存，以实现BPSK应答信号解码；
m表示每个应答信号码字的采样倍数，N表示应答信号码字长度，Rb表示应答信号基带码速率；
所述步骤S2，包括：
对解码后的长度为m*N的移位寄存器累加求和，累加求和的结果为最大值，即为BPSK信号相关峰；
所述累加求和采用并行流水线的计算方式进行；
所述步骤S3，包括：
采用最大值搜索方法，确定真相关峰；
所述步骤S4，包括：
在FPGA中例化CORDIC硬核，并配置其功能为幅相计算，将解码前的原始IQ信号输入到CORDIC硬核，经过几个周期的计算延迟后便可获得信号的瞬时幅度和相位；
当搜索到真相关峰后，提取出该时刻对应的幅度和相位值，作为相关幅度和相位；
所述步骤S5，包括：
接收机收到的时域交叠信号在时间轴上表现为第一应答信号前部分、第一应答信号后部分和第二应答信号前部分交叠、第二应答信号后部分；
经过相关峰检测后，可将先到达接收机的第一应答信号检测出来，并使用相关峰进行标记，同时已经计算出了相关幅度和相位；
利用接收机已知的DS码，以及解出的相关幅度，模拟构建第一应答信号的IQ信号用于对消第一应答信号；
将收到的时域交叠信号与模拟构建的第一应答信号按顺序依次相减，即可将交叠的第一应答信号消除，只剩下第二应答信号；
再重复步骤S1~S4，即可实现第二应答信号的相关峰检测和相关幅度相位的计算，最终实现时域交叠的两个目标识别应答信号的分离。
2.根据权利要求1所述的一种基于FPGA的时域交叠目标识别信号快速分离方法，其特征在于，所述解码的规则为：
当DS码为0时，IQ信号保存不变，当DS码为1时，IQ信号取反。
3.根据权利要求1所述的一种基于FPGA的时域交叠目标识别信号快速分离方法，其特征在于，所述并行流水线的级数与移位寄存器的长度间的关系为log2（m*N）。
4.根据权利要求1所述的一种基于FPGA的时域交叠目标识别信号快速分离方法，其特征在于，所述最大值搜索方法中的搜索窗口的长度为２*m*N，并采用并行流水线的方式实现，并行流水线的级数为log2（２*m*N）。
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