CN117294751B - 兼容sip架构的jesd204c接口的传输系统、传输方法、通信设备及介质 - Google Patents
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Abstract
本申请提供的兼容SIP架构的JESD204C接口的传输系统、传输方法、通信设备及介质，包括：发送端和接收端；所述发送端与所述接收端通过串行接口通信连接；所述发送端和接收端分别配置有兼容SIP架构的JESD204C接口；所述JESD204C接口包括：协议层和物理层；其中，所述协议层与所述物理层之间包括若干条通道；各所述通道均以66bits数据进行数据传输；在非SIP架构下，各所述通道分别以66bits数据进行数据传输；在SIP架构下，将66bits数据转换为两路22bits数据分别通过通道进行数据传输。本申请的JESD204C接口可兼容SIP架构进行数据传输，减小芯片面积和避免产生漏电，节省逻辑资源消耗。
Description
技术领域
本申请涉及计算机通信技术领域，特别是涉及兼容SIP架构的JESD204C接口的传输系统、传输方法、通信设备及介质。
背景技术
随着SIP架构的提出，数据转换器和接收器（通常是FPGA或ASIC）集成在一个封装内也越来越成为一种趋势。在设计SIP架构下的JESD204C接口时，为了满足低功耗设计，最高速率只能达到正常JESD204C接口速率的一半，为了能完整传输所有数据，所以需要在使用SIP架构时把接口的通道（lane）数量翻一倍。如果即想支持正常的JESD204C接口，又想支持SIP架构下的JESD204C接口，那么就需要两套分离的JESD204C模块，这无疑会占用很大的逻辑资源。
发明内容
鉴于上述现有技术的缺点，本发明提供一种兼容SIP架构的JESD204C接口的传输系统、传输方法、通信设备及介质，用于解决现有技术中逻辑资源消耗占用等问题。
为实现上述目的及其他相关目的，本申请的第一方面提供一种兼容SIP架构的JESD204C接口的传输系统，包括：发送端和接收端；所述发送端与所述接收端通过串行接口通信连接；所述发送端和接收端分别配置有兼容SIP架构的JESD204C接口；所述JESD204C接口包括：协议层和物理层；其中，所述协议层与所述物理层之间包括若干条通道；各所述通道均以66bits数据进行数据传输；在非SIP架构下，各所述通道分别以66bits数据进行数据传输；在SIP架构下，将66bits数据转换为两路22bits数据分别通过通道进行数据传输。
于本申请的第一方面的一些实施例中，所述系统还包括：所述发送端的协议层包括第一共用模块和第一兼容SIP模块；所述第一共用模块与所述第一兼容SIP模块连接，用于向所述第一兼容SIP模块发送数据；所述第一兼容SIP模块包括奇偶比特分开单元、第一缓存器、第二缓存器、第一位数转换单元以及第二位数转换单元；其中，所述奇偶比特分开单元，用于接收数据并按照奇数比特位和偶数比特位对数据进行分离获取两路数据；所述第一缓存器，与所述奇偶比特分开单元连接，用于接收所述两路数据中的一路数据并进行数据缓存；所述第二缓存器，与所述奇偶比特分开单元连接，用于接收所述两路数据中的另一路数据并进行数据缓存；所述第一位数转换单元，与所述第一缓存器连接，用于接收缓存后的两路数据中的一路数据并进行第一次位数转换；所述第二位数转换单元，与所述第二缓存器连接，用于接收缓存后的两路数据中的另一路数据并进行第一次位数转换；所述发送端的物理层分别与所述第一位数转换单元和第二位数转换单元连接，用于接收经过第一次位数转换的两路数据。
于本申请的第一方面的一些实施例中，所述系统还包括：所述接收端的协议层包括第二兼容SIP模块和第二共用模块；所述第二兼容SIP模块与所述第二共用模块连接；所述第二兼容SIP模块包括第三位数转换单元、第四位数转换单元、第三缓存器、第四缓存器以及奇偶比特对齐合并单元；所述第三位数转换单元，与所述接收端的物理层连接，用于接收所述经过第一次位数转换的两路数据中的一路数据进行第二次位数转换；所述第四位数转换单元，与所述接收端的物理层连接，用于接收所述经过第一次位数转换的两路数据中的另一路数据进行第二次位数转换；所述第三缓存器，与所述第三位数转换单元连接，用于接收经过第二次位数转换的两路数据中的一路数据并进行数据缓存；所述第四缓存器，与所述第四位数转换单元连接，用于接收经过第二次位数转换的两路数据中的另一路数据并进行数据缓存；所述奇偶比特对齐合并单元，分别与所述第三缓存器和第四缓存器连接，用于接收经过缓存的第二次位数转换的两路数据并进行奇偶比特数据对齐和合并；所述第二共用模块包括同步头对齐状态机；所述同步头对齐状态机与所述奇偶比特对齐合并单元连接，用于对经过奇偶比特数据对齐和合并后的数据进行同步头对齐。
为实现上述目的及其他相关目的，本申请的第二方面提供一种兼容SIP架构的JESD204C接口的传输方法，应用于如上所述的兼容SIP架构的JESD204C接口的传输系统中的发送端；所述方法包括：所述发送端的协议层接收数据后按照奇数比特位和偶数比特位对数据进行分离获取两路数据；所述发送端对所述两路数据分别进行数据缓存，并分别对缓存后的两路数据进行第一次位数转换后发送给所述发送端的物理层。
为实现上述目的及其他相关目的，本申请的第三方面提供一种兼容SIP架构的JESD204C接口的传输方法，应用于如上所述的兼容SIP架构的JESD204C接口的传输系统中的接收端；所述方法包括：所述接收端的物理层接收所述发送端的物理层发送过来的经过第一次位数转换的两路数据并发送至所述接收端的协议层；所述接收端的协议层接收所述经过第一次位数转换的两路数据并分别进行第二次位数转换；对经过第二次位数转换的两路数据分别进行数据缓存，将经过缓存的两路数据进行奇偶比特数据对齐和合并后采用同步头对齐算法进行同步头对齐。
于本申请的第三方面的一些实施例中，所述采用同步头对齐算法进行同步头对齐的具体过程包括：获取经过奇偶比特数据对齐和合并后的66bits数据；对所述66bits数据进行有效同步头检测判断；若判断未检测到有效同步头，则对所述66bits数据选定一固定方向移动一位并继续对移位后的66bits数据进行有效同步头检测判断；若判断检测到有效同步头，则对检测到有效同步头的次数进行计数，直至连续检测到64次有效同步头后进行同步头锁定。
于本申请的第三方面的一些实施例中，对所述66bits数据选定一固定方向移动一位并继续对移位后的66bits数据进行有效同步头检测判断的方法还包括：若所述66bits数据选定一固定方向移动65bits后仍未检测到有效同步头，则对所述经过第二次位数转换的两路数据中的偶数比特位数据朝一固定方向移动一位以得到移位后的偶数比特位数据；对所述移位后的偶数比特位数据和所述经过第二次位数转换的两路数据中的奇数比特位数据进行奇偶比特数据对齐和合并后继续进行有效同步头检测判断。
于本申请的第三方面的一些实施例中，所述方法还包括：在同步头锁定后，实时监测输入的同步头，若出现错误的有效同步头，则需要重新进行同步头锁定。
为实现上述目的及其他相关目的，本申请的第四方面提供一种通信设备，包括：处理器及存储器；所述存储器用于存储计算机程序；所述处理器，用于执行所述存储器存储的计算机程序，以使所述通信设备执行所述兼容SIP架构的JESD204C接口的传输方法。
为实现上述目的及其他相关目的，本申请的第五方面提供一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现所述兼容SIP架构的JESD204C接口的传输方法。
如上所述，本申请的兼容SIP架构的JESD204C接口的传输系统、传输方法、通信设备及介质，具有以下有益效果：本申请的JESD204C接口可兼容SIP架构进行数据传输，减小芯片面积和避免产生漏电，节省逻辑资源消耗。
附图说明
图1显示为本申请一实施例中一种兼容SIP架构的JESD204C接口的传输系统的结构示意图。
图2显示为本申请一实施例中一种JESD204C接口的结构示意图。
图3显示为本申请一实施例中一种兼容SIP架构的JESD204C接口的结构示意图。
图4显示为本申请一实施例中一种兼容SIP架构的JESD204C接口的传输系统的具体结构示意图。
图5显示为本申请一实施例中应用于发送端的兼容SIP架构的JESD204C接口的传输方法的流程示意图。
图6显示为本申请一实施例中应用于接收端的兼容SIP架构的JESD204C接口的传输方法的流程示意图。
图7显示为本申请一实施例中一种同步头对齐算法的具体实施例图。
图8显示为本申请一实施例中同步头对齐算法中的有效同步头检测的具体实施例图。
图9显示为本申请一实施例中同步头对齐算法中的数据对齐的具体实施例图。
图10显示为本申请一实施例中一种通信设备的结构示意图。
具体实施方式
以下通过特定的具体实例说明本申请的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本申请的其他优点与功效。本申请还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本申请的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
需要说明的是，在下述描述中，参考附图，附图描述了本申请的若干实施例。应当理解，还可使用其他实施例，并且可以在不背离本申请的精神和范围的情况下进行机械组成、结构、电气以及操作上的改变。下面的详细描述不应该被认为是限制性的，并且本申请的实施例的范围仅由公布的专利的权利要求书所限定。这里使用的术语仅是为了描述特定实施例，而并非旨在限制本申请。空间相关的术语，例如“上”、“下”、“左”、“右”、“下面”、“下方”、“下部”、“上方”、“上部”等，可在文中使用以便于说明图中所示的一个元件或特征与另一元件或特征的关系。
在本申请中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”、“固持”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
再者，如同在本文中所使用的，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文中有相反的指示。应当进一步理解，术语“包含”、“包括”表明存在所述的特征、操作、元件、组件、项目、种类、和/或组，但不排除一个或多个其他特征、操作、元件、组件、项目、种类、和/或组的存在、出现或添加。此处使用的术语“或”和“和/或”被解释为包括性的，或意味着任一个或任何组合。因此，“A、B或C”或者“A、B和/或C”意味着“以下任一个：A；B；C；A和B；A和C；B和C；A、B和C”。仅当元件、功能或操作的组合在某些方式下内在地互相排斥时，才会出现该定义的例外。
为了使本发明的目的、技术方案及优点更加清楚明白，通过下述实施例并结合附图，对本发明实施例中的技术方案的进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定发明。
在对本发明进行进一步详细说明之前，对本发明实施例中涉及的名词和术语进行说明，本发明实施例中涉及的名词和术语适用于如下的解释。
<1>SIP（System in Package，系统集封装）：系统级封装技术将多个具有不同功能的有源电子元件（通常是IC裸芯片）与可选无源器件，以及诸如MEMS（Micro ElectroMechanical System，微机电系统）或者光学器件等其它器件优先组装到一个封装体内部，实现一定功能的单个标准封装器件，形成一个系统或者子系统，通常可称之为微系统（Micro-System）。
<2>JESD204C协议：JEDEC协会于2017年12月发布了JESD204系列协议的最新版本JESD204C，为了满足现在及未来数据转换器应用的更高的带宽需求，在兼容JESD204B的8b/10b链路的基础上，JESD204C新增了64b/66b和64b/80b高速链路，并将支持的最大串行传输速率提升至32Gbps。在沿用了JESD204B的物理接口B分类的基础上，JESD204C引入了物理接口C分类，C分类也包含三个类别，但是所有C分类支持的最大数据速率都是32Gbps。JESD204C的引入不仅显著提升了系统的最大串行传输速率，并增加了检错和纠错功能，保证了系统的稳健性。
<3>FIFO数据缓存器：是一种先进先出的数据缓存器，先进入的数据先从FIFO数据缓存器中读出。具体的，现有的FIFO数据缓存器包含多个存储单元，每个存储单元存储的数据位宽相等且为该FIFO数据缓存器的最小单元，因此，现有的FIFO数据缓存器在进行数据写入和读出时，会按照M（M为每个存储单元所能存储的数据的数据位宽）进M出的读写方式进行实现，即现有的FIFO数据缓存器每次能将数据位宽与其包含的存储单元所能存储的数据位宽M相等的数据写入一个存储单元中，同时每次也能将一个存储单元中存储的数据位宽为M的数据读出。
如图1所示，展示了本申请一实施例中一种兼容SIP架构的JESD204C接口的传输系统的结构示意图。包括：发送端（Transmitter，Tx）和接收端（Receiver，Rx）；所述发送端与所述接收端通过串行接口通信连接；所述发送端和接收端分别配置有兼容SIP架构的JESD204C接口；所述JESD204C接口包括：协议层（PCS）和物理层（PHY）；其中，所述协议层与所述物理层之间包括若干条通道；各所述通道均以66bits数据进行数据传输；在非SIP架构下，各所述通道分别以66bits数据进行数据传输；在SIP架构下，将66bits数据转换为两路22bits数据分别通过通道进行数据传输。其中，串行接口包括SerDes等高速串行接口。
需说明的是，JESD204C接口是基于JESD204C协议架构的，且JESD204C接口通常是由应用层、传输层、数据链路层和物理层四个层次构成。本实施例中的JESD204C接口包括协议层与物理层，可以理解的是，协议层是指与物理层连接的其它层，比如应用层、传输层和数据链路层等，在本实施例中统称为协议层。
值得解释的是，在常规的非SIP结构中，如图2所示，协议层与物理层之间的某一条通道lane0为66bits，如果在SIP架构中，为了保证完整传输数据，会将JESD204C接口的通道的数量翻倍。此时如果即想要支持正常架构下的JESD204C接口，又想要可以支持SIP架构下的JESD204C接口，那么就需要两套分离的JESD204C接口模块，但是，这种情况下会占用很大的逻辑资源，导致逻辑资源浪费。
本实施例中为了节省逻辑资源消耗、减小芯片面积和避免漏电情况，提出了一种兼容SIP架构的JESD204C接口，如图3所示，假设兼容SIP架构的JESD204C接口中的协议层与物理层之间包括若干条通道，比如通道Sip_lane0、通道Sip_lane1、通道Unuse_lane0和通道Unuse_lane1。当在非SIP架构时，协议层与物理层之间的所有通道（通道Sip_lane0、通道Sip_lane1、通道Unuse_lane0和通道Unuse_lane1）均以66bits进行数据传输；当在SIP架构时，将66bits数据转换为两路22bits数据，然后分别通过通道Sip_lane0和通道Sip_lane1以22bits进行数据传输。
具体而言，JESD204C协议下协议层到物理层的每个通道是固定的66bits数据进行传输，为了能够在SIP架构下传输数据时能够复用这66bits传输的各个通道，而不是再增加一个66bits的通道，所以将66bits拆分成两个22bits传输。转换成22bits的主要原因在于：在SIP架构下的串行通信的线速率只能达到非SIP架构下的一半，所以需要降速，即将奇比特位数据和偶比特位数据分开，且物理层并串转化的时候是双沿采样，需要比特位数为偶数，所以不采用33bits进行传输，最终选择22bits。
于本申请一实施例中，如图4所示，所述系统还包括：所述发送端的协议层包括第一共用模块和第一兼容SIP模块；所述第一共用模块与所述第一兼容SIP模块连接，用于向所述第一兼容SIP模块发送数据；所述第一兼容SIP模块包括奇偶比特分开单元、第一缓存器、第二缓存器、第一位数转换单元以及第二位数转换单元；其中，所述奇偶比特分开单元，用于接收数据并按照奇数比特位和偶数比特位对数据进行分离获取两路数据；所述第一缓存器，与所述奇偶比特分开单元连接，用于接收所述两路数据中的一路数据并进行数据缓存；所述第二缓存器，与所述奇偶比特分开单元连接，用于接收所述两路数据中的另一路数据并进行数据缓存；所述第一位数转换单元，与所述第一缓存器连接，用于接收缓存后的两路数据中的一路数据并进行第一次位数转换；所述第二位数转换单元，与所述第二缓存器连接，用于接收缓存后的两路数据中的另一路数据并进行第一次位数转换；所述发送端的物理层分别与所述第一位数转换单元和第二位数转换单元连接，用于接收经过第一次位数转换的两路数据。
需说明的是，所述传输系统用于数据转换器和接收器之间进行高速串行传输数据，即通过发送端和接收端的连接用于连通数据转换器和接收器并进行数据传输。因此，对于发送端，其协议层与数据转换器直接对接，发送端的协议层通过对数据转换器的数据进行数据打包、分配通道等处理后发送至发送端的物理层。
进一步地，在本实施例中，为了兼容SIP架构，保证数据的完整传输，需要进行比特位数转换，通过发送端的协议层操作，将一路数据分离为两路数据，以便于分别通过两个通道传输。具体地，当在SIP架构时，数据通过发送端的协议层的第一共用模块发送至第一兼容SIP模块，在第一兼容SIP模块中对数据进行比特位数转换，将一路数据转换为两路数据发送给发送端的物理层；当在非SIP架构时，数据通过发送端的协议层的第一共用模块直接发送给发送端的物理层。
于本申请一实施例中，如图4所示，所述系统还包括：所述接收端的协议层包括第二兼容SIP模块和第二共用模块；所述第二兼容SIP模块与所述第二共用模块连接；所述第二兼容SIP模块包括第三位数转换单元、第四位数转换单元、第三缓存器、第四缓存器以及奇偶比特对齐合并单元；所述第三位数转换单元，与所述接收端的物理层连接，用于接收所述经过第一次位数转换的两路数据中的一路数据进行第二次位数转换；所述第四位数转换单元，与所述接收端的物理层连接，用于接收所述经过第一次位数转换的两路数据中的另一路数据进行第二次位数转换；所述第三缓存器，与所述第三位数转换单元连接，用于接收经过第二次位数转换的两路数据中的一路数据并进行数据缓存；所述第四缓存器，与所述第四位数转换单元连接，用于接收经过第二次位数转换的两路数据中的另一路数据并进行数据缓存；所述奇偶比特对齐合并单元，分别与所述第三缓存器和第四缓存器连接，用于接收经过缓存的第二次位数转换的两路数据并进行奇偶比特数据对齐和合并；所述第二共用模块包括同步头对齐状态机；所述同步头对齐状态机与所述奇偶比特对齐合并单元连接，用于对经过奇偶比特数据对齐和合并后的数据进行同步头对齐。
需说明的是，对于接收端，其协议层与接收器直接对接，接收端的物理层接收来自发送端的物理层传输的数据，然后接收端的物理层将数据传输给接收端的协议层，在接收端的协议层进行数据位数转换、同步头对齐等处理后将数据发送至接收器，以使数据完整通过发送端传输到接收端。
具体而言，当在SIP架构下，接收端的物理层将两路数据发送给接收端的协议层，接收端的协议层中的第二兼容SIP模块对这两路数据进行比特位数转换，将两路数据转换为一路数据后发送至接收端的协议层中的第二共用模块进行处理；当在非SIP架构下，接收端的物理层将数据直接传输给协议层中的第二共用模块进行处理传输。需解释的是，本系统中发送端的协议层中的第一共用模块和接收端的协议层中的第二共用模块是基于JESD204C协议传输需要的部分，而发送端的第一兼容SIP模块和接收端的第二兼容SIP模块是为了兼容SIP架构调加的结构，发送端的第一兼容SIP模块和接收端的第二兼容SIP模块在处于SIP架构时使用，非SIP架构时不使用。
需强调的是，如图4所示，本系统的发送端在非SIP架构直接通过发送端的协议层中的第一共用模块与发送端的物理层之间的通道以66bits数据进行传输，在SIP架构下，将一路66bits数据通过协议层中的第一共用模块发送至第一兼容SIP模块，然后通过第一兼容SIP模块中的各个单元进行转换拆分为两路22bits数据进行传输；本系统的接收端在非SIP架构时直接通过接收端的物理层传输到接收端的协议层中的第二共用模块，然后通过第二共用模块中的同步头对齐状态机进行同步头对齐以完成数据传输，而在SIP架构下，将两路22bits数据通过接收端的协议层中的第二兼容SIP模块合并为一路66bits数据后，再经过第二共用模块中的同步头对齐状态机进行同步头对齐以完成数据传输。
应理解的是，以上系统的各个模块或单元的划分仅仅是一种逻辑功能的划分，实际实现时可以全部或部分集成到一个物理实体上，也可以物理上分开。且这些模块或单元可以全部以软件通过处理元件调用的形式实现；也可以全部以硬件的形式实现；还可以部分模块或单元通过处理元件调用软件的形式实现，部分模块或单元通过硬件的形式实现。
例如，以上这些模块或单元可以是被配置成实施以上方法的一个或多个集成电路，例如：一个或多个特定集成电路(Application Specific Integrated Circuit，简称ASIC)，或，一个或多个微处理器(digital signal processor，简称DSP)，或，一个或者多个现场可编程门阵列(Field Programmable Gate Array，简称FPGA)等。再如，当以上某个模块通过处理元件调度程序代码的形式实现时，该处理元件可以是通用处理器，例如中央处理器(Central Processing Unit，简称CPU)或其它可以调用程序代码的处理器。再如，这些模块可以集成在一起，以片上系统(system-on-a-chip，简称SOC)的形式实现。
如图5所示，展示一种兼容SIP架构的JESD204C接口的传输方法，应用于如上所述的兼容SIP架构的JESD204C接口的传输系统中的发送端；所述方法如下。
步骤S501：所述发送端的协议层接收数据后按照奇数比特位和偶数比特位对数据进行分离获取两路数据。
需说明的是，将数据按照奇数比特位和偶数比特位进行分离获取两路数据时，要保证数据速率保持相同，此时，数据的位数不变，时钟信号拆分为原始的时钟信号的一半。举例来说，发送端的协议层接收66bits、500MHz的数据后，在奇偶比特分开单元中按照奇数比特位和偶数比特位进行分离拆分获取两路66bits、250MHz的数据；一路为Sip_lane0_div路传输66bits、250MHz数据，另一路为Sip_lane1_div路传输66bits、250MHz数据。
步骤S502：所述发送端对所述两路数据分别进行数据缓存，并分别对缓存后的两路数据进行第一次位数转换后发送给所述发送端的物理层。
需说明的是，分别对所述两路数据进行数据缓存，是为了通过FIFO等数据缓存器实现数据的先进先出，以防止数据丢失或避免处理数据故障。进一步地，将经过数据缓存后的两路数据分别采用三串一的方式进行第一次位数转换，具体是指为了保持速率一致，从而按照三倍数同时对位数和时钟信号进行转换。
具体而言，将上述Sip_lane0_div路的66bits、250MHz数据传输进FIFO_0数据缓存器中进行数据缓存，以及将Sip_lane1_div路的66bits、250MHz数据传输进FIFO_1数据缓存器中进行数据缓存，然后将经过FIFO_0数据缓存器缓存的Sip_lane0_div路的66bits、250MHz数据传输到第一位数转换单元中进行转换获得Sip_lane0路的22bits、750MHz数据，同时将经过FIFO_1数据缓存器缓存的Sip_lane1_div路的66bits、250MHz数据传输到第二位数转换单元中进行转换获得Sip_lane1路的22bits、750MHz数据，最终实现将一路66bits、500MHz数据转换为两路22bits、750MHz数据，由此可以将数据通过协议层与物理层之间的第一通道和第二通道进行传输。
如图6所示，展示一种兼容SIP架构的JESD204C接口的传输方法，应用于如上所述的兼容SIP架构的JESD204C接口的传输系统中的接收端；所述方法如下。
步骤S601：所述接收端的物理层接收所述发送端的物理层发送过来的经过第一次位数转换的两路数据并发送至所述接收端的协议层。
值得说明的是，接收端的物理层与发送端的物理层连接，以接收发送端的物理层传输过来的经过第一次位数转换的两路数据，再将数据传输至接收端的协议层进行处理。即将Sip_lane0路的22bits、750MHz数据和Sip_lane1路的22bits、750MHz数据发送给接收端的协议层。
步骤S602：所述接收端的协议层接收所述经过第一次位数转换的两路数据并分别进行第二次位数转换。
需解释的是，接收端的协议层接收经过第一次位数转换的两路数据采用一分三的方法进行第二次转换，目的是为了将经过第一次位数转换的数据进行位数转换以转换成未进行数据传输之前的位数。举例来说，将Sip_lane0路的22bits、750MHz数据传输给第三位数转换单元进行数据转换获得Sip_lane0_div路的66bits、250MHz数据，同时将Sip_lane1路的22bits、750MHz数据传输给第四位数转换单元进行数据转换获得Sip_lane1_div路的66bits、250MHz数据。
步骤S603：对经过第二次位数转换的两路数据分别进行数据缓存，将经过缓存的两路数据进行奇偶比特数据对齐和合并后采用同步头对齐算法进行同步头对齐。
需说明的是，对经过第二次位数转换的两路数据通过数据缓存器进行数据缓存，是为了通过FIFO等数据缓存器实现数据的先进先出，以防止数据丢失或避免处理数据故障。具体而言，将Sip_lane0_div路的66bits、250MHz数据传输进FIFO_2数据缓存器中进行数据缓存，以及将Sip_lane1_div路的66bits、250MHz数据传输进FIFO_3数据缓存器中进行数据缓存。进一步地，对经过数据缓存的两路数据进行奇偶比特数据对齐，即将两路数据传输进奇偶比特对齐合并单元Phy_sync_ensm进行奇偶比特数据对齐和合并成一路66bits、500MHz数据，然后将一路66bits、500MHz数据传输进同步头对齐状态机Block_sync_ensm，对数据进行同步头检测判断以及同步头锁定。
于本申请一实施例中，所述采用同步头对齐算法进行同步头对齐的具体过程如下。
步骤1：获取经过奇偶比特数据对齐和合并后的66bits数据；对所述66bits数据进行有效同步头检测判断。
步骤2：若判断未检测到有效同步头，则对所述66bits数据选定一固定方向移动一位并继续对移位后的66bits数据进行有效同步头检测判断。
于本实施例中，对所述66bits数据选定一固定方向移动一位并继续对移位后的66bits数据进行有效同步头检测判断的方法还包括：若所述66bits数据选定一固定方向移动65位后仍未检测到有效同步头，则对所述经过第二次位数转换的两路数据中的偶数比特位数据朝一固定方向移动一位以得到移位后的偶数比特位数据；对所述移位后的偶数比特位数据和所述经过第二次位数转换的两路数据中的奇数比特位数据进行合并后继续进行有效同步头检测判断。
具体而言，当在同步头对齐状态机Block_sync_ensm中移动65位后仍未检测到有效同步头，则向奇偶比特对齐合并单元Phy_sync_ensm发送移位信号，通过移位信号查找出Sip_lane0_div路的66bits、250MHz数据和Sip_lane1_div路的66bits、250MHz数据中的偶数比特位数据，比如Sip_lane0_div路的66bits、250MHz数据为偶数比特位数据，然后将该路数据朝一固定方向移动一位以得到移位后的偶数比特位数据，并将移位后的偶数比特位Sip_lane0_div路的66bits、250MHz数据与奇数比特位Sip_lane1_div路的66bits、250MHz数据进行合并后传输到同步头对齐状态机Block_sync_ensm，对数据继续进行同步头检测判断以及同步头锁定。
步骤3：若判断检测到有效同步头，则对检测到有效同步头的次数进行计数，直至连续检测到64次有效同步头后进行同步头锁定。在同步头锁定后，实时监测输入的同步头，若出现错误的有效同步头，则需要重新进行同步头锁定。
需说明的是，考虑到两路数据在传输过程中存在延时，从而导致数据不对齐，因此，使用同步头对齐状态机对传输过来的两路数据进行同步头对齐，以实现数据完整传输。
为了便于理解本申请的采用同步头对齐算法进行同步头对齐的方法，提供以下具体实施例进行说明，如图7所示，使用同步头对齐状态机采用同步头对齐算法进行同步头对齐的方法具体如下。
初始化（IDLE）：对两路数据66bits数据进行初始化并合并。
同步头对齐移位（BLOCK SHIFT）：判断是否检测到有效同步头，如果是则进入COUNTER状态。如果不是则继续在BLOCK SHIFT状态，合并后的数据右移一位，直至检测到有效同步头。若持续移动65bits后还未检测到有效同步头则进入PHY SHIFT状态。
奇偶比特对齐移位（PHY SHIFT）：将合并前的两路数据中的偶数比特位数据向右移动一位，然后返回BLOCK SHIFT状态继续进行有效同步头检测。
计数器（COUNTER）：如果检测到有效同步头，则开始计数，当连续检测到64次有效同步头则进入BLOCK状态，如果不是则返回BLOCK SHIFT。
同步头锁定（BLOCK）：若为同步头对齐状态，此时给出同步头锁定标志，并实时监测输入的同步头，如果检测到非有效同步头且需要重新锁定，即返回IDLE状态。
需解释的是，在BLOCK SHIFT部分，结合图8说明，对合并后的数据进行从左至右进行有效同步头检测时，当同步头检测未检测到有效同步头时，同步头检测块向右移动一位。在PHY SHIFT部分，考虑到两路数据通过第一通道和第二通道传输时，可能因为在PCB（Printed Circuit Board，印刷电路板）走线和所处的工作环境不同，从而产生延时并导致两路数据不对齐，如果直接接收这两路数据会出现传输数据错误。结合图9举例说明，因为在SIP架构下，JESD204C接口的不同通道之间的布线延时在ps量级，而在16.5Gpbs线速率下66bits的容忍延时为4ns，远远满足ps量级，又因为每个数据流为66bits，故N最多只能移动±66bits，其中，0~132bits对应-66bits~+66bits。对两路数据中的一路数据做移位处理，每次移位为1bit，若后续的有效同步头中检测有错误，则继续进行移位，直到两路数据对齐。
如图10所示，展示本申请一实施例中通信设备的结构示意图。
本实例提供的通信设备1001，包括：存储器1001及处理器1002。所述存储器1001用于存储计算机程序；所述处理器1002运行计算机程序，实现所述的兼容SIP架构的JESD204C接口的传输方法。
可选的，所述存储器1001的数量均可以是一或多个，所述处理器1002的数量均可以是一或多个。
可选的，所述基于通信设备1001中的处理器1002会按照如图2或图3所述的步骤，将一个或多个以应用程序的进程对应的指令加载到存储器1001中，并由处理器1002来运行存储在第一存储器1001中的应用程序，从而实现所述的兼容SIP架构的JESD204C接口的传输方法中的各种功能。
可选的，所述存储器1001，可能包括但不限于高速随机存取存储器、非易失性存储器。例如一个或多个磁盘存储设备、闪存设备或其他非易失性固态存储设备；所述处理器1002，可能包括但不限于数字信号处理器(Digital Signal Processing，简称DSP)、专用集成电路(Application Specific Integrated Circuit，简称ASIC)、现场可编程门阵列(Field Programmable Gate Array，简称FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。
可选的，所述处理器1002可以是通用处理器，包括数字信号处理器(DigitalSignal Processing，简称DSP)、专用集成电路(Application Specific IntegratedCircuit，简称ASIC)、现场可编程门阵列(Field Programmable Gate Array，简称FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。
本发明还提供一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现所述兼容SIP架构的JESD204C接口的传输方法。
本领域普通技术人员可以理解：实现上述各方法实施例的全部或部分步骤可以通过计算机程序相关的硬件来完成。前述的计算机程序可以存储于一计算机可读存储介质中。该程序在执行时，执行包括上述各方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
于本申请提供的实施例中，所述计算机可读写存储介质可以包括只读存储器、随机存取存储器、EEPROM、CD-ROM或其它光盘存储装置、磁盘存储装置或其它磁存储设备、闪存、U盘、移动硬盘、或者能够用于存储具有指令或数据结构形式的期望的程序代码并能够由计算机进行存取的任何其它介质。另外，任何连接都可以适当地称为计算机可读介质。例如，如果指令是使用同轴电缆、光纤光缆、双绞线、数字订户线（DSL）或者诸如红外线、无线电和微波之类的无线技术，从网站、服务器或其它远程源发送的，则所述同轴电缆、光纤光缆、双绞线、DSL或者诸如红外线、无线电和微波之类的无线技术包括在所述介质的定义中。然而，应当理解的是，计算机可读写存储介质和数据存储介质不包括连接、载波、信号或者其它暂时性介质，而是旨在针对于非暂时性、有形的存储介质。如申请中所使用的磁盘和光盘包括压缩光盘（CD）、激光光盘、光盘、数字多功能光盘（DVD）、软盘和蓝光光盘，其中，磁盘通常磁性地复制数据，而光盘则用激光来光学地复制数据。
综上所述，本申请提供的兼容SIP架构的JESD204C接口的传输系统、传输方法、通信设备及介质，发送端和接收端；所述发送端与所述接收端通过串行接口通信连接；所述发送端和接收端分别配置有兼容SIP架构的JESD204C接口；所述JESD204C接口包括：协议层和物理层；其中，所述协议层与所述物理层之间包括若干条通道；各所述通道均以66bits数据进行数据传输；在非SIP架构下，各所述通道分别以66 bits数据进行数据传输；在SIP架构下，将66bits数据转换为两路22bits数据分别通过通道进行数据传输。本申请的JESD204C接口可兼容SIP架构进行数据传输，减小芯片面积和避免产生漏电，节省逻辑资源消耗。所以，本申请有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本申请的原理及其功效，而非用于限制本申请。任何熟悉此技术的人士皆可在不违背本申请的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本申请所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本申请的权利要求所涵盖。
Claims (10)
1.一种兼容SIP架构的JESD204C接口的传输系统，其特征在于，包括：发送端和接收端；所述发送端与所述接收端通过串行接口通信连接；所述发送端和接收端分别配置有兼容SIP架构的JESD204C接口；所述JESD204C接口包括：协议层和物理层；其中，
所述协议层与所述物理层之间包括若干条通道；各所述通道均以66bits数据进行数据传输；
在非SIP架构下，各所述通道分别以66bits数据进行数据传输；
在SIP架构下，将66bits数据转换为两路22bits数据分别通过通道进行数据传输。
2.根据权利要求1所述的兼容SIP架构的JESD204C接口的传输系统，其特征在于，所述系统还包括：
所述发送端的协议层包括第一共用模块和第一兼容SIP模块；所述第一共用模块与所述第一兼容SIP模块连接，用于向所述第一兼容SIP模块发送数据；所述第一兼容SIP模块包括奇偶比特分开单元、第一缓存器、第二缓存器、第一位数转换单元以及第二位数转换单元；其中，
所述奇偶比特分开单元，用于接收数据并按照奇数比特位和偶数比特位对数据进行分离获取两路数据；
所述第一缓存器，与所述奇偶比特分开单元连接，用于接收所述两路数据中的一路数据并进行数据缓存；
所述第二缓存器，与所述奇偶比特分开单元连接，用于接收所述两路数据中的另一路数据并进行数据缓存；
所述第一位数转换单元，与所述第一缓存器连接，用于接收缓存后的两路数据中的一路数据并进行第一次位数转换；
所述第二位数转换单元，与所述第二缓存器连接，用于接收缓存后的两路数据中的另一路数据并进行第一次位数转换；
所述发送端的物理层分别与所述第一位数转换单元和第二位数转换单元连接，用于接收经过第一次位数转换的两路数据。
3.根据权利要求2所述的兼容SIP架构的JESD204C接口的传输系统，其特征在于，所述系统还包括：
所述接收端的协议层包括第二兼容SIP模块和第二共用模块；所述第二兼容SIP模块与所述第二共用模块连接；所述第二兼容SIP模块包括第三位数转换单元、第四位数转换单元、第三缓存器、第四缓存器以及奇偶比特对齐合并单元；
所述第三位数转换单元，与所述接收端的物理层连接，用于接收所述经过第一次位数转换的两路数据中的一路数据进行第二次位数转换；
所述第四位数转换单元，与所述接收端的物理层连接，用于接收所述经过第一次位数转换的两路数据中的另一路数据进行第二次位数转换；
所述第三缓存器，与所述第三位数转换单元连接，用于接收经过第二次位数转换的两路数据中的一路数据并进行数据缓存；
所述第四缓存器，与所述第四位数转换单元连接，用于接收经过第二次位数转换的两路数据中的另一路数据并进行数据缓存；
所述奇偶比特对齐合并单元，分别与所述第三缓存器和第四缓存器连接，用于接收经过缓存的第二次位数转换的两路数据并进行奇偶比特数据对齐和合并；
所述第二共用模块包括同步头对齐状态机；所述同步头对齐状态机与所述奇偶比特对齐合并单元连接，用于对经过奇偶比特数据对齐和合并后的数据进行同步头对齐。
4.一种兼容SIP架构的JESD204C接口的传输方法，其特征在于，应用于如权利要求1~3中任一项所述的兼容SIP架构的JESD204C接口的传输系统中的发送端；所述方法包括：
所述发送端的协议层接收数据后按照奇数比特位和偶数比特位对数据进行分离获取两路数据；
所述发送端对所述两路数据分别进行数据缓存，并分别对缓存后的两路数据进行第一次位数转换后发送给所述发送端的物理层。
5.一种兼容SIP架构的JESD204C接口的传输方法，其特征在于，应用于如权利要求1~3中任一项所述的兼容SIP架构的JESD204C接口的传输系统中的接收端；所述方法包括：
所述接收端的物理层接收所述发送端的物理层发送过来的经过第一次位数转换的两路数据并发送至所述接收端的协议层；
所述接收端的协议层接收所述经过第一次位数转换的两路数据并分别进行第二次位数转换；
对经过第二次位数转换的两路数据分别进行数据缓存，将经过缓存的两路数据进行奇偶比特数据对齐和合并后采用同步头对齐算法进行同步头对齐。
6.根据权利要求5所述的兼容SIP架构的JESD204C接口的传输方法，其特征在于，所述采用同步头对齐算法进行同步头对齐的具体过程包括：
获取经过奇偶比特数据对齐和合并后的66bits数据；对所述66bits数据进行有效同步头检测判断；
若判断未检测到有效同步头，则对所述66bits数据选定一固定方向移动一位并继续对移位后的66bits数据进行有效同步头检测判断；
若判断检测到有效同步头，则对检测到有效同步头的次数进行计数，直至连续检测到64次有效同步头后进行同步头锁定。
7.根据权利要求6所述的兼容SIP架构的JESD204C接口的传输方法，其特征在于，对所述66bits数据选定一固定方向移动一位并继续对移位后的66bits数据进行有效同步头检测判断的方法还包括：
若所述66bits数据选定一固定方向移动65bits后仍未检测到有效同步头，则对所述经过第二次位数转换的两路数据中的偶数比特位数据朝一固定方向移动一位以得到移位后的偶数比特位数据；
对所述移位后的偶数比特位数据和所述经过第二次位数转换的两路数据中的奇数比特位数据进行奇偶比特数据对齐和合并后继续进行有效同步头检测判断。
8.根据权利要求7所述的兼容SIP架构的JESD204C接口的传输方法，其特征在于，所述方法还包括：在同步头锁定后，实时监测输入的同步头，若出现错误的有效同步头，则需要重新进行同步头锁定。
9.一种通信设备，其特征在于，包括：处理器及存储器；
所述存储器用于存储计算机程序；
所述处理器，用于执行所述存储器存储的计算机程序，以使所述通信设备执行如权利要求4或者权利要求5至8中任一项所述的兼容SIP架构的JESD204C接口的传输方法。
10.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现如权利要求4或者权利要求5至8中任一项所述的兼容SIP架构的JESD204C接口的传输方法。
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