CN117294297A - 具有背栅控制晶体管的电平移位器电路 - Google Patents

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CN117294297A CN202310751746.5A CN202310751746A CN117294297A CN 117294297 A CN117294297 A CN 117294297A CN 202310751746 A CN202310751746 A CN 202310751746A CN 117294297 A CN117294297 A CN 117294297A
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Abstract

本发明涉及具有背栅控制晶体管的电平移位器电路，包括第一、第二输出电压源和锁存电路，第二输出电压源的电压低于第一输出电压源，锁存电路包括第一、第二逻辑门和锁存输出端，第一逻辑门具有第一晶体管，耦接到第一晶体管背栅的第一主输入端，耦接到第一晶体管前栅的第一次级输入端和第一输出端，第二逻辑门具有第二晶体管，耦接到第二晶体管背栅的第二主输入端，耦接到第二晶体管前栅的第二次级输入端和第二输出端，第一次级输入端耦接到第二输出端，第二次级输入端耦接到第一输出端，锁存电路具有锁存输出端耦接到第一输出电压源的第一状态和锁存输出端耦接到第二输出电压源的第二状态，且基于对第一和第二主输入端的输入进入第一或第二状态。

Description

具有背栅控制晶体管的电平移位器电路
技术领域
本发明涉及电平移位器电路(level shifter circuit)，本发明还涉及多电平移位器电路(multi-level shifter circuit)。
背景技术
用于小型电子设备(例如助听器和其它听力设备)的现代集成电路通常包含多个电压域。独立电压域内的电路通常相互作用，但由于电源电压差，需要所谓的“电平移位器”来实现。例子可以是低电压数字电路，其在芯片外发送信号或控制H桥或DC-DC转换电路系统。对于在低电压域和高电压域之间具有小电压差(例如1.0V、1.8V)的转换，可以使用具有标准晶体管的简单传统拓扑。
然而，当电平移位到更高电压域(例如2.5V、3.3V、3.7V或4.2V)时，需要诸如LDMOS的特殊高压器件和/或复杂拓扑，这经常导致额外的信号延迟和功耗。
因此，需要一种即使在执行相对高的电压移位时，也可以更快地移位和/或具有减少的功耗的改进的电平移位器。
发明内容
本发明的目的是克服上面提到的一个或多个缺点。在本发明的第一方面，这是通过电平移位器电路来实现的，该电平移位器电路包括：
第一输出电压源、第二输出电压源，所述第二输出电压源具有比第一输出电压源低的电压，以及锁存电路，所述锁存电路包括
第一逻辑门，其具有至少两个第一晶体管，第一晶体管中的每一个是具有前栅和背栅的多栅极晶体管，第一主输入端耦接到第一晶体管的背栅，第一次级输入端耦接到第一晶体管的前栅，以及第一输出端，
第二逻辑门，其具有至少两个第二晶体管，第二晶体管中的每一个是具有前栅和背栅的多栅极晶体管，第二主输入端耦接到第二晶体管的背栅，第二次级输入端耦接到第二晶体管的前栅，以及第二输出端，和
锁存输出端，
其中，第一次级输入端耦接到第二输出端，其中，第二次级输入端耦接到第一输出端，其中，锁存电路具有第一状态，在第一状态下，锁存输出端耦接到第一输出电压源，其中，锁存电路具有第二状态，在第二状态下，锁存输出端耦接到第二输出电压源，并且其中，锁存电路被配置为基于对第一主输入端和第二主输入端的输入而进入第一状态或第二状态。
本发明的优点是，背栅用于输入信号，由于这允许输入信号和输出信号之间的电压有相当高的偏移。这是因为多电平晶体管通常可以处理其背栅与源极和漏极之间的电压差大于其前栅与源极和漏极之间的电压差。因此，输入信号和目标电压之间的电压差可以显著大于在不损坏晶体管的情况下施加到前栅的电压差。这又意味着根据本发明的电平移位器可以用相对简单的电路制成，其减少了移位时间和功耗。
因此，作为示例，所提出的电平移位概念仅通过使用以最低复杂交叉耦接配置来配置的1.0V和1.8V晶体管，就可以将电平移位到锂离子电池电压电平，这有助于最小化实施面积。由于第一逻辑门和第二逻辑门的锁存操作，上升和下降传播延迟相等，这允许进行精确的占空比控制(例如，用于H桥PWM应用)。
此外，本发明提供亚纳秒的传播延迟。输出节点仅在高电压源电平之间充电和放电。此外，与前栅到源极相比，背栅到源极的电容较小(大约十分之一)。小电容与有限的电压波动、强锁存操作和快速转换时间相结合，导致非常低的动态功耗和几乎为零的静态功耗。
在本发明的另一方面，一个或多个目的是通过包括根据本发明的第一方面的两个以上电平移位器的多电平移位器电路来实现的，
其中，两个以上电平移位器的第一主输入端被连接在一起，
其中，两个以上电平移位器的第二主输入端被连接在一起，并且
其中，每个电平移位器的第一电压源提供不同的电压和/或每个电平移位器电路的第二电压源提供不同电压。
这具有第一方面的优点，同时还能够实现向多个电压域的电压移位，并且进一步节省了实施面积，因为一部分特征，例如阱或端可以用于多个电平移位器电路。这对于包含两个以上电压域的系统是有用的。
在本发明的第三方面，听力设备被配置为佩戴在用户的耳朵处，其中，听力设备包括一个或多个输入换能器、输出换能器、电池，以及具有两个以上电压域的电路系统，电路系统包括根据本发明第一方面的电平移位器电路或根据本发明第二方面的多电平移位器电路。
值得注意的是，低电压和高电压的数值定义取决于上下文。在本文中，术语高电压和低电压在微电子器件的上下文中使用，并且相对于彼此使用。因此，高电压和低电压之间的差可能小于1V，这对于晶体管来说可能是一个很大的问题，而不像电气工程的其它领域或非专业人员的定义，后者可能根据使用的是AC电压还是DC电压将高电压分类为从1000-1500V左右开始。
附图说明
通过参照附图对本发明的示例性实施方式进行以下详细描述，本发明的上述的和其它的特征和优点对于本领域技术人员来说将变得显而易见，其中：
图1示出本发明的电平移位器电路的示意图；
图2示出电平移位器电路的锁存电路的示意图；
图3示出电平移位器电路的输入电路的示意图；
图4示出锁存电路的逻辑门的截面图；
图5示出本发明的电平移位器电路的示意图；
图6示出锁存电路的逻辑门的截面图；
图7a示出锁存电路的逻辑门的阱配置；
图7b示出锁存电路的逻辑门的阱配置；
图7c示出锁存电路的逻辑门的阱配置；
图7d示出锁存电路的逻辑门的阱配置；
图8示出本发明的电平移位器电路的示意图；
图9示出本发明的电平移位器电路的示意图；
图10示出本发明的电平移位器电路的示意图；
图11a示出本发明的多电平移位器电路的示意图；
图11b示出本发明的多电平移位器电路的输入和输出的曲线图；
图12a示出听力设备；和
图12b示出图12a所示听力设备的BTE组件的示意图。
具体实施方式
下文将描述各种示例性实施方式和细节，在相关时参考附图。应注意的是，附图可以按比例绘制，也可以不按比例绘制，并且具有相似结构或功能的元件在整个附图中由相似的附图标记表示。还应注意的是，这些附图仅旨在便于对实施方式的描述。它们并不旨在作为本发明的详尽描述或作为对本发明范围的限制。此外，所示实施方式不需要具有所示的所有方面或优点。结合特定实施方式描述的方面或优点不一定局限于该实施方式，并且可以在任何其它实施方式中实施，即使没有如此示出，或者即使没有这样明确地描述。
本发明的电平移位器电路和多电平移位器电路设置在衬底上。在本说明书中，术语衬底是指晶片，本发明的电平移位器电路或多电平移位器电路在其上制造。通常，衬底是半导体，诸如未掺杂的、P掺杂的或N掺杂的晶体硅。
通常，第一晶体管和第二晶体管被配置为使得在损坏相应晶体管之前可以施加在背栅上的电压电平高于在损坏相应晶体管之前可以施加到前栅上的电压电平。
通常，多栅极第一和第二晶体管是场效应晶体管FET，其分别包括通过沟道连接的源极和漏极。为了控制沟道中的电流流动，由前栅和/或背栅产生电场。前栅被设置在沟道的顶部和/或侧面上，这取决于各多栅极晶体管的类型，栅极氧化物将前栅与沟道分离。
另一方面，可以通过在源极、漏极和沟道与相应晶体管下方的衬底或阱之间设置电绝缘层(诸如掩埋氧化物BOX层)来提供背栅，从而可以将电压施加到衬底或阱，由此衬底或阱将影响沟道的导电性。因此，第一晶体管中的一个、多个或全部可包括在衬底或阱与相应第一晶体管的沟道之间的BOX层，和/或第二晶体管中的一个、多个或全部可包括在衬底或阱与相应第二晶体管的沟道之间的BOX层。BOX层可以比栅极氧化物厚。由此，第一晶体管和第二晶体管中的每一个可以包括具有第一厚度的BOX层和具有第二厚度的栅极氧化物，其中第一厚度是第二厚度的3到20倍，优选7到12倍，第一厚度的测量是从沟道至下层衬底/阱，第二厚度的测量是从沟道至栅极。
为了提供第一和第二晶体管的背栅，第一主输入端和第二主输入端可以耦接到衬底，由此衬底可以用作背栅。然而，这种方法的缺点是，由于衬底承载整个电路，因此电路将被限制成用于全部第一和第二晶体管的一个通用背栅。因此，通过这种方法将无法对各第一和第二晶体管进行单独控制。
一种更佳且更通用的方法是在嵌入衬底的阱上或其它阱中设置第一和第二晶体管。阱是嵌入在下方材料(例如衬底或衬底内的其它阱)中的N掺杂的N阱半导体(例如硅)，或P掺杂的P阱半导体的区域。阱需要具有与其所嵌入其中的材料相反的掺杂。因此，可以在P掺杂衬底中设置一个或多个N阱，可以在N掺杂衬底中设置一个或多个P阱。此外，可以在其它更深的阱中设置阱。由此，可以在较深的P阱中设置一个或多个N阱，并且可以在较深的N阱中设置一个或多个P阱。
第一逻辑门可以包括一个或多个第一初级阱，和/或第二逻辑门可以包含一个或多个第二初级阱。第一逻辑门可以包括一个或多个第一次级阱，一个或多个第一次级阱中的每一个被嵌入在第一初级阱中，和/或第二逻辑门可以包含一个或多个第二次级阱，一个或多个第二次级阱中的每一个被嵌入在第二初级阱中。一个或多个第一初级阱和一个或多个第二初级阱可以设置在衬底中或在更深的阱中。如上所述，任何阱都必须具有与其所嵌入的材料相反的掺杂。例如，如果衬底是P掺杂的，则一个或多个第一初级阱和/或一个或多个第二初级阱可以作为N阱设置在衬底中。此外，一个或多个第一次级阱和/或一个或多个第二次级阱可以作为P阱设置在初级阱中。
至少两个第一晶体管中的一个或多个可被设置在第一初级阱上，和/或至少两个第一晶体管中的一个或多个可被设置在第一次级阱上。至少两个第二晶体管中的一个或多个可被设置在第二初级阱上，和/或至少两个第二晶体管中的一个或多个可被设置在第二次级阱上。因此，各第一或第二晶体管的背栅可以由相应晶体管设置在其上的阱来提供。应注意的是，多个晶体管可以放置在同一阱上，从而该阱可以充当所有这些晶体管的背栅。
实现背栅的其它方法也是可行的。因此，可以理解的是，本发明可以在以下技术上实现：部分耗尽绝缘体上硅PD-SOI、场效应晶体管FET、完全耗尽绝缘体上硅FD-SOI、FET、finFET、flexFET和其它类型的独立双栅极或多栅极晶体管。FDSOI的优点在于其对于每种功能能够实现较小的面积。
锁存电路必须具有至少两个(优选是两个)状态，可以根据所提供的输入进入这些状态。根据本发明，锁存电路具有第一状态(在该状态下，锁存输出端耦接到第一输出电压源)和第二状态(在该状态下，锁存输出端耦接到第二输出电压电源)，并且，锁存电路被配置为基于对第一主输入端和第二主输入端的输入而进入第一状态或第二状态。这意味着可以将输入信号施加到第一和第二主输入端，从而产生与输入信号相对应的输出信号。应注意的是，对于锁存电路的一些实施方式，输入信号在被施加到第二主输入端之前需要被反相。
锁存电路可以包括次级锁存输出端，其中，在第一状态下，次级锁存输出端耦接到第二输出电压源，并且其中，在第二状态下，次级锁存输出端耦接到第一输出电压源。由此，第二锁存输出端被配置为提供输出，该输出是第一锁存输出端的反相输出。
锁存电路可以以多种方式实现，但根据本发明，第一主输入端必须耦接到第一晶体管的背栅，第二主输入端必须耦接到第二晶体管的背栅，第一和第二逻辑门必须通过第一次级输入端与第二输出端耦接并且第二次级输入端与第一输出端耦接来交叉耦接。锁存电路可以通过第一逻辑门是反相器(inverter)电路并且第二逻辑门是反相器电路来实现。替代地，第一逻辑门可以是NOR门或NAND门，第二逻辑门可以是NOR门或NAND门。
至少两个第一晶体管可以包括第一NMOS晶体管和第一PMOS晶体管，和/或至少两个第二晶体管可以包括第二NMOS晶体管和第二PMOS晶体管。第一逻辑门和/或第二逻辑门可以是非对称的，即，具有强PMOS晶体管和弱NMOS晶体管，或弱PMOS晶体管和强NMOS晶体管。当电平移位信号由低电压输入向高电压输出时，强PMOS晶体管和弱NMOS晶体管提高效率，而当电平移位信号由高电压输入到低电压输出，或甚至到负电压域时，弱PMOS晶体管和强NMOS晶体管提高效率。类似地，第二逻辑门200也应是不对称的。
第一逻辑门和第二逻辑门可以是对称的。所谓对称，是指第一和第二逻辑门是相同类型的电路，例如反相器电路，并且第一初级阱和次级阱的配置与第二初级阱和次级阱的配置相同，和/或第一晶体管的配置，即NMOS和/或PMOS晶体管，与第二晶体管的配置相同。
电平移位器电路还包括输入电路，输入电路包括：
第一输入电压源，和
第二输入电压源，第二输入电压源具有比第一输入电压源低的电压，
其中，第一输入电压源和第二输入电压源耦接到第一主输入端和第二主输入端，可选地，第一主输入端和第二主输入端之一通过输入反相器耦接到第一输入电压源和第二输入电压源。
电平移位器电路可以是浮动的，即第一输入电压源和第二输入电压源的电压都可以比第一输出电压源的电压高。此外，第一输入电压源和第二输入电压源的电压都可以比第二输出电压源的电压低。
本发明的多个电平移位器电路可以集成到同一系统中，以提供包括两个以上根据前述权利要求中任一项的电平移位器电路的多电平移位器电路，其中，两个以上电平移位器电路的第一主输入端被连接，其中，两个以上电平移位器电路的第二主输入端被连接，并且，其中，每个电平移位器的第一输出电压源被提供不同的电压和/或每个电平移位器电路的第二输出电压源被提供不同的电压。通过提供共享主输入端的多个被连接的电平移位器电路，可以减小实施面积。
两个以上电平移位器中的第一电平移位器电路的第二输出电压源可以提供该两个以上电平移位器中的第二电平移位器电路的第一输出电压源。
两个以上电平移位器可以共享第一初级阱，和/或两个以上电平移位器可以共享第二初级阱。两个以上电平移位器可以共享第一次级阱，和/或两个以上电平移位器可共享第二次级阱。通过在同一阱上实现多个电平移位器电路，可以减少实施面积和端数量。
上述的电平移位器电路和多电平移位器电路的特别有用的用途是用于适于佩戴在用户耳朵处的听力设备，例如助听器和耳塞。这样的装置包括许多微型组件，其中许多组件在不同的电压域操作。电路系统可以包括被配置为补偿用户听力损失的处理器。
在一些实施方式中，听力设备可以包括电源，即电池。电源可以包括提供第一电压的电池。电池可以是可充电电池。电池可以是可更换电池。电源可以包括电源管理单元。电源管理单元可以被配置为将第一电压转换为第二电压。电源可以包括被配置用于对电源进行再充电的充电线圈。
听力设备可以是耳后型(BTE型)、耳内型(ITE型)、耳道内型(ITC型)、耳道内接收器型(RIC型)或耳内接收器型(RITE型)和/或耳内麦克风和接收器型(MaRie型)。助听器可以是双耳助听器。听力设备可以包括第一听筒和第二听筒，其中第一听筒和/或第二听筒是本文中公开的听筒。
图1示出根据本发明的电平移位器电路1。电平移位器电路1包括锁存电路2和输入电路3，锁存电路也在图2中单独示出，输入电路也在图3中单独示出。电平移位器电路还包括较高的第一电压源VDD，Output和较低的第二电压源VSS，Output。
图2示出图1所示的电平移位器电路1的锁存电路2。在所示实施方式中，锁存电路2包括反相器电路形式的第一逻辑门100和同样为反相器形式的第二逻辑门200。第一逻辑门100包括两个第一晶体管110、120，第一晶体管110、120中的每一个包括背栅112、122和前栅114、124。第一晶体管110、120的背栅112、122连接到第一主输入端130，第一主输入端130提供控制第一晶体管110、120的导电性的第一方式。第一晶体管110、120的前栅114、124连接到第一次级输入端140，第一次级输入端140提供控制第一晶体管110、120的导电性的第二方式。
两个第一晶体管110、120串联耦接在被配置为连接到第一电压源VDD，Output的高电压端180和被配置为连接到第二电压源VSS，Output的低电压端190之间。从图2中的晶体管符号可以看出，第一晶体管中一个是PMOS晶体管110，另一个是NMOS晶体管120，PMOS晶体管110被布置在高电压端180和NMOS晶体管120之间，NMOS晶体管120被布置在低电压端190和PMOS晶体管110之间。
第一逻辑门包括布置在PMOS晶体管110和NMOS晶体管120之间的第一输出端150。由此，第一输出端150可以通过断开PMOS晶体管110并断开NMOS晶体管120而耦接到第一电压源VDD，Output，或者，它可以通过断开PMOS晶体管110并断开NMOS晶体管120而耦接到第二电压源VSS，Output。
为了设置第一晶体管110、120的背栅112、122，第一逻辑门100被布置在嵌入第一初级阱160中的第一次级阱170的顶部，第一初级阱又嵌入在衬底中。在所示实施方式中，衬底是P掺杂的，这意味着第一初级阱160是N掺杂的，即N阱，而第一次级阱170是P掺杂的，即P阱。所示的实施方式是用FDSOI技术实现的，这意味着在第一晶体管110、120和下面的阱160、170之间设置BOX层(如图5所示)，使得第一晶体管110、120与阱160隔离。由此，电压可以被施加到第一次级阱170，这又产生电场，该电场将影响布置在该阱上的第一晶体管110、120的导电性。为了将电压施加到第一次级阱170，第一主输入端130耦接到与第一次级阱170连接的第一次级阱触点132。应注意的是，在图2中，一条线连接着第一主输入端130和第一晶体管110、120。这条线是示意性的，其示出如上所述的背栅112、122实际上由下面的第一次级阱170实现。
第一晶体管110、120的前栅114、124提供对第一晶体管110、120的额外的控制。可以如在传统MOSFET技术中那样，通过将栅极布置在各第一晶体管110、120的顶部并且在栅极与相应晶体管的沟道、源极和漏极之间具有栅极氧化物来实现前栅114、124。前栅114、124耦接到第一次级输入端140，通过其可以将电压施加到第一晶体管110、120的前栅114、124。
锁存电路2还包括第二逻辑门200。第二逻辑门200与第一逻辑门100对称，因此包括相同的特征。因此，第二逻辑门200包括两个第二晶体管210、220，第二晶体管210、220中的每一个都包括背栅212、222和前栅214、224。第二晶体管210、220的背栅212、222连接到第二主输入端230，其提供控制第二晶体管210、220的导电性的第一方式。第二晶体管210、220的前栅214、224连接到第二次级输入端240，其提供控制第二晶体管210、220的导电性的第二方式。
两个第二晶体管210、220串联耦接在被配置为连接到第一电压源VDD，Output的高电压端280和被配置为被连接到第二电压源VSS，Output的低电压端290之间。从图2中的晶体管符号可以看出，第二晶体管中一个是PMOS晶体管210，另一个是NMOS晶体管220，PMOS晶体管210被布置在高电压端280和NMOS晶体管220之间，NMOS晶体管220被布置在低电压端290和PMOS晶体管210之间。
第二逻辑门200包括布置在PMOS晶体管210和NMOS晶体管220之间的第二输出端250。由此，第二输出端250可以通过断开PMOS晶体管210并断开NMOS晶体管220而耦接到第一电压源VDD，Output，或者，其可以通过断开PMOS晶体管210并断开NMOS晶体管220而耦接到第二电压源VSS，Output。
为了设置第二晶体管210、220的背栅212、222，第二逻辑门200被布置在嵌入第二初级阱260中的第二次级阱270的顶部，第二初级阱260又被嵌入衬底中。在所示的实施方式中，衬底是P掺杂的，这意味着第二初级阱260是N掺杂的，即N阱，而第二次级阱270是P掺杂的，即P阱。所示的实施方式是用FDSOI技术实现的，这意味着在第二晶体管210、220和下面的阱260、270之间设置BOX层(如图5所示)，使得第二晶体管210、220与第二次级阱270隔离。由此，可以将电压施加到第二次级阱270，这又产生电场，该电场将影响布置在该阱上的第二晶体管210、220的导电性。为了将电压施加到第二次级阱270，第二主输入端230耦接到与第二次级阱270连接的第二次级阱触点232。应注意的是，在图2中，一条线连接第二主输入230和第二晶体管210、220。这条线是示意性的，其示出如上所述的背栅212、222实际上由下面的第二次级阱270实现。
第二晶体管210、220的前栅214、224提供对第二晶体管210、220的额外的控制。可以如在传统MOSFET技术中那样，通过将栅极布置在各第二晶体管210、220的顶部并且在栅极与相应晶体管的沟道、源极和漏极之间具有栅极氧化物，来实现前栅214、224。前栅214、224耦接到第二次级输入端240，通过其可以将电压施加到第二晶体管210、220的前栅214、224。
通过将第一次级输入端140连接到第二输出端250并且将第二次级输入端240连接到第一输出端150，第一逻辑门100和第二逻辑门200交叉耦接。因此，第一输出端150的输出将被施加到第二晶体管210、220的前栅214、224，第二输出端250的输出将被施加到第一晶体管110、120的前栅114、124。
第一逻辑门100应是非对称的，即，具有强PMOS晶体管和弱NMOS晶体管以有效地将信号从低电压输入电平移位到高电压输出，或者，具有弱PMOS晶体管和强NMOS晶体管以有效地将信号从高电压输入电平移位到低电压输出，或甚至到负电压域。类似地，第二逻辑门200也应是不对称的。
如图3所示，输入电路3被配置为向第一主输入端130提供输入信号和向第二主输入端210提供输入信号。为此，输入电路包括第一输入电压源VDD，Input和第二输入源VSS，Input，第一输入电压源VDD，Input提供比第二输入源VSS，Input高的电压。在图1所示的实施方式中，电平移位器电路1被配置为从低输入移位到高输出，这意味着第一输入电压源VDD，Input和第二输入源VSS，Input都提供比第二电压源VSS，Output低的电压。在电平移位器电路被配置为从高输入移位到低输出的实施方式中，第一输入电压源VDD，Input和第二输入源VSS，Input都将提供比第一电压源VDD，Output大的电压。
尽管图3没有显示输入信号INL被耦接到第一输入电压源VDD，Input和第二输入源VSS，Input，但应该理解的是，输入信号INL将由这些源提供。因此，输入信号INL将具有这两个电压中的一个，对应于二进制值0和1。自然地，输入信号可以在第一输入电压源VDD，Input和第二输入源VSS，Input之间随时间变化。为了使图1所示的电平移位器电路1正常工作，施加到第二主输入端230的输入信号必须是施加到第一主输入端130的反相信号。因此，输入电路3包括反相器32，其将输入信号INL作为输入并提供反相的输入信号因此，如果输入信号INL是第一输入电压源VDD，Input，则反相输入信号/>将是第二输入源VSS，Input，并且如果输入信号INL是第二输入电压源VSS，Input，则反相输入信号/>将是第一输入源VDD，Input。
电平移位器电路1的工作原理如下：当输入信号INL较低，即第二输入电压源VSS，Input时，第一逻辑门100将具有施加到第一晶体管110、120的背栅112、122的第二输入电压源VSS，Input，而接收反相输入信号的第二逻辑门200，将具有施加到第二晶体管210、220的背栅212、222的第一输入电压源VDD，Input。在这种状态下，第一逻辑门100的PMOS晶体管110将由于施加到其背栅112的低电压而开始闭合，并且，第一逻辑门100的NMOS晶体管120将由于施加到其背栅122的低电压而开始断开。同时，第二逻辑门200的PMOS晶体管210将由于施加到其背栅212的高电压而开始断开，并且，第二逻辑门200的NMOS晶体管220将由于施加于其背栅222的高电压而开始导通。这又意味着第一输出端150将耦接到将被施加到第二逻辑门200的前栅214、224的第一输出电压源VDD，Output，这强制第二逻辑门200的PMOS晶体管210断开和第二逻辑门200的NMOS晶体管220断开，并且第二输出端250将耦接到将被施加到第一逻辑门100的前栅114、124的第二输出电压源VSS，Output，这强制第一逻辑门100的PMOS晶体管110断开和第一逻辑门100的NMOS晶体管120断开。
应注意的是，在本文中，术语“断开”用于描述使晶体管不导通的动作，即进入OFF状态。类似地，术语“闭合”用于描述使晶体管导通的动作，即使其进入ON状态。因此，断开的晶体管将不导通，而闭合的晶体管将导通。
另一方面，如果输入信号INL较高，即第一输入电压源VDD，Input，则第一逻辑门100将具有施加到第一晶体管110、120的背栅112、122的第一输入电压源VDD，Input，而接收反相输入信号的第二逻辑门200将具有施加到第二晶体管210、220的背栅212、222的第二输入电压源VSS，Input。在这种状态下，第一逻辑门100的PMOS晶体管110将由于施加到其背栅112的高电压而开始断开，并且第一逻辑门100的NMOS晶体管120将由于施加到其背栅122的高电压而开始断开。同时，第二逻辑门200的PMOS晶体管210将由于施加到其背栅212的低电压而开始断开，并且第二逻辑门200的NMOS晶体管220将由于施加在其背栅222的低电压而开始断开。这又意味着第一输出端150将耦接到将被施加到第二逻辑门200的前栅214、224的第二输出电压源VSS，Output，这强制第二逻辑门200的PMOS晶体管210断开和第二逻辑门200的NMOS晶体管220断开，并且，第二输出端250将耦接到将被施加到第一逻辑门100的前栅114、124的第一输出电压源VDD，Output，这强制第一逻辑门100的PMOS晶体管110断开和第一逻辑门100的NMOS晶体管120断开。
为了提取输出信号OUTH，锁存电路2包括布置在第二逻辑门200的PMOS晶体管210和第二逻辑门200的NMOS晶体管220之间的锁存输出端300。根据上述的操作原理，当输入信号INL较高时，锁存输出端300将耦接到较高的第一输出电压源VDD，Output，并且当输入信号INL较低时，锁存输出端300将耦接到较低的第二输出电压源VSS，Output。因此，输出信号OUTH将等效于输入信号INL，除了它将从输入电压移位到输出电压之外。
锁存电路2还包括第二锁存输出端400，其提供反相输出信号第二锁存输出端400被布置在第一逻辑门100的PMOS晶体管110和第一逻辑门100的NMOS晶体管120之间。根据上述的操作原理，当输入信号INL较低时，第二锁存输出端400将耦接到较高的第一输出电压源VDD，Output，并且当输入信号INL较高时，第二锁定输出端400将耦接到较低的第二输出电压源VSS，Output。因此，反相输出信号/>将是输入信号INL的反相等效信号，并且它将从输入电压移位到输出电压。
对于习惯于体CMOS的设计者来说，本发明听起来是一个非常具有挑战性的设计案例，但对于像FDSOI这样的技术来说，这是可能的。可以使用相当小的装置尺寸，因为当体电位(body potential)保持在低电压域时，在高电压域中操作的PMOS晶体管将自然地正向偏置，而对于在这些条件下自然地反向偏置的NMOS晶体管则相反。
为了PMOS型和NMOS型晶体管进一步不对称，反相器(逻辑门)100、200可以在P阱中实现，如图2所示。这导致阈值电压偏移，使得PMOS成为低阈值电压LVT装置，而NMOS保持规则阈值电压RVT。这并非必要，但它进一步提高了电平转换器的性能，并减少了实施面积。在某些阱配置可以提高性能的同时，由于BOX，这种概念可以在任何P或N阱配置中实现，其中一些在图7a-7d中示出。
图1-3的实施方式已在模拟电路模拟器中进行了模拟，并用最小尺寸的薄氧化物(1.0V)LVT PMOS(W/L＝80nm/30nm)与厚氧化物(1.8V)RVT NMOS(W/L＝300nm/4μm)相结合来实现，当将0V至1.8V范围内的信号电平移位至3.5V至4.2V范围时，导致约50-100皮秒的传播延迟。
图4示出图1和图2所示的第一逻辑门100的截面图。第一晶体管110、120在嵌入更深的第一初级阱160中的第一次级阱170的上方实现，第一初级阱又被嵌入衬底500中。为了将第一晶体管110、120与第一次级阱170隔离，在每个第一晶体管110、120与第一次级阱170之间设置BOX层116、126。由此，由于电压可以经由第一次级阱触点132施加到第一次级阱170，第一次级阱170可以用作第一晶体管110、120的背栅。每个第一晶体管110、120的前栅114、124可以如来自MOSFET技术的已知的那样，通过在晶体管的沟道119、129上提供栅极并通过栅极氧化物层116、126分离栅极和沟道来实现。
图5示出图1所示的电平移位器电路1的实施方式。图4所示的电平移位器电路的不同之处在于锁存电路2包括不同的阱配置。在所示实施方式中，第一逻辑门100包括嵌入衬底中的第一初级阱160和嵌入第一初级阱160中的第一次级阱170。所示的电平移位器电路1在P掺杂的衬底上实现，因此第一初级阱160是N阱，而第一次级阱170是P阱。类似于图1所示的实施方式，第一逻辑门100包括两个第一晶体管110、120，一个是PMOS晶体管110，另一个是NMOS晶体管120。
PMOS晶体管110被布置在第一初级阱160的顶部，而NMOS晶体管120被布置在第一次级阱170的顶部。因此，第一初级阱160为PMOS晶体管110提供背栅，而第一次级阱170为NMOS晶体管120提供背栅。第一逻辑门100包括将第一初级阱160耦接到第一主输入端130的第一初级阱触点134，以及将第一次级阱170耦接到第一主输入端130的第一次级阱触点132。
第二逻辑门200与第一逻辑门100对称。因此，第二逻辑门200包括嵌入衬底中的第二初级阱260和嵌入第二初级阱260中的第二次级阱270。所示的电平移位器电路1在P掺杂衬底上实现，因此第二初级阱260是N阱，而第二次级阱270是P阱。与第一逻辑门100类似，第二逻辑门200包括两个第二晶体管210、220，一个是PMOS晶体管210，另一个是NMOS晶体管220。
PMOS晶体管210布置在第二初级阱260的顶部，而NMOS晶体管220布置在第二次级阱270的顶部。由此，第二初级阱260为PMOS晶体管210提供背栅，第二次级阱270为NMOS晶体管220提供背栅。第二逻辑门200包括将第二初级阱260耦接到第二主输入端230的第二初级阱触点234，以及将第二次级阱270耦接到第二主输入端230的第二次级阱触点232。
在这种配置中，第一逻辑门100和第二逻辑门200的NMOS晶体管120、220以及第一逻辑门100和第二逻辑门200的PMOS晶体管110、210都保持规则阈值电压RVT。
图6示出图5所示实施方式的第一逻辑门100的截面图。如上所述，第一初级阱160嵌入在衬底500中，而第一次级阱170嵌入在第一初级阱160中。NMOS第一晶体管110包括BOX层118，以便将NMOS晶体管110的源极、沟道和漏极与下面的第一初级阱160分离。类似地，PMOS第一晶体管120也包括BOX层128，以便将PMOS晶体管120的源极、沟道和漏极与下面的第一次级阱160分离。
如上所述，本发明可以以多种阱配置工作。图7a-7d示出在P掺杂衬底500中的四种这样的配置。图7a示出用于图5和图6所示实施方式的配置，其中使用了P掺杂的次级阱170和N掺杂的初级阱160。图7b示出的实施方式中，P掺杂的次级阱170用作PMOS晶体管的背栅，N掺杂的初级阱160用作NMOS晶体管的背栅，由此PMOS和NMOS晶体管都成为低阈值电压(LVT)晶体管。图7c示出用于图1和图2所示实施方式的配置，其中嵌入N掺杂初级阱160中的P掺杂的次级阱170被用作PMOS和NMOS晶体管两者的背栅。图7d示出的实施方式中N掺杂的初级阱160被用作PMOS和NMOS晶体管两者的背栅，并且未设置次级阱。应注意的是，对于具有N掺杂衬底的实施方式，如果将初级阱改变为P阱并且将次级阱改变为N阱，则所有前面示出的阱配置都是可以的。还应注意的是，初级阱可以具有嵌入其中的多个次级阱。
图8示出使用图7d的阱配置的实施方式。除了阱配置之外，该实施方式类似于前面所示的实施方式。图9示出与图8所示类似的实施方式，但不同之处在于输入电路3的电压高于第一输出电压源VDD，Output和第二输出电压源VSS，Output，即VDD，Output<VSS，Input。一般来说，具有较高电压的输入电路可以用于包括前面所述实施方式的全部实施方式。
图10示出电平移位器电路1的实施方式，其中第一逻辑门100和第二逻辑门200都是反相器，例如，如图8所示的实施方式。如前所述，第一输出端150耦接到第二次级输入端230，其由从表示作为第一逻辑门100的反相器的反相器符号的输出到表示作为第二逻辑门200的反相器的反相器符号的输入的线示出。类似地，第二输出端250耦接到第一次级输入端130，其由从表示作为第二逻辑门200的反相器的反相器符号的输出到表示作为第一逻辑门100的反相器的反相器符号的输入的线示出。锁存输出端300耦接到作为第二逻辑门200的反相器的输出，而第二锁存输出端400耦接到作为第一逻辑门200的反相器的输出。
图11a示出根据本发明第二方面的多电平移位器电路。多电平移位器电路包括多个电平移位器电路，例如，如图所示的三个电平移位器电路，被配置用于移位到不同的电压域600、602、604、606。每个电平移位器电路类似于图10所示的电路。因此，每个电平移位器电路包括第一逻辑门100a、100b、100c和第二逻辑门200a、200b、200c，其中，如上所述，每个电平变换器的相应的第一逻辑门100a、100b、100c交叉耦接到该电平移位器的相应的第二逻辑门200a、200b、200c。
在所示的实施方式中，所有的第一逻辑门100a、100b、100c都被布置在同一第一初级阱160的顶部，该第一初级阱160耦接到由电平移位器电路共享的第一主输入端130。由此，第一初级阱160为电平移位器电路的第一晶体管提供背栅。类似地，所有的第二逻辑门200a、200b、200c都被布置在同一第二初级阱260的顶部，该第二初级阱260耦接到由电平移位器电路共享的第二主输入端230。从而，第二初级阱160为电平移位器电路的第二晶体管提供背栅。通过在逻辑门之间共享阱，可以减少实现面积。需注意的是，上述的阱配置也可以用于第一逻辑门100a、100b、100c中的一个、多个或全部，和/或用于第二逻辑门200a、200b、200c中的一个、多个或全部。
在所示的实施方式中，每个电平移位器电路与其相邻的电平移位器电路共享其电压源，即，其与紧挨在其上方的电平移位器电路共享其第一输出电压源VDD，Output，由此第一输出电压源VDD，Output也成为其上方的电平移位器电路的第二输出电压源VSS，Output，并且它与紧挨在其下方的电平移位器电路共享其第二输出电压源VSS，Output，由此第二输出电源VSS，Output也成为其下方的电平移位器电路的第一输出电压源VDD，Output。通过共享电压源，多电平移位器电路变得更有效，因为其减少了系统中所需的电压源的数量。
在所示的实施方式中，电压源已经被设置电压值，这些电压值仅仅是示例性的用于说明。在示例中，第二输入源VSS，Output为0V或接地(GND)，并且第一输入电压源VDD，Output为1.2V。最低电压电平移位器电路具有提供2.1V的第二电压源600和提供2.8V的第一电压源602。中间电压电平移位器电路具有提供2.8V的第二电压源602和提供3.5V的第一电压源604。高电压电平移位器电路具有提供3.5V的第二电压源604和提供4.2V的第一电压源606。因此，可以执行从0V到具有示例值2.1V、2.8V和3.5V的第二输入电压源中的任何一个的电压移位，以及从1.2V到示例值2.8V、3.5V和4.2V的第一输入电压源的任何一个中的电压移位。
图11b是图11a的多电平移位器电路的输出相对于输入的曲线图。如示例值所示，本发明的电平移位器和多电平移位器电路可以执行大于3V的电压移位，即使晶体管在被损坏之前只能在其前栅上承受大约1.1V的电压。
图12a示出听力设备700，在所示实施方式中，该听力设备是RITE或MaRie型助听器。听力设备700包括适于佩戴在用户耳后的BTE组件702和适于佩戴在用户耳中的ITE组件704。听力设备包括一个或多个输入换能器706、708，例如一个或多个麦克风和/或一个或多个骨振动传感器，其被配置用于捕获声音。一个或多个输入换能器可以被布置在BTE组件702中和/或ITE组件704中。听力设备702包括至少一个输出换能器，例如扬声器，其在所示实施方式中被布置在ITE组件704中，但其也可以被布置在BTE组件702中。
图12b示出图12a所示听力设备700的BTE组件702的示意图。听力设备包括连接到电路系统712的两个麦克风706、708。电路系统712包括适于处理表示由输入换能器706、708捕获的声音的信号的处理器。BTE组件702包括被配置为连接到ITE组件704的电接口710。通过电接口710，电路系统712连接到输出换能器，由此处理后的信号可以被发送到输出换能器并被转换成声输出。
听力设备700还包括电池形式的电源714，优选为可充电电池。电源714连接到电路系统712并且用于为听力设备700供电。电池可以提供第一电压，例如4.2V。电路系统712可以包括一个或多个电压转换器，该电压转换器被配置用于将第一电压转换为一个或多个另外的电压，例如3.5V、2.8V、2.1V和/或1.2V。然后，第一电压和另外的电压可以用于各种电压源。
术语“第一”、“第二”、“第三”和“第四”、“初级”、“次级”、“三级”等的使用并不意味着任何特定的顺序，而是用来识别单个要素。此外，使用术语“第一”、“第二”、“第三”和“第四”、“初级”、“次级”、“三级”等并不表示任何顺序或重要性，而是使用术语“第一”、“第二”、“第三”和“第四”、“初级”、“次级”、“三级”等来区分一个要素和另一个要素。应注意，此处和其它处使用的词语“第一”、“第二”、“第三”和“第四”、“初级”、“次级”、“三级”等仅用于标记目的，而并不表示任何特定的空间的或时间的顺序。此外，第一要素的标记并不意味着第二要素的存在，反之亦然。
应注意的是，“包括”一词并不一定排除所列要素或步骤以外的其它要素或步骤的存在。应注意的是，要素前面的词语“一”或“该”并不排除存在多个这样的要素。
还应注意的是，任何附图标记都不限制权利要求的范围，示例性实施方式可以至少部分地通过硬件和软件来实现，并且多个“装置”、“单元”或“设备”可以由相同的硬件项来表示。
尽管已经示出和描述了特征，但应当理解，它们并不旨在限制所要求保护的发明，并且对于本领域技术人员来说显而易见的是，在不脱离所要求保护发明的精神和范围的情况下，可以进行各种改变和修改。因此，说明书和附图应被视为说明性的，而不是限制性的。要求保护的发明旨在涵盖所有的替代方案、修改方案和等效方案。
参考符号列表
1 电平移位器电路
2 锁存电路
3 输入电路
32 输入反相器
100 第一逻辑门
100a 第一逻辑门
100b 第一逻辑门
100c 第一逻辑门
110 第一晶体管
112 第一晶体管的背栅
114 第一晶体管的前栅
116 第一晶体管的栅极氧化物
118 第一晶体管的BOX层
119 第一晶体管的沟道
120 第一晶体管
122 第一晶体管的背栅
124 第一晶体管的前栅
126 第一晶体管的栅极氧化物
128 第一晶体管的BOX层
129 第一晶体管的沟道
130 第一主输入端
132 第一次级阱触点
134 第一初级阱触点
140 第一次级输入端
150 第一输出端
160 第一初级阱
170 第一次级阱
180 高压端
190 低压端
200 第二逻辑门
200a 第二逻辑门
200b 第二逻辑门
200c 第二逻辑门
210 第二晶体管
212 第二晶体管的背栅
214 第二晶体管的前栅
216 第二晶体管的栅极氧化物
218 第二晶体管的BOX层
219 第二晶体管的沟道
220 第二晶体管
222 第二晶体管的背栅
224 第二晶体管的前栅
226 第二晶体管的栅极氧化物
228 第二晶体管的BOX层
229 第二晶体管的沟道
230 第二主输入端
232 第二次级阱触点
234 第二初级阱触点
240 第二次级输入端
250 第二输出端
260 第二初级阱
270 第二次级阱
280 高压端
290 低压端
300 锁存输出端
400 第二锁存输出端
500 衬底
600 电压源
602 电压源
604 电压源
606 电压源
700 听力设备
702 BTE组件
704 ITE组件
706 输入换能器
708 输入换能器
710 电接口
712 电路系统VDD，Output第一输出电压源VSS，Output第二输出电压源VDD，Input第一输入电压源VSS，Input第二输入电压源INL输入信号反相输入信号OUTH输出信号/>反相输出信号/>

Claims (15)

1.一种电平移位器电路(1)，包括：
第一输出电压源(VDD，Output)；
第二输出电压源(VSS，Output)，所述第二输出电压源(VSS，Output)的电压低于所述第一输出电压源(VDD，Output)的电压；以及
锁存电路(2)，所述锁存电路(2)包括：
第一逻辑门(100)，所述第一逻辑门(100)具有：
至少两个第一晶体管(110、120)，每个第一晶体管是具有前栅(114、124)和背栅(112、122)的多栅极晶体管，
第一主输入端(130)，所述第一主输入端(130)耦接到所述第一晶体管(110、120)的背栅(112、122)，
第一次级输入端(140)，所述第一次级输入端(140)耦接到所述第一晶体管(110、120)的前栅(114、124)，和
第一输出端(150)，
第二逻辑门(200)，所述第二逻辑门(200)具有：
至少两个第二晶体管(210、220)，每个第二晶体管是具有前栅(214、224)和背栅(212、222)的多栅极晶体管，
第二主输入端(230)，所述第二主输入端(230)耦接到所述第二晶体管(210、220)的背栅(212，222)，
第二次级输入端(240)，所述第二次级输入端(240)耦接到所述第二晶体管(210、220)的前栅(214、224)，和
第二输出端(250)，
锁存输出端(300)，
其中，所述第一次级输入端(140)耦接到所述第二输出端(250)，
其中，所述第二次级输入端(240)耦接到所述第一输出端(150)，
其中，所述锁存电路(2)具有第一状态，在所述第一状态下，所述锁存输出端(300)耦接到所述第一输出电压源(VDD，Output)，
其中，所述锁存电路(2)具有第二状态，在所述第二状态下，所述锁存输出端(300)耦接到所述第二输出电压源(VSS，Output)，并且
其中，所述锁存电路(2)被配置为基于对所述第一主输入端(130)和所述第二主输入端(230)的输入而进入所述第一状态或所述第二状态。
2.根据权利要求1所述的电平移位器电路，其中，所述电平移位器电路还包括输入电路，所述输入电路包括：
第一输入电压源，和
第二输入电压源，所述第二输入电压源的电压低于所述第一输入电压源的电压，
其中，所述第一输入电压源和所述第二输入电压源耦接到所述第一主输入端和所述第二主输入端，可选地，所述第一主输入端和所述第二主输入端之一通过反相器耦接到所述第一输入电压源和所述第二输入电压源。
3.根据权利要求2所述的电平移位器电路，其中，所述第一输入电压源和所述第二输入电压源的电压都低于所述第二输出电压源的电压，或者
其中，所述第一输入电压源和所述第二输入电压源的电压都高于所述第一输出电压源的电压。
4.根据前述权利要求中任一项所述的电平移位器电路，其中，所述至少两个第一晶体管包括第一NMOS晶体管和第一PMOS晶体管，和/或
其中，所述至少两个第二晶体管包括第二NMOS晶体管和第二PMOS晶体管。
5.根据权利要求4所述的电平移位器电路，其中，所述第一NMOS晶体管和所述第一PMOS晶体管是不对称的，和/或
其中，所述第二NMOS晶体管和所述第二PMOS晶体管是不对称的。
6.根据前述权利要求中任一项所述的电平移位器电路，其中，所述第一逻辑门包括一个或多个第一初级阱，和/或
其中，所述第二逻辑门包括一个或多个第二初级阱。
7.根据权利要求6所述的电平移位器电路，其中，所述第一逻辑门包括一个或多个第一次级阱，所述一个或多个第一次级阱中的每一个被嵌入在第一初级阱中，和/或
其中，所述第二逻辑门包括一个或多个第二次级阱，所述一个或多个第二次级阱中的每一个被嵌入在第二初级阱中。
8.根据前述权利要求中任一项所述的电平移位器电路，其中，所述第一逻辑门是反相器电路，并且所述第二逻辑门是反相器电路。
9.根据前述权利要求中任一项所述的电平移位器电路，其中，所述锁存电路被配置为在小于1ns的时间内在所述第一状态和所述第二状态之间切换。
10.根据前述权利要求中任一项所述的电平移位器电路，其中，所述第一晶体管和/或第二晶体管是以下类型中的一种或多种：
部分耗尽绝缘体上硅PD-SOI，场效应晶体管FET，
完全耗尽绝缘体上硅FD-SOI，FET，
finFET，和
flexFET。
11.根据前述权利要求中任一项所述的电平移位器电路，其中，所述第一逻辑门和所述第二逻辑门彼此对称。
12.一种多电平移位器电路，包括两个以上根据前述权利要求中任一项所述的电平移位器电路，
其中，两个以上电平移位器电路的第一主输入端被连接，
其中，两个以上电平移位器电路的第二主输入端被连接，并且
其中，每个电平移位器的第一输出电压源被提供不同的电压和/或每个电平移位器电路的第二输出电压源被提供不同的电压。
13.根据权利要求12所述的多电平移位器电路，其中，两个以上电平移位器电路中的第一电平移位器电路的第二输出电压源提供两个以上电平移位器中的第二电平移位器电路的第一输出电压源。
14.根据权利要求12或13所述的多电平移位器电路，其中，两个以上电平移位器电路共享第一初级阱，和/或
其中，两个以上电平移位器电路共享第二初级阱。
15.一种被配置为佩戴在用户耳朵处的听力设备，其中，所述听力设备包括：
一个或多个输入换能器；
输出换能器；
电池；和
具有两个以上电压域的电路系统，所述电路系统包括根据权利要求1-11中任一项所述的电平移位器电路或根据权利要求12-14中任一项所述的多电平移位器电路。
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