CN117276266A - 一种层叠式封装 - Google Patents

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CN117276266A CN202310705472.6A CN202310705472A CN117276266A CN 117276266 A CN117276266 A CN 117276266A CN 202310705472 A CN202310705472 A CN 202310705472A CN 117276266 A CN117276266 A CN 117276266A
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宋依庭
陈泰宇
郭哲宏
刘兴治
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Abstract

本发明提供改进的层叠式封装，包括第一封装和堆叠在该第一封装上的第二封装，其中该第一封装包括：下基板和与该下基板间隔开的上基板，其中该下基板和该上基板之间包括间隙；逻辑芯片与至少一个集成电路器件并排安装于该下基板的顶面上，其中该逻辑芯片的厚度不小于125微米；多个铜芯焊球设置于该下基板与上基板之间，并围绕该逻辑芯片与至少一个该集成电路器件，并电性连接于该下基板与该上基板；和密封树脂，填充于该下基板与该上基板之间的该间隙中，并将该逻辑芯片、该至少一个集成电路器件以及该多个铜芯焊球封入该间隙中。

Description

一种层叠式封装
技术领域
本公开一般涉及半导体封装领域。更具体地，本公开涉及具有厚逻辑芯片的多芯片模块(Multi-Chip Module，MCM)层叠式封装。
背景技术
层叠式封装(Package-on-Package，PoP)是一种将分立的逻辑和存储器球栅阵列(BGA)封装垂直结合起来的集成电路封装方法。两个或多个封装安装在彼此之上，即堆叠，并使用标准接口在它们之间路由信号。这允许在设备(例如移动电话或数码相机)中实现更高的组件密度。
PoP解决方案通常用于移动电话中的基带和应用处理器。高端手机最快采用PoP封装来满足高输入/输出(I/O)和性能要求。PoP的主要优点是设备可以在组装前单独进行全面测试。
随着半导体工业的发展，人们进行了许多研究以提高半导体封装的可靠性和耐久性。PoP结构的改进变得非常重要和势在必行。
发明内容
本公开提供一种改进的层叠式封装。
在一个实施例中，一种层叠式封装包括第一封装和堆叠在该第一封装上的第二封装，其中该第一封装包括：下基板和与该下基板间隔开的上基板，其中该下基板和该上基板之间包括间隙；逻辑芯片与至少一个集成电路器件并排安装于该下基板的顶面上，其中该逻辑芯片的厚度不小于125微米；多个铜芯焊球设置于该下基板与上基板之间，并围绕该逻辑芯片与至少一个该集成电路器件，并电性连接于该下基板与该上基板；和密封树脂，填充于该下基板与该上基板之间的该间隙中，并将该逻辑芯片、该至少一个集成电路器件以及该多个铜芯焊球封入该间隙中。
附图说明
附图被包括以提供对本公开的进一步理解并且构成本说明书的一部分。附图图示了本公开的实施例并且与描述一起用于解释本公开的原理。在附图中：
图1是显示根据本公开的实施例的具有厚逻辑芯片的示例性半导体封装的示意性横截面图；
图2是示出根据本公开的实施例的具有厚逻辑芯片的示例性层叠式封装(PoP)的示意性横截面图；
图3是示出根据本公开的另一实施例的具有厚逻辑芯片的示例性层叠式封装(PoP)的示意性横截面图；和
图4是示出根据本公开的又一实施例的具有厚逻辑芯片的示例性层叠式封装(PoP)的示意性横截面图。
具体实施方式
在本公开的实施例的以下详细描述中，参考了构成本公开的一部分的附图，并且在附图中以示例的方式示出了可以在其中实践本公开的特定优选实施例。
本公开足够详细地描述了这些实施例以使本领域技术人员能够实践它们，并且应当理解，可以利用其他实施例并且可以进行机械、化学、电气和程序改变而不背离本公开的精神和范围。因此，以下详细描述不应理解为限制意义，并且本公开的实施例的范围仅由所附权利要求书限定。
应当理解，当组件或层相对于另一个组件或层被称为“在上”、“连接到”或“耦合到”时，它可以直接位于该另一个组件或层上、连接或耦合到该另一个组件或层，或它们中间可能存在其他元素或层。相反，当一个组件相对于另一个组件或层被称为“直接在上”、“直接连接到”或“直接耦合到”时，它们之间不存在中间组件或层。相同的数字始终指代相同的元素。如本文所用，术语“和/或”包括一个或多个相关列出的项目的任何和所有组合。
图1是示出根据本公开的实施例的具有厚逻辑芯片的示例性半导体封装的示意性横截面图。如图1所示，半导体封装10包括具有顶面100a和相对的底面100b的下基板(substrate)100。根据一个实施例，下基板100可以是具有多个导电互连结构110和至少一个绝缘层112的印刷线路板或封装基板(package substrate)。根据一个实施例，导电互连结构110可以包括分布于顶面100a的多个焊盘图案110a与110c，以及分布于底面100b的多个焊盘图案110b。
根据一个实施例，逻辑芯片50以倒装芯片的方式安装在下基板100的顶面100a上的焊盘图案110c上。根据一个实施例，逻辑芯片50可以是应用处理器芯片(applicationprocessor die)或基带处理器芯片(baseband processor die)，但不限于此。根据一个实施例，逻辑芯片50的厚度t在125-350微米之间，例如170微米，比用于高端移动设备(例如，高端手机)的普通逻辑芯片(具有大约80微米的厚度)更厚。
根据一个实施例，逻辑芯片50具有主动正面(active front side)50a和被动背面(passive rear side)50b。根据一个实施例，多个输入/输出(I/O)焊盘501设置在主动正面50a上。根据一个实施例，逻辑芯片50通过分别形成在多个I/O焊盘501上的多个导电组件502(例如，焊料凸块、金属凸块、微凸块或柱)电连接到下基板100的焊盘图案110c。根据一个实施例，底部填充树脂510可以注入逻辑芯片50和下基板100的顶面100a之间的空间。根据一个实施例，导电组件502被底部填充树脂510包围。在一些实施例中，作为举例，I/O焊盘501可以通过使用所属技术领域已知的技术例如再分布层(RDL)结构在主动正面50a处呈扇形展开。
根据一个实施例，逻辑芯片50设置在下基板100和上基板300之间。根据一个实施例，上基板300可以是印刷线路板、插入基板(interposer substrate)或封装基板，具有多个导电互连结构310和至少一个绝缘层312。根据一个实施例，导电互连结构310可以包括分布在顶面300a上的多个焊盘图案310a和分布在底面300b上的多个焊盘图案310b。根据一个实施例，多个铜芯焊球60或其他更具延展性的金属连接件分别设置在基板300的底面300b上的焊盘图案310b上。
根据一个实施例，下基板100通过围绕逻辑芯片50的铜芯焊球60与上基板300电连接。密封树脂SM填充到下基板100和上基板300之间的间隙(具有间隙高度h)中。根据一个实施例，间隙的高度h可以在0.2-0.3mm的球间距范围内介于160-450微米之间，但不限于此。根据一个实施例，附着有铜芯焊球60的焊盘图案110a的宽度w介于100-300微米之间，但不限于此。根据一个实施例，铜芯焊球60的纵横比可以在1.1-2.0之间，例如1.44。根据一个实施例，铜芯焊球60的球距P可以为0.2-0.3mm。
根据一个实施例，密封树脂SM围绕铜芯焊球60并覆盖被动背面50b和逻辑芯片50的侧壁。根据一个实施例，密封树脂SM与上基板300的底面300b、底部填充树脂510的侧面和下基板100的顶面100a直接接触。下基板100和上基板300之间的间隙用密封树脂SM密封。逻辑芯片50的被动背面50b与上基板300的底面300b之间的距离d可以等于或大于30微米。
根据一个实施例，每一个铜芯焊球60可以包括直径约为10微米的铜芯602，铜芯602上覆盖有焊料层604。铜芯焊球60与下基板100和上基板300连接。根据一个实施例，铜芯602由铜或铜合金形成并成形为实心球体。根据一个实施例，具有铜芯焊球60的上基板300可以通过使用热压接合(Thermal Compression Bonding，TCB)方法安装到下基板100的顶面100a上。
根据一个实施例，诸如焊球或BGA球的外部连接端子120接合到下基板100的底面100b上的焊盘图案110b，以进一步与母板或系统板连接。根据一个实施例，诸如电容器或电阻器的表面安装器件130可以安装在下基板100的底面100b上。
图2是示出根据本公开的实施例的具有厚逻辑芯片的示例性层叠式封装(PoP)的示意性横截面图，其中相似的层、区域或组件由相似的数字编号或卷标指定。如图2所示，诸如高带宽(HighBand)PoP(HBPoP)的PoP 1可以包括如图1所示的半导体封装10，以及堆叠在半导体封装10上的诸如LPDDR DRAM封装的存储器封装20。根据一个实施例，存储器封装20可以包括基板200、安装在基板200上的存储器芯片210和封装存储器芯片210的模塑料220。根据一个实施例，存储器封装20可以通过多个导电组件230(例如，焊球或凸块)电连接到半导体封装10。
图3是示出根据本公开的另一实施例的具有厚逻辑芯片的示例性层叠式封装(PoP)的示意性横截面图，其中相似的层、区域或组件由相似的数字编号或卷标指定。如图3所示，诸如高带宽PoP(HBPoP)的PoP 3可以包括半导体封装10a和存储器封装20(诸如堆叠在半导体封装10a上的LPDDR DRAM封装)。根据一个实施例，存储器封装20可以包括基板200、安装在基板200上的存储器芯片210和封装存储器芯片210的模塑料220。根据一个实施例，存储器封装20可以通过多个导电组件230(例如，焊球或凸块)电连接到半导体封装10a。
根据一个实施例，同样地，半导体封装10a包括具有顶面100a和相对的底面100b的下基板100。根据一个实施例，下基板100可以是印刷线路板、插入基板、再分布层(RDL)基板或封装基板，具有多个导电互连结构110和至少一个绝缘层112。根据一个实施例，导电互连结构110可以包括多个焊盘图案110a、110c和110d以及多个焊盘图案110b，其中多个焊盘图案110a、110c和110d分布在顶面100a上，而多个焊盘图案110b分布在底面100b上。
根据一个实施例，逻辑芯片50以倒装芯片的方式安装在下基板100的顶面100a上的焊盘图案110c上。根据一个实施例，逻辑芯片50可以是应用处理器芯片，但不限于此。根据一个实施例，逻辑芯片50具有厚度t，其中t不小于125微米，例如，t可以在125-750微米之间。根据一个实施例，t为170微米，比用于高端移动设备例如高端手机的普通逻辑芯片(具有大约80微米的厚度)厚。根据一个实施例，逻辑芯片50包括主动正面50a和被动背面50b。根据一个实施例，多个输入/输出(I/O)焊盘501设置在主动正面50a上。根据一个实施例，逻辑芯片50通过分别形成在多个I/O焊盘501上的多个导电组件502(例如，焊料凸块、金属凸块、微凸块或柱)电连接到下基板100的焊盘图案110c。根据一个实施例，底部填充树脂510可以注入逻辑芯片50和下基板100的顶面100a之间的空间。根据一个实施例，导电组件502被底部填充树脂510包围。
根据一个实施例，集成电路器件80安装在逻辑芯片50附近。根据一个实施例，集成电路器件80和逻辑芯片50并排(side-by-side)配置。根据一个实施例，集成电路器件80可以包括调制解调器芯片(modem die)801和堆叠在调制解调器芯片801上的存储器已知合格芯片(memory known-good die)802。根据一个实施例，调制解调器芯片801以倒装芯片方式安装在下基板100的焊盘图案110d上。存储器已知合格芯片802可以利用粘合层820安装在调制解调器芯片801上并且可以通过多条接合线BW电连接到下基板100。根据一个实施例，集成电路器件80可以通过下基板100与逻辑芯片50通信。
使用该实施例是有利的，因为调制解调器芯片801和应用处理器50安装在同一下基板100上，可以实现它们之间更好的通信。此外，在该实施例中，逻辑芯片50是应用处理器而不是SOC芯片，可以通过增加每个晶圆的总芯片数量和使用更小的芯片来提高产量而获得低成本。
根据一个实施例，逻辑芯片50和集成电路器件80设置在下基板100和上基板300之间。根据一个实施例，上基板300可以是印刷线路板、插入基板、再分布层(RDL)基板或封装基板，具有多个导电互连结构310和至少一个绝缘层312。根据一个实施例，导电互连结构310可以包括分布在顶面300a上的多个焊盘图案310a和分布在底面300b上的多个焊盘图案310b。根据一个实施例，多个铜芯焊球60或其他更具延展性的金属连接件分别设置在上基板300的底面300b上的焊盘图案310b上。
根据一个实施例，下基板100通过逻辑芯片50和集成电路器件80周围的铜芯焊球60与上基板300电连接。密封树脂SM填充到下基板100和上基板300之间的间隙(具有间隙高度h)中。根据一个实施例，间隙高度h不小于160微米，例如，h可以在160-1000微米之间，但不限于此。根据一个实施例，附着有铜芯焊球60的焊盘图案110a的宽度w介于100-300微米之间，但不限于此。根据一个实施例，铜芯焊球60的纵横比可以在1.1-2.0之间，例如1.44。根据一个实施例，铜芯焊球60的球距P可以为0.2-0.3mm。
根据一个实施例，密封树脂SM围绕铜芯焊球60并覆盖逻辑芯片50的被动背面50b和侧壁，以及集成电路器件80的顶面和侧壁。根据一个实施例，密封树脂SM与上基板300的底面300b、底部填充树脂510的侧面和下基板100的顶面100a直接接触。下基板100和上基板300之间的间隙用密封树脂SM密封。逻辑芯片50的被动背面50b与上基板300的底面300b之间的距离d可以等于或大于30微米。
根据一个实施例，每一个铜芯焊球60可以包括直径约为10微米的铜芯602，铜芯602上覆盖有焊料层604。铜芯焊球60与下基板100和上基板300连接。根据一个实施例，铜芯602由铜或铜合金形成并成形为实心球体。根据一个实施例，具有铜芯焊球60的上基板300可以通过使用热压接合(TCB)方法安装到下基板100的顶面100a上。
根据一个实施例，同样地，诸如焊球或BGA球的外部连接端子120接合到下基板100的底面100b上的焊盘图案110b，以进一步与母板或系统板连接。根据一个实施例，诸如电容器或电阻器的表面安装器件130可以安装在下基板100的底面100b上。
图4是示出根据本公开的又一实施例的具有厚逻辑芯片的示例性层叠式封装(PoP)的示意性横截面图，其中相似的层、区域或组件由相似的数字编号或卷标指定。如图4所示，诸如高带宽PoP(HBPoP)的PoP 4可以包括半导体封装10b和存储器封装20(诸如堆叠在半导体封装10b上的LPDDR DRAM封装)。根据一个实施例，存储器封装20可以包括基板200、安装在基板200上的存储器芯片210和封装存储器芯片210的模塑料220。根据一个实施例，存储器封装20可以通过多个导电组件230(例如，焊球或凸块)电连接到半导体封装10b。
根据一个实施例，同样地，半导体封装10b包括具有顶面100a和相对的底面100b的下基板100。根据一个实施例，下基板100可以是印刷线路板、插入基板、再分布层(RDL)基板或封装基板，具有多个导电互连结构110和至少一个绝缘层112。根据一个实施例，导电互连结构110可以包括分布在顶面100a上的多个焊盘图案110a、110c和110d以及分布在底面100b上的多个焊盘图案110b。
根据一个实施例，逻辑芯片50以倒装芯片的方式安装在下基板100的顶面100a上的焊盘图案110c上。根据一个实施例，逻辑芯片50可以是应用处理器芯片或SOC芯片(通常集成了应用处理器和调制解调器，但不限于此。根据一个实施例，逻辑芯50具有厚度t，其中t不小于125微米，例如，t介于125-750微米之间。根据一个实施例，t为170微米，比用于高端移动设备例如高端手机的普通逻辑芯片(具有大约80微米的厚度)厚。根据一个实施例，逻辑芯片50包括主动正面50a和被动背面50b。根据一个实施例，多个输入/输出(I/O)焊盘501设置在主动正面50a上。根据一个实施例，逻辑芯片50通过分别形成在多个I/O焊盘501上的多个导电组件502(例如，焊料凸块、金属凸块、微凸块或柱)电连接到下基板100的焊盘图案110c。根据一个实施例，底部填充树脂510可以注入逻辑芯片50和下基板100的顶面100a之间的空间。根据一个实施例，导电组件502被底部填充树脂510包围。
根据一个实施例，至少一个集成电路器件可以安装在下基板100的顶面100a上的逻辑芯片50附近。至少一个集成电路器件和逻辑芯片50被布置成并排设置。例如但不限于，至少一个集成电路器件可以包括调制解调器、存储器已知合格芯片、电源管理IC和RF芯片中的至少一种。根据一个实施例，多个集成电路器件90a和90b可以安装在下基板100的顶面100a上的逻辑芯片50附近。根据一个实施例，逻辑芯片50可以是应用处理器芯片，集成电路器件90a和90b可以分别是调制解调器和存储器已知合格芯片。根据另一实施例，集成电路器件90a可以安装在下基板100的顶面100a上的逻辑芯片50附近，其中逻辑芯片50可以是应用处理器芯片，并且集成电路器件90a可以是调制解调器或存储器已知合格芯片。根据另一实施例，集成电路器件90a可以安装在下基板100的顶面100a上的逻辑芯片50附近，其中逻辑芯片50可以是SOC芯片，集成电路器件90a可以是电源管理IC或RF芯片。根据另一实施例，集成电路器件90a和90b可以安装在下基板100的顶面100a上的逻辑芯片50附近，其中逻辑芯片50可以是SOC芯片，集成电路器件90a和90b可以分别是电源管理IC和RF芯片。
根据一个实施例，集成电路器件90a、90b可以以倒装芯片的方式安装在下基板100的焊盘图案110d上。根据一个实施例，集成电路器件90a、90b可以通过下基板100与逻辑芯片50通信。
根据一个实施例，逻辑芯片50和集成电路器件90a、90b设置在下基板100和上基板300之间。根据一个实施例，上基板300可以是印刷线路板、插入基板、再分布层(RDL)基板或封装基板，具有多个导电互连结构310和至少一个绝缘层312。根据一个实施例，根据一个实施例，导电互连结构310可以包括分布在顶面300a上的多个焊盘图案310a和分布在底面300b上的多个焊盘图案310b。根据一个实施例，多个铜芯焊球60或其他更具延展性的金属连接件分别设置在上基板300的底面300b上的焊盘图案310b上。
根据一个实施例，下基板100通过逻辑芯片50和集成电路器件80周围的铜芯焊球60与上基板300电连接。密封树脂SM填充到下基板100和上基板300之间的间隙(具有间隙高度h)中。根据一个实施例，间隙高度h不小于160微米，例如，h可以在160-1000微米之间，但不限于此。根据一个实施例，附着有铜芯焊球60的焊盘图案110a的宽度w介于100-300微米之间，但不限于此。根据一个实施例，铜芯焊球60的纵横比可以在1.1-2.0之间，例如1.44。根据一个实施例，铜芯焊球60的球距P可以为0.2-0.3mm。
根据一个实施例，密封树脂SM围绕铜芯焊球60并覆盖逻辑芯片50的被动背面50b和侧壁，以及集成电路器件90a、90b的顶面和侧壁。根据一个实施例，密封树脂SM与上基板300的底面300b、底部填充树脂510的侧面和下基板100的顶面100a直接接触。下基板100和上基板300之间的间隙用密封树脂SM密封。逻辑芯片50的被动背面50b与上基板300的底面300b之间的距离d可以等于或大于30微米。
根据一个实施例，每一个铜芯焊球60可以包括直径约为10微米的铜芯602，铜芯602上覆盖有焊料层604。铜芯焊球60与下基板100和上基板300连接。根据一个实施例，铜芯602由铜或铜合金形成并成形为实心球体。根据一个实施例，具有铜芯焊球60的上基板300可以通过使用热压接合(TCB)方法安装到下基板100的顶面100a上。
根据一个实施例，同样地，诸如焊球或BGA球的外部连接端子120接合到下基板100的底面100b上的焊盘图案110b，以进一步与母板或系统板连接。根据一个实施例，诸如电容器或电阻器的表面安装器件130可以安装在下基板100的底面100b上。
所属技术领域的技术人员将容易地观察到在保留本公开的教导的同时可以对装置和方法进行许多修改和改变。因此，上述公开内容应被解释为仅受所附权利要求书的限制。

Claims (15)

1.一种层叠式封装，包括第一封装和堆叠在该第一封装上的第二封装，其特征在于，该第一封装包括：
下基板和与该下基板间隔开的上基板，其中该下基板和该上基板之间包括间隙；
逻辑芯片与至少一个集成电路器件并排安装于该下基板的顶面上，其中该逻辑芯片的厚度不小于125微米；
多个铜芯焊球设置于该下基板与该上基板之间，并围绕该逻辑芯片与该至少一个该集成电路器件，并电性连接于该下基板与该上基板；和
密封树脂，填充于该下基板与该上基板之间的该间隙中，并将该逻辑芯片、该至少一个集成电路器件以及该多个铜芯焊球封入该间隙中。
2.如权利要求1所述的层叠式封装，其特征在于，该逻辑芯片包括应用处理器芯片或SOC芯片。
3.如权利要求1所述的层叠式封装，其特征在于，该逻辑芯片的厚度为125-750微米。
4.如权利要求1所述的层叠式封装，其特征在于，该逻辑芯片以倒装芯片的方式安装在该下基板的该顶面上。
5.如权利要求1所述的层叠式封装，其特征在于，该逻辑芯片包括主动正面和被动背面，其中该主动正面上设置有多个输入/输出I/O焊盘，该逻辑芯片通过分别形成在该多个I/O焊盘上多个导电组件电性连接至该下基板。
6.如权利要求1所述的层叠式封装，其特征在于，该下基板与该上基板分别包括印刷线路板、插入基板、重分布层RDL基板或封装基板。
7.如权利要求1所述的层叠式封装，其中该间隙的间隙高度不小于160微米。
8.如权利要求1所述的层叠式封装，其特征在于，该间隙的间隙高度在160-1000微米之间。
9.如权利要求1所述的层叠式封装，其特征在于，该第二封装包括存储器封装。
10.如权利要求9所述的层叠式封装，其特征在于，该存储器封装包括LPDDR DRAM封装。
11.如权利要求1所述的层叠式封装，其特征在于，该至少一个集成电路器件包括调制解调器、存储器已知合格芯片、电源管理IC和RF芯片中的至少一个。
12.如权利要求1所述的层叠式封装，其特征在于，该逻辑芯片包括应用处理器芯片，并且该至少一个集成电路器件包括调制解调器芯片和存储器已知合格芯片；和
其中该存储器已知合格芯片堆叠在该调制解调器芯片上，或者该调制解调器芯片和该存储器已知合格芯片并排设置。
13.如权利要求1所述的层叠式封装，其特征在于，该逻辑芯片包括应用处理器芯片，并且该至少一个集成电路器件包括调制解调器芯片。
14.如权利要求1所述的层叠式封装，其特征在于，该逻辑芯片包括SOC芯片，并且该至少一个集成电路器件包括电源管理IC。
15.如权利要求1所述的层叠式封装，其特征在于，该逻辑芯片包括SOC芯片，并且该至少一个集成电路器件包括RF芯片。
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