CN1172445C

CN1172445C - 一种能抑制时钟低频漂移的数字锁相环的实现方法

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Publication number: CN1172445C
Application number: CNB001198769A
Authority: CN
Inventors: 何赵钢
Original assignee: ZTE Corp
Current assignee: ZTE Corp
Priority date: 2000-08-31
Filing date: 2000-08-31
Publication date: 2004-10-20
Anticipated expiration: 2020-08-31
Also published as: CN1325186A

Abstract

一种能抑制时钟低频漂移的数字锁相环方法，涉及通讯传输领域的时钟锁相环，此方法先采用较高的比相频率，锁相环参数设置成较高的比例系数，较低的积分系数快速捕捉输入时钟，若当前时钟已接近锁定，则采用较低比相频率，较低的比例系数，较高的积分系数，继续捕捉输入时钟源；若当前时钟已经锁定，则置慢跟踪标志，并继续采用较低比相频率、较低的比例系数和较高的积分系数跟踪输入时钟源；根据得到的鉴相差值计算出相应的数模转换值，控制压控振荡器。

Description

一种能抑制时钟低频漂移的数字锁相环的实现方法

本发明涉及通讯传输领域的时钟锁相环，尤其是涉及需要抑制时钟低频漂移场合的数字锁相环。

数字锁相环是任何通讯传输领域必不可少的工具，它基于锁相环路的同步原理，采用数字方式，跟踪一个输入参考时钟源，输出时钟和输入时钟经过相位(频率)比较后，得出一个相差(频率差)值，再经过低通滤波算法，去控制压控振荡器(VCXO)，最终使得输出时钟和输入时钟严格保持同频。

一般的数字锁相环都包括数字鉴相器、低通滤波器和压控振荡器三部分。数字鉴相器检测输入时钟源和输出时钟的相位差，低通滤波器根据数字鉴相器的检测结果经过低通滤波算法得出一个控制值，控制压控振荡器后输出时钟。低通滤波算法，即锁相环算法，一般都采用几组参数，包括捕捉参数和跟踪参数，其中捕捉参数捕捉时钟的范围较大，反映在算法上即逼近步长较大，所采用的比例系数较大，当然相应的时钟抖动也较大；而跟踪参数捕捉范围较小，反映在算法上即逼近步长较小，所采用的比例系数也较小，积分系数较大，相应的时钟抖动较小。

传统的数字锁相环一般对时钟高频抖动的抑制能力比较强，而相对来说对时钟的低频漂移抑制能力较差。这主要跟锁相环的一般用途有关。因为在一般情况下，我们都需要锁相环产生一个与输入时钟源紧耦合的输出时钟，即锁相环的跟踪性能较好，输出时钟能实时反映输入时钟源的变化。在具体实现上，反映在此锁相环的积分环节较弱，比例环节较强。在通常的传输领域，上述锁相环即能胜任。但在某些实际应用场合，如对时钟的频率稳定度要求极高，而输入时钟源又因为线路时钟很差而不能保证稳定性时，上述的锁相环即不能胜任。如2M数据通过SDH传输后，将会引入抖动和漂移，有些差的场合会有频率在0.01HZ、幅值达6～7ppm的漂移，线路时钟在如此低的频率上漂移，用传统紧耦合的锁相环是很难让输出时钟保持在一个较稳定的频率(如±1ppm之内)的。

本发明的目的就在于提供一种新的数字锁相环实现方法，它能有效抑制时钟的低频漂移，自适应控制比相频率，又能尽量减小时钟捕捉时间，为传输系统提供一个高稳定性的线路时钟。

为实现本发明的目的，采用了以下技术方案：

1)锁相环开始后，首先判断当前是否处于慢跟踪状态，如果是，则检测相差，执行步骤5；如果不是，则开始快速捕捉，即采用4000~16000的比相频率，锁相环参数设置成2000~10000的比例系数，0.000001~0.0001的积分系数；

2)循环读取输入基准源与输出时钟之间的相位差，每一次与相邻上次基准源与输出时钟之间的相位差作比较，得出鉴相差值；

3)根据鉴相差值来判断时钟是否接近锁定；如果还没有接近锁定，则继续捕捉，即根据得到的鉴相差值计算出相应的数模转换值(DA)，转换成模拟电压后去控制压控振荡器(VCXO)，并返回；如果当前时钟已经接近锁定，则采用8~32比相频率，锁相环参数设置成100~500的比例系数，0.01~1的积分系数，继续捕捉输入时钟源；

4)判断是否已经锁定；如果还没有锁定，则继续捕捉，即根据得到的鉴相差值计算出相应的数模转换值(DA)，转换成模拟电压后去控制压控振荡器(VCXO)，并返回；如果当前时钟已经锁定，则把慢跟踪标志置为1，并继续采用8~32比相频率、100~500的比例系数和0.01~1的积分系数，进行跟踪输入时钟源；

5)判断时钟是否失锁；如果没有失锁，则继续捕捉，即根据得到的鉴相差值计算出相应的数模转换值(DA)，转换成模拟电压后去控制压控振荡器(VCXO)，并返回；如果已经失锁，则切换时钟源，采用8~32比相频率，锁相环参数也设置成100~500的比例系数，0.01~1的积分系数，重新进行捕捉输入时钟源。

在上述数字锁相环实现方法中，既能快速接近线路时钟源，又能在一定程度上抑制线路时钟的低频漂移，从而满足了目标系统对线路时钟的要求，同时保持输出时钟的稳定性。

下面结合附图和具体的实施例对本发明做进一步详细的描述。

图1是二阶数字锁相环模型示意图；

图2是数字锁相环的具体实现的示意图；

图3是比相频率调节示意图；

图4是改进后的锁相环流程示意图；

本实施例在软件算法上采用传统的二阶二型数字锁相环。二阶数字锁相环的数学模型如图1所示。

图中F(s)为低通滤波器的传递函数，K为环路增益。F(s)＝1+a/s，a为积分系数。锁相环的闭环传递函数为：

H(s)＝θ₀(s)/θ_i(s)＝(2ξωs+ω²)/(s²+2ξωs+ω²)

式中ξ＝(K/4a)^1/2，ω＝(aK)^1/2。ξ为阻尼系数，ω为自由振荡频率。

只要ξ、ω选定，即可由上两式获得K和a值。

可以看出，H(s)具有低通特性，只要ξ、ω选择得当，就可以较好地滤除输入相位的抖动。窄带宽(ξ、ω乘积小)可以有效的抑制抖动，准确地锁定中心频率，但跟踪能力差，一般用在捕获时；加大带宽(ξ、ω乘积大)，可以提高跟踪能力，但引起了较大的相位抖动，一般用在跟踪时。

实际的锁相电路模型如图2所示。其中可编程控制器完成鉴相(图2中位置A)，其中一个输入时钟为输入时钟源，另一个输入时钟为反馈的时钟源，即此锁相环输出的时钟；CPU完成锁相算法，即低通滤波器的传递函数及各种参数的转换算法(即锁相程序)，如图2中位置B所示。K为锁相环的比例系数，a为积分系数；经变换输出至数模转换器D/A控制压控振荡器(VCXO)(图2中位置C)。

其中比相频率在可编程器件内部调节，锁相环工作频率与比相频率的比值也是整个锁相环比例环节的一部分。

理论和实验分析表明，锁相环程序开始后，首先采用快速捕捉方法，硬件上可采用4000~16000的比相频率，软件上则采用2000~10000的比例系数，0.000001~0.0001的积分系数。这样锁相环的捕捉速度较快，能很快接近时钟源。当接近时钟源时，则硬件上采用8~32的比相频率，软件上采用100~500的比例系数，0.01~1的积分系数，继续捕捉输入时钟源，直至锁定；如果当前时钟已经锁定，则硬件上继续采用相同的比相频率，软件上采用相同的比例系数，相同的积分系数，进行跟踪输入时钟源；在跟踪过程中，需判断是否因为时钟源丢失、恶化等原因而导致时钟失锁，如果时钟源丢失或恶化，则需切换时钟源，并用与时钟源丢失或恶化前相同的跟踪参数来捕捉新的时钟源，以保持锁相环输出时钟的频率、相位连续性；在每个压控振荡器的控制周期当中，软件可根据需要选择积分环节的长短，把一段时间之内的鉴相差值积分值滤波，再通过本发明的低通滤波器算法计算出相应的数模转换值(DA)，转换成模拟电压后去控制压控振荡器(VCXO)，输出频率。

调节比相频率如图3所示，总体步骤如下：

输入时钟源在进行鉴相之前，先经过两个不同分频比，如分别为1024和8192的分频器，分别为第一分频器301和第二分频器302，经过分频后的两个不同频率时钟，经过一个由控制信号控制的第一频率选择器307，进入鉴相器310的一端；同时，锁相环的输出时钟在进行鉴相之前，也经过两个不同分频比的第三分频器303和第四分频器304，经过分频后的两个不同频率时钟，经过一个由相同控制信号控制的第二频率选择器308，进入鉴相器310的另一端；其中，第一频率选择器307和第二频率选择器308的控制信号为同一个控制信号。两个时钟经鉴相器310鉴相后输出相位差，作为计数器311的使能控制信号。另外，可编程器件内还需要一个已知频率的高频脉冲信号，此高频脉冲信号也经过两个不同分频比的第五分频器305和第六分频器306，经过分频后的两个不同频率时钟，经过一个与第一频率选择器307和第二频率选择器308同样控制信号控制的第三频率选择器309，作为计数器311的计数脉冲输入。这样，计数器311的输出就是输入时钟源和锁相环输出时钟经过相同分频后的相位差值了。从图中可以看出，只要通过控制第一频率选择器307、第二频率选择器308和第三频率选择器309，就可以很方便地改变比相频率。同时，在不同比相频率时，所有的时钟都是按照相同分频比来进行分频的，故所得的鉴相差值在相位差固定时也是相同的。

此锁相环总的流程如图4所示，具体描述如下：锁相环开始后，首先执行步骤401，判断当前是否为慢跟踪状态。如果不是，则执行步骤402，硬件上采用4000~16000的比相频率，软件上采用2000~10000的比例系数，0.000001~0.0001的积分系数，对于传输领域中输入时钟源是19.44MHZ时，比相频率可以取8000，比例系数可以取8000，积分系数可以取0.00001；然后执行步骤403，检测输入时钟源和输出时钟的相差；根据检测结果，执行步骤404，判断是否接近锁定；如果没有接近锁定，则执行步骤405，继续捕捉输入时钟源，再执行步骤411，通过低通滤波算法，得出数模转换的控制值，再经压控振荡器输出时钟；如果在执行上述404步骤时，判断结果是接近锁定，则执行步骤406，硬件上采用8~32的比相频率，软件上采用0.01~1的积分系数，100~500的比例系数，对于传输领域中输入时钟源是19.44MHZ时，比相频率可以取16，比例系数可以取200，积分系数可以取0.1；然后再执行步骤407，判断是否锁定；如果没有锁定，则执行步骤405，继续捕捉；如果已经锁定，则执行步骤408，把慢跟踪标志位置为1，采用与步骤406相同的比例系数、积分系数和比相频率，并开始跟踪输入时钟源；然后执行步骤409，判断是否失锁，如果没有失锁，则执行步骤411，通过低通滤波算法，得出数模转换的控制值，再经压控振荡器输出时钟；如果失锁，则执行步骤410，切换可用的时钟源，再执行步骤412，进行相差检测，开始重新捕捉输入时钟源。在步骤401处如果判断是慢跟踪，则直接检测相差，然后再执行步骤409。

对于以下实际系统，输入时钟源的线路时钟，性能比较差，具体指标为抖动(漂移)频率为0.1HZ，抖动(漂移)幅值为±20UI，其中UI(Unit Interval，单元间隔)是国际通用的计量单位，系统要求锁相环输出时钟频率稳定度在±1ppm之内：

a)鉴相计数时钟频率：16.384MHz；

b)D/A精度：13位；

c)VCXO标称频率：16.384MHz；电压范围：0.5～4.5V；压控范围：±9ppm；

d)CPU 78C32主频：16.384MHZ

本系统如果采用传统的锁相环，采用的比相频率保持为8kHZ；此锁相环的输出时钟指标为抖动(漂移)幅值大于±9ppm，不能满足系统所要求时钟频率稳定度指标。

针对上述系统，本实施例采用了两种比相频率，分别为8kHZ和16HZ，按照图4所述的流程，获得输出时钟指标满足了系统要求，具体指标为：

时钟源输入：抖动频率＝0.1Hz，抖动幅度＝±20.00UI，其中UI(Unit Interval，单元间隔)是国际通用的计量单位，

锁相环输出：最大频率偏移＝0.31ppm，抖动幅度＝0.6UI，其中UI(Unit Interval，单元间隔)是国际通用的计量单位，

从上述指标可以看出，时钟输出的稳定度达到了系统的要求。

Claims

1、一种能抑制时钟低频漂移的数字锁相环的实现方法，包括以下步骤：

1)锁相环开始后，首先判断当前是否处于慢跟踪状态，如果是，则检测相差，执行步骤5)；如果不是，则开始快速捕捉，即采用4000~16000的比相频率，锁相环参数设置成2000~10000的比例系数，0.000001~0.0001的积分系数；

3)根据鉴相差值来判断时钟是否接近锁定；如果还没有接近锁定，则继续捕捉，即根据得到的鉴相差值计算出相应的数模转换值(DA)，转换成模拟电压后去控制压控振荡器(VCXO)，并返回；如果当前时钟已经接近锁定，则采用8~32比相频率，锁相

环参数设置成100~500的比例系数，0.01~1的积分系数，继续捕捉输入时钟源；

2、根据权利要求1所述的一种能抑制时钟低频漂移的数字锁相环的实现方法，其特征在于：所述步骤1)中的比相频率取8000，比例系数取8000，积分系数取0.00001。

3、根据权利要求1或2所述的一种能抑制时钟低频漂移的数字锁相环的实现方法，其特征在于：所述步骤3)中的比相频率取16，比例系数取200，积分系数取0.1。

4、根据权利要求1或2所述的一种能抑制时钟低频漂移的数字锁相环的实现方法，其特征在于：在所述的步骤4)中，采用与步骤3)相同的比相频率、比例系数和积分系数，进行跟踪输入时钟源。

5、根据权利要求1或2所述的一种能抑制时钟低频漂移的数字锁相环的实现方法，其特征在于：所述的步骤5)中，为保持时钟的平滑性，采用与步骤3)相同的比相频率、比例系数和积分系数，重新进行捕捉输入时钟源。