CN117239685A - 静电保护结构、可控硅整流器和半导体存储器 - Google Patents

静电保护结构、可控硅整流器和半导体存储器 Download PDF

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CN117239685A CN202210645244.XA CN202210645244A CN117239685A CN 117239685 A CN117239685 A CN 117239685A CN 202210645244 A CN202210645244 A CN 202210645244A CN 117239685 A CN117239685 A CN 117239685A
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Abstract

本公开实施例公开了一种静电保护结构、可控硅整流器和半导体存储器，该静电保护结构包括：衬底；形成于衬底中的晶体管，晶体管的第一极连接静电端，晶体管的第二极和晶体管的栅极连接电荷泄放端；电容，电容的第一极与衬底连接，电容的第二极连接静电端。本公开实施例能够快速导通形成在静电保护结构中的寄生BJT，从而将静电放电进行泄放，起到良好的静电保护作用，避免损伤器件。

Description

静电保护结构、可控硅整流器和半导体存储器
技术领域
本公开涉及静电保护技术领域，尤其涉及一种静电保护结构、可控硅整流器和半导体存储器。
背景技术
在集成电路芯片的制造工艺过程中以及最终的系统应用中，都会出现不同程度的静电放电(Electro-Static Discharge，ESD)。其中，ESD是大量的电荷从外向内灌入集成电路的瞬时过程，在集成电路放电时会产生数百甚至数千伏特的高压，容易对芯片造成损害。
目前，半导体的制程越来越先进，沟道长度越来越短，结深(junction depth)越来越浅，氧化层越来越薄，ESD保护设计的窗口越来越小，ESD保护设计面临的挑战越来越大。
发明内容
本公开实施例提供一种静电保护结构、可控硅整流器和半导体存储器：
第一方面，本公开实施例提供了一种静电保护结构，该静电保护结构包括：
衬底；
形成于所述衬底中的晶体管，所述晶体管的第一极与静电端连接，所述晶体管的第二极和所述晶体管的栅极均与电荷泄放端连接；
电容，所述电容的第一极与所述衬底连接，所述电容的第二极与所述静电端连接。
在一些实施例中，所述衬底为P型衬底，所述晶体管包括NMOS管，所述NMOS管的第一极和第二极为分别形成于所述P型衬底中的第一N型掺杂区和第二N型掺杂区；
所述电容包括第一电容，所述第一电容的第一极与所述P型衬底连接，所述第一电容的第二极与所述静电端连接。
在一些实施例中，所述P型衬底中还形成有P+掺杂区；其中，
所述第二N型掺杂区位于所述第一N型掺杂区和所述P+掺杂区之间。
在一些实施例中，所述第一电容的第一极通过所述P+掺杂区与所述P型衬底连接。
在一些实施例中，所述电荷泄放端为接地端，所述P型衬底连接所述接地端。
在一些实施例中，所述静电保护结构还包括电阻；其中，
所述电阻串联在所述NMOS管的栅极和所述电荷泄放端之间。
在一些实施例中，所述衬底为N型衬底，所述晶体管包括PMOS管，所述PMOS管的第一极和第二极分别为形成于所述N型衬底中的第一P型掺杂区和第二P型掺杂区。
在一些实施例中，所述N型衬底中还形成有N+掺杂区；其中，
所述第二P型掺杂区位于所述第一P型掺杂区和所述N+掺杂区之间。
在一些实施例中，所述电容的第一极通过所述N+掺杂区与所述N型衬底连接。
在一些实施例中，所述电荷泄放端为电源电压端，所述N型衬底连接所述电源电压端。
在一些实施例中，所述N型衬底设置于P型衬底中。
在一些实施例中，所述P型衬底中还形成有N型阱区，所述晶体管还包括PMOS管，所述PMOS管设置于所述N型阱区中，所述PMOS管的第一极和栅极连接至电源电压端，所述PMOS管的第二极连接至所述静电端；
第二电容，所述第二电容的第一极连接所述N型阱区，所述第二电容的第二极连接所述静电端。
在一些实施例中，所述PMOS管的第一极和第二极分别为形成于所述N型阱区中的第一P型掺杂区和第二P型掺杂区，所述N型阱区中还形成有N+掺杂区，所述第二P型掺杂区位于所述第一P型掺杂区和所述N+掺杂区之间。
在一些实施例中，所述第二电容的第一极通过所述N+掺杂区与所述N型阱区连接。
在一些实施例中，所述N型阱区连接所述电源电压端。
第二方面，本公开实施例提供了一种可控硅整流器，包括如第一方面任一项所述的静电保护结构。
第三方面，本公开实施例提供了一种半导体存储器，包括如第一方面任一项所述的静电保护结构。
本公开实施例提供一种静电保护结构、可控硅整流器和半导体存储器，该静电保护结构包括：衬底；形成于衬底中的晶体管，晶体管的第一极连接静电端，晶体管的第二极和晶体管的栅极连接电荷泄放端；电容，电容的第一极与衬底连接，电容的第二极连接静电端。这样，当发生静电放电时，一方面晶体管和衬底之间发生雪崩击穿会产生电流进入衬底，另一方面在电容处还会产生耦合电流进入衬底，使得衬底的电位变化幅度更大而且变化得更快，从而能够快速导通静电保护结构中的寄生三极管(Bipolar JunctionTransistor，BJT)，以将静电放电电流进行泄放，起到良好的静电保护作用，避免损伤器件。
附图说明
图1为一种GGNMOS静电保护结构的电路结构示意图；
图2为一种GCNMOS静电保护结构的电路结构示意图；
图3为一种反相NMOS静电保护结构的电路结构示意图；
图4为本公开实施例提供的一种静电保护结构的组成结构示意图一；
图5为本公开实施例提供的一种静电保护结构的组成结构示意图二；
图6为本公开实施例提供的一种静电保护结构的电路结构示意图；
图7为本公开实施例提供的一种静电保护结构的组成结构示意图三；
图8为本公开实施例提供的一种静电保护结构的等效BJT示意图一；
图9为本公开实施例提供的一种静电保护结构的等效BJT示意图二；
图10为本公开实施例提供的一种静电保护结构的组成结构示意图四；
图11为本公开实施例提供的一种静电保护结构的组成结构示意图五；
图12为本公开实施例提供的一种可控硅整流器的组成结构示意图；
图13为本公开实施例提供的一种半导体存储器的组成结构示意图。
具体实施方式
下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅用于解释相关公开，而非对该公开的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关公开相关的部分。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。
在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。
需要指出，本公开实施例所涉及的术语“第一\第二\第三”仅仅是区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。
为了保护半导体存储器免于受到静电放电的危害，需要对半导体存储器进行静电放电保护，N沟道金属氧化物半导体场效应管(N-type channel Metal OxideSemiconductor，NMOS管)是对半导体存储器进行静电放电保护的手段之一。例如，图1为一种栅极接地NMOS(Gate Ground NMOS，GGNMOS)静电保护结构的电路结构示意图，图2为一种栅极耦合NMOS(Gate Coupled NMOS，GCNMOS)静电保护结构的电路结构示意图，图3为一种反相NMOS静电保护结构的电路结构示意图。
需要说明的是，在图1、图2和图3中，Hi表示静电端，Lo表示电荷泄放端，R表示电阻，C表示电容，M和M2均表示NMOS管，M1表示P沟道金属氧化物半导体场效应管(P-typechannel Metal Oxide Semiconductor，PMOS管)。在图1所示的GGNMOS静电保护结构中，NMOS管M的栅极通过电阻R连接至电荷泄放端Lo，NMOS管M的漏极与静电端Hi连接，NMOS管M的源极与电荷泄放端Lo连接，该GGNMOS静电保护结构主要采用电路中的寄生横向NPN三极管来泄放静电放电电流。
在图2所示的GCNMOS静电保护结构中，NMOS管M的栅极通过电阻R连接至电荷泄放端Lo，NMOS管M的栅极还与电容C的一端连接，电容C的另一端与静电端Hi连接，NMOS管的漏极和源极分别与静电端Hi和电荷泄放端Lo连接，该GCNMOS静电保护结构通过电阻R和电容C耦合来增加栅极电压，在静电放电电流下，沟道率先开启而代替MOS结构漏-衬结击穿而产生导通电流，最终将静电放电电流进行泄放。
图3为一种电阻电容(RC)+反相NMOS的静电保护结构，NMOS管M2和PMOS管M1组成反相器，NMOS管M2的栅极和PMOS管的栅极连接在一起作为反相器的输入端，NMOS管M2的栅极和PMOS管的栅极通过电容C连接至电荷泄放端Lo，并通过电阻R连接至静电端Hi，PMOS管M1的源极和NMOS管M的漏极均与静电端Hi连接，NMOS管M2的源极和NMOS管M的源极均与电荷泄放端Lo连接，PMOS管M1的漏极和NMOS管M2的漏极相连作为反相器的输出端，并连接至NMOS管M的栅极，该静电保护结构通过电容C和电阻R的耦合，并将反相器的输出作为NMOS管M的栅极信号，最终将静电放电电流进行泄放。
可以理解，随着半导体的制程越来越先进，沟道长度越来越短，结深越来越浅，氧化层越来越薄，ESD保护设计的窗口越来越小，ESD保护设计面临的挑战越来越大。
本公开实施例提供了一种静电保护结构，包括：衬底；形成于衬底中的晶体管，晶体管的第一极连接静电端，晶体管的第二极和晶体管的栅极连接电荷泄放端；电容，电容的第一极与衬底连接，电容的第二极连接静电端。这样，当发生静电放电时，一方面晶体管和衬底之间发生雪崩击穿会产生电流进入衬底，另一方面在电容处还会产生耦合电流进入衬底，使得衬底的电位变化幅度更大而且变化速度更快，从而能够快速导通静电保护结构中的寄生BJT，以将静电放电电流进行泄放，起到良好的静电保护作用，避免损伤器件。
下面将结合附图对本公开各实施例进行详细说明。
本公开的一实施例中，参见图4，其示出了本公开实施例提供的一种静电保护结构10的组成结构示意图。如图1所示，该静电保护结构10可以包括：
衬底11；
形成于衬底11中的晶体管12，晶体管12的第一极121与静电端13连接，晶体管12的第二级122和栅极123均与电荷泄放端14连接；
电容15，电容15的第一极与衬底11连接，电容15的第二级与静电端13连接。
需要说明的是，本公开实施例提供的静电保护结构10可以应用于半导体存储器等器件中，在发生静电放电时，对器件起到保护作用，避免器件受损。
图4示出的是静电保护结构10的剖面结构示意图，该静电保护结构10可以包括衬底11、形成在衬底11中的晶体管12以及连接在衬底11和静电端13之间的电容15。其中，静电端13也称作PAD端，为电荷积聚的端口，当静电端13处积聚了大量电荷时，就有可能发生静电放电现象，造成器件损坏。电荷泄放端14为接地端VSS或者电源电压端VDD，通过该静电保护结构10可以将静电端13处积聚的大量电荷泄放至电荷泄放端14，在发生静电放电时，对器件起到保护作用。
还需要说明的是，在衬底11中形成有一寄生双极结型晶体管(简称为寄生BJT)(图4中未示出)，该寄生BJT的发射极和集电极分别与晶体管12的第一极121和第二极122连接，在静电保护中，通过衬底触发导通该寄生BJT，实现静电放电电流泄放，达到保护器件的效果。具体地，当静电端13处积聚大量电荷发生静电放电时，晶体管12和衬底11之间会发生雪崩击穿，产生电流进入衬底11，使衬底电位变化；同时，由于电荷积聚，静电端的电压发生变化，即加载于电容15处的电压发生变化，从而在电容15处会产生耦合电流，耦合电流也会进入衬底11，耦合电流与雪崩击穿产生的电流共同作用，使得衬底电位的变化幅度更大且变化地更快，从而寄生BJT可以快速导通，进而将静电放电电流通过该寄生BJT泄放至电荷泄放端14，实现良好的静电保护效果，相较于常规的GGNMOS等静电保护结构，本公开实施例提供的静电保护结构10可以使得寄生BJT导通更快，从而更快地将静电放电电流泄放，避免由于寄生BJT不能及时导通而导致的静电保护效果差，甚至损伤器件的危害。
在一种具体的实施例中，如图5所示，衬底可以为P型衬底(可用Psub表示)111，晶体管可以包括NMOS管12a，NMOS管12a的第一极和第二极为分别形成于P型衬底111中的第一N型掺杂区N1和第二N型掺杂区N2；
电容可以包括第一电容C1，第一电容C1的第一极与P型衬底111连接，第一电容C1的第二极与静电端13连接。
需要说明的是，在本公开实施例中，如图5所示，晶体管具体可以为NMOS管12a，NMOS管12a的第一极为第一N型掺杂区N1，NMOS管12a的第二极为第二N型掺杂区N2。其中，第一N型掺杂区N1和第二N型掺杂区N2可以均为重掺杂或者均为中掺杂等，具体可以结合实际应用场景设置，这里不作具体限定。
其中，第一N型掺杂区N1可以形成NMOS管12a的漏极，第二N型掺杂区N2可以形成NMOS管12a的源极。
如图5所示，在一些实施例中，电荷泄放端14为接地端VSS，P型衬底111连接接地端VSS，P型衬底111中还形成有P+掺杂区16；其中，第二N型掺杂区N2位于第一N型掺杂区N1和P+掺杂区16之间。第一电容C1的第一极通过P+掺杂区16与P型衬底111连接。
需要说明的是，图6示出了本公开实施例提供的一种静电保护结构10的电路结构示意图，与图5所示的静电保护结构10对应。图5(图6)所示的静电保护结构10用于在发生静电放电时，将静电端13处积聚的大量正电荷进行泄放，以使得器件免受静电放电的损害，在这种情况下，电荷泄放端14为接地端(VSS)，P型衬底111为接地连接。
还需要说明的是，在本公开实施例中，P+掺杂区16为重掺杂，从而可以保证欧姆接触，减少寄生电阻，从而减少压降。P型衬底111接地连接的方式可以为：P型衬底111通过P+掺杂区16连接至接地端VSS，或者P型衬底111直接连接至接地端VSS，这里不作具体限定。
还需要说明的是，第一电容C1的第一极与静电端13连接，第一电容C1的第二极与P+掺杂区16连接，也就是说，第一电容C1可以通过P+掺杂区16连接至P型衬底111。
如图5所示，在P型衬底111中形成有一寄生BJT 1，该寄生BJT 1为NPN型。该寄生BJT 1的发射极与NMOS管12a的漏极连接，该寄生BJT的集电极与NMOS管12a的源极连接，Rsub1表示P型衬底111的等效电阻。当静电端13处积聚了大量正电荷，且P型衬底111的电位抬高至足以导通该NPN型寄生BJT 1时，寄生BJT 1导通，从而能够将静电端13处积聚的大量正电荷产生的静电放电电流通过寄生BJT 1泄放至接地端VSS。
具体来说，图5所示为一种GGNMOS静电保护结构，主要用于将静电端13处积聚的大量正电荷进行泄放。当发生静电放电时，在寄生BJT 1导通后，静电端13处产生的静电放电电流进入第一N型掺杂区N1，并流经寄生BJT 1到达第二N型掺杂区N2，进而泄放到接地端VSS。
还需要说明的是，在本公开实施例中，将寄生BJT 1导通时，静电端13处达到的电压记为寄生BJT 1的触发电压。如图5所示，由于在静电端13和P+掺杂区16之间连接有第一电容C1，在静电端13中，由于正电荷积聚而发生静电放电时，一方面，NMOS管12a的漏极和P型衬底111之间发生雪崩击穿，产生电子和空穴，空穴进入P型衬底111，使得P型衬底111的电位抬高，另一方面，由于静电端13处的电压发生变化，还会在第一电容C1处产生耦合电流进入P型衬底111。在空穴和第一电容C1的耦合电流的共同作用下，P型衬底11的电位会抬得更高更快。这样，可以使得寄生BJT 1的触发电压降低，从而寄生BJT 1能够更快地导通，以将静电放电电流进行泄放，达到更好的泄流效果，更好地保护器件。
进一步地，在一些实施例中，如图5所示，该静电保护结构10还可以包括电阻R1；其中，电阻R1串联在NMOS管12a的栅极G1和电荷泄放端14之间。
需要说明的是，在NMOS管12a的栅极G1和电荷泄放端14之间还串联有一电阻R1。当发生静电放电时，电阻R1还可以起到栅极耦合的作用，促进寄生BJT 1的触发。
作为对比，图7为对应图1的静电保护结构的组成结构示意图，如图7所示，在该GGNMOS静电保护结构中，衬底为P型衬底，NMOS管M的栅极G、源极S和P+掺杂区(图7中的P+)均连接至电荷泄放端Lo，NMOS管M的漏极D连接至静电泄放端Hi，P型衬底中形成有NPN型寄生BJT，寄生BJT的集电极和发射极分别与NMOS管M的源极S和漏极D连接，Rsub表示P型衬底的等效电阻。
图8为对应图1的静电保护结构的等效BJT示意图，图9为对应图5的静电保护结构的等效BJT示意图。当静电放电发生时，NMOS管M的漏极D和P型衬底之间首先发生雪崩击穿，产生电子和空穴，空穴进入P型衬底，使得P型衬底电位抬高，最后使得该寄生BJT导通，将静电放电电流泄放，如图8所示，空穴产生的电流为电流iA。然而，在这种静电保护结构中，触发电压较高，对静电放电保护不利。如图9所示，对于本公开实施例提供的静电保护结构10，当发生静电放电时，不仅存在由于NMOS管的漏极和P型衬底之间的雪崩击穿产生的电流iA，同时还存在由于静电端电压变化而在第一电容C1处产生的耦合电流iC1，其中，耦合电流iC1的大小为：其中，C表示第一电容C1的电容值，dv表示静电端13处的电压变化量，dt表示时间变化量。这样，在雪崩击穿产生的电流iA和耦合电流iC1的共同作用下，使得衬底电位可以抬得更高更快，降低寄生BJT 1的触发电压，寄生BJT 1能够更快地导通，从而将静电放电电流泄放到地，达到更好的静电保护效果。
通过如图5所示的静电保护结构来实施静电保护时，当静电放电发生时，通过第一电容C1产生耦合电流注入NMOS管12a的P型衬底111，能够帮助NMOS管12a的NPN型寄生BJT快速导通。可见，该静电保护结构10不仅触发电压低，静电保护能力强，而且寄生BJT 1导通速度快，还不会影响电路的正常功能，保证了电路的正常工作。
在另一种具体的实现方式中，如图10所示，衬底可以为N型衬底(可用Nsub表示)112，晶体管可以包括PMOS管12b，PMOS管12b的第一极和第二极分别为形成于N型衬底112中的第一P型掺杂区P1和第二P型掺杂区P2。
需要说明的是，在本公开实施例中，如图10所示，晶体管具体可以为PMOS管12b，PMOS管12b的第一极为第一P型掺杂区P1，PMOS管12b的第二极为第二P型掺杂区P2。其中，第一P型掺杂区P1和第二P型掺杂区P2可以均为重掺杂或者均为轻掺杂等，具体可以结合实际应用场景设置，这里不作具体限定。
其中，第一P型掺杂区P1可以形成PMOS管12b的源极，第二P型掺杂区P2用于形成PMOS管12b的漏极。
如图10所示，在一些实施例中，电荷泄放端14为电源电压端VDD，N型衬底112连接电源电压端VDD，N型衬底112中还形成有N+掺杂区17；其中，第二P型掺杂区P2位于第一P型掺杂区P1和N+掺杂区17之间。电容的第一极通过N+掺杂区17与N型衬底112连接。
需要说明的是，在图10所示的具体示例中，电容具体可以为第二电容C2，第二电容C2连接在静电端13和N+掺杂区17之间。该静电保护结构10用于在发生静电放电时，将静电端13处积聚的大量负电荷进行泄放，从而避免静电放电损伤器件，在这种情况下，电荷泄放端14为电源电压端(VDD)。其中，N型衬底112与电源电压端VDD连接。
还需要说明的是，在本公开实施例中，N+掺杂区17可以为重掺杂，从而减少寄生电阻，有利于静电放电电流泄放。N型衬底112与电源电压端VDD的连接方式可以为：N型衬底112通过N+掺杂区17连接至电源电压端VDD，或者N型衬底112直接连接至电源电压端VDD，这里不作具体限定。
还需要说明的是，第二电容C2的第一极与静电端13连接，第二电容C2的第二极与N+掺杂区17连接，也就是说，第二电容C2可以通过N+掺杂区17连接至N型衬底112。
如图10所示，在N型衬底112中形成有一寄生BJT 2，该寄生BJT 2为PNP型。该寄生BJT 2的发射极和集电极分别与PMOS管12b的第一P型掺杂区和第二P型掺杂区连接，Rsub2表示该N型衬底112的等效电阻。当静电端13处积聚了大量负电荷，且P型衬底112的电位降低至足以导通该PNP型寄生BJT 2时，寄生BJT 2导通，从而能够将静电端13处积聚大量负电荷产生的静电放电电流通过寄生BJT 2泄放至电源电压端VDD。
具体来说，图10所示为一种GGPMOS静电保护结构，主要用于将静电端13处积聚的大量负电荷进行泄放。当发生静电放电时，在寄生BJT 2导通后，静电端13处产生的静电放电电流进入第二P型掺杂区P2，并流经寄生BJT 2到达第一N型掺杂区P1，进而泄放到电源电压端VDD。
在本公开实施例中，由于在静电端13和N+掺杂区之间连接有第二电容C2，这样，在静电端13中，由于负电荷积聚发生静电放电时，一方面，PMOS管12b和N型衬底112之间发生雪崩击穿，产生电子和空穴，电子进入N型衬底112，使得N型衬底112的电位降低，另一方面，由于静电端13处的电压发生变化，还会在电容15处产生耦合电流进入N型衬底112。在电子和电容15的耦合电流的共同作用下，N型衬底11的电位会降低得更快且更低，从而使得寄生BJT 2能够更快更灵敏地触发并导通，从而将静电放电电流进行泄放，达到更好的泄流效果，更好地保护器件。
进一步地，在一些实施例中，如图10所示，该静电保护结构10还可以包括电阻R2；其中，电阻R2串联在PMOS管12b的栅极G2和电荷泄放端14之间。
需要说明的是，在PMOS管12b的栅极G2和电荷泄放端14之间还串联有一电阻R2。当发生静电放电时，电阻R2还可以起到栅极耦合的作用，促进寄生BJT 2的触发。
进一步地，如图10所示，该N型衬底112可以设置于P型衬底111中。
需要说明的是，在本公开实施例中，当衬底为N型衬底112时，N型衬底112可以设置在P型衬底111中。
在又一种具体的实施例中，在图5所示的静电保护结构10的基础上，参见图11，其示出了本公开实施例提供的又一种静电保护结构10的组成结构示意图。如图11所示，P型衬底112中还形成有N型阱区(N-Well)113，晶体管12还可以包括PMOS管12b，PMOS管12b设置于N型阱区113中，PMOS管12b的第一极和栅极G2连接至电源电压端VDD，PMOS管12b的第二极连接至静电端VSS；
第二电容C2，第二电容C2的第一极连接N型阱区112，第二电容C2的第二极连接静电端13。
需要说明的是，在本公开实施例中，如图11所示，静电保护结构10中还可以同时包括NMOS管12a和PMOS管12b。其中，NMOS管12a直接形成在P型衬底111中，同时，在P型衬底111中还形成有N型阱区113，PMOS管12b则形成在N型阱区113中。这里，可以参照图10，N型阱区113相当于图10中的N型衬底112。
还需要说明的是，图11所示的静电保护结构中既包括包括如图5所示的GGNMOS静电保护结构和如图10所示的GGPMOS静电保护结构。这时候，静电泄放端14包括接地端VSS和电源电压端VDD。也就是说，在静电端13处积聚了大量正电荷时，可以通过GGNMOS将积聚大量正电荷产生的静电放电电流泄放到接地端VSS；在在静电端13处积聚了大量负电荷时，可以通过GGPMOS将积聚大量负电荷产生的静电放电电流泄放到电源电压端VDD。这样，可以实现在多种不同的应用场景下对器件的静电保护效果。
在一些实施例中，如图11所示，PMOS管12b的第一极和第二极分别为形成于N型阱区113中的第一P型掺杂区P1和第二P型掺杂区P2，N型阱区113中还形成有N+掺杂区17，第二P型掺杂区P2位于第一P型掺杂区P1和N+掺杂区17之间。
在一些实施例中，如图11所示，第二电容C2的第一极通过N+掺杂区17与N型阱区113连接。
在一些实施例中，如图11所示，N型阱区113连接电源电压端VDD。
需要说明的是，在图11所示的静电保护结构10中，N+掺杂区17、第二P型掺杂区P2、第一N型掺杂区N1和P+掺杂区16均连接至静电端13，而且N+掺杂区17可以通过第二电容C2连接至静电端13，P+掺杂区16可以通过第一电容C1连接至静电端13。
P型衬底111、NMOS管N1的栅极G1和第二N型掺杂区N2均连接至接地端VSS，而且NMOS管12a的栅极G1可以通过第一电阻R1连接至接地端VSS。其中，P型衬底111可以直接连接至接地端VSS，也可以通过P+掺杂区16连接至接地端VSS。
N型阱区113、N+掺杂区17、PMOS管12b的栅极G2和第一P型掺杂区P1均连接至电源电压端VDD，而且PMOS管12b的栅极G2可以通过第二电阻R2连接至电源电压端VDD，N型阱区113可以直接连接至电源电压端VDD，也可以通过N+掺杂区17连接至电源电压端VDD。
在P型衬底111中，形成有NPN型寄生BJT 1，该寄生BJT 1形成在NMOS管12a的第一级和第二级之间，Rsub1表示P型衬底111的寄生电阻，当静电端13处积聚大量正电荷时并发生静电放电时，在雪崩击穿产生的电流和第一电容C1处的耦合电流的共同作用下，P型衬底111的衬底电位会抬得更高更快，从而快速导通寄生BJT 1，将静电放电电流通过该寄生BJT1泄放至接地端VSS。
在N型阱区113中，形成有PNP型寄生BJT 2，该寄生BJT 2形成在PMOS管12b的第一极和第二极之间，Rsub2表示N型阱区113的寄生电阻，当静电端13处积聚大量负电荷并发生静电放电时，在雪崩击穿产生的电流和电容C2处的耦合电流的共同作用下，N型阱区的电位会更快得降低，且降低得幅度大，从而快速导通寄生BJT 2，将静电放电电流通过该寄生BJT2泄放至电源电压端VDD。
这样，本公开实施例所提供的静电保护结构10，能够减小触发电压，实现寄生BJT快速导通，实现静电保护的目的。
本公开实施例提供了一种静电保护结构，包括衬底；形成于衬底中的晶体管，晶体管的第一极连接静电端，晶体管的第二极和晶体管的栅极连接电荷泄放端；电容，电容的第一极与衬底连接，电容的第二极连接静电端。这样，当发生静电放电时，一方面晶体管和衬底之间发生雪崩击穿会产生电流进入衬底，另一方面在电容处还会产生耦合电流进入衬底，使得衬底的电位变化幅度更大而且变化得更快，从而能够快速导通静电保护结构中的寄生BJT，以将静电放电电流进行泄放，起到良好的静电保护作用，避免损伤器件。
本公开的另一实施例中，参见图12，其示出了本公开实施例提供的一种可控硅整流器20(Silicon Controlled Rectifier，SCR)的组成结构示意图。如图12所示，该可控硅整流器20包括前述实施例任一项所述的静电保护结构10。
需要说明的是，这种通过电容增加耦合电流来使得寄生BJT快速导通的静电泄放方式还可以用应用于SCR等衬底触发的静电保护器件中，对于该可控硅整流器20而言，由于其包括前述实施例所述的静电保护结构10，从而在发生静电放电时，衬底的电位变化幅度更大而且变化得更快，从而能够快速导通静电保护结构中的寄生BJT，以将静电放电电流进行泄放，起到良好的静电保护作用，达到静电保护的目的，避免损伤器件。
本公开的又一实施例中，参见图13，其示出了本公开实施例提供的一种半导体存储器30的组成结构示意图。如图13所示，该半导体存储器30包括前述实施例任一项所述的静电保护结构10。
需要说明的是，该静电保护结构可以应用于各类半导体集成电路中，例如逻辑电路、模拟电路以及各类存储器芯片的静电保护。半导体存储器30可以为动态随机存取存储器(Dynamic Random Access Memory，DRAM)、静态随机存取存储器(Static Random-AccessMemory，SRAM)等。对于半导体存储器30而言，由于其包括前述实施例所述的静电保护结构10，从而在发生静电放电时，衬底的电位变化幅度更大而且变化得更快，从而能够快速导通静电保护结构中的寄生BJT，以将静电放电电流进行泄放，起到良好的静电保护作用，达到静电保护的目的，避免损伤器件。
以上所述，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围。
需要说明的是，在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。
本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。
本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。
本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (17)

1.一种静电保护结构，其特征在于，所述静电保护结构包括：
衬底；
形成于所述衬底中的晶体管，所述晶体管的第一极与静电端连接，所述晶体管的第二极和所述晶体管的栅极均与电荷泄放端连接；
电容，所述电容的第一极与所述衬底连接，所述电容的第二极与所述静电端连接。
2.根据权利要求1所述的静电保护结构，其特征在于，所述衬底为P型衬底，所述晶体管包括NMOS管，所述NMOS管的第一极和第二极为分别形成于所述P型衬底中的第一N型掺杂区和第二N型掺杂区；
所述电容包括第一电容，所述第一电容的第一极与所述P型衬底连接，所述第一电容的第二极与所述静电端连接。
3.根据权利要求2所述的静电保护结构，其特征在于，所述P型衬底中还形成有P+掺杂区；其中，
所述第二N型掺杂区位于所述第一N型掺杂区和所述P+掺杂区之间。
4.根据权利要求3所述的静电保护结构，其特征在于，
所述第一电容的第一极通过所述P+掺杂区与所述P型衬底连接。
5.根据权利要求2所述的静电保护结构，其特征在于，所述电荷泄放端为接地端，所述P型衬底连接所述接地端。
6.根据权利要求2所述的静电保护结构，其特征在于，所述静电保护结构还包括电阻；其中，
所述电阻串联在所述NMOS管的栅极和所述电荷泄放端之间。
7.根据权利要求1所述的静电保护结构，其特征在于，所述衬底为N型衬底，所述晶体管包括PMOS管，所述PMOS管的第一极和第二极分别为形成于所述N型衬底中的第一P型掺杂区和第二P型掺杂区。
8.根据权利要求7所述的静电保护结构，其特征在于，所述N型衬底中还形成有N+掺杂区；其中，
所述第二P型掺杂区位于所述第一P型掺杂区和所述N+掺杂区之间。
9.根据权利要求8所述的静电保护结构，其特征在于，
所述电容的第一极通过所述N+掺杂区与所述N型衬底连接。
10.根据权利要求7所述的静电保护结构，其特征在于，所述电荷泄放端为电源电压端，所述N型衬底连接所述电源电压端。
11.根据权利要求7至10任一项所述的静电保护结构，其特征在于，所述N型衬底设置于P型衬底中。
12.根据权利要求2至6任一项所述的静电保护结构，其特征在于，所述P型衬底中还形成有N型阱区，所述晶体管还包括PMOS管，所述PMOS管设置于所述N型阱区中，所述PMOS管的第一极和栅极连接至电源电压端，所述PMOS管的第二极连接至所述静电端；
第二电容，所述第二电容的第一极连接所述N型阱区，所述第二电容的第二极连接所述静电端。
13.根据权利要求12所述的静电保护结构，其特征在于，所述PMOS管的第一极和第二极分别为形成于所述N型阱区中的第一P型掺杂区和第二P型掺杂区，所述N型阱区中还形成有N+掺杂区，所述第二P型掺杂区位于所述第一P型掺杂区和所述N+掺杂区之间。
14.根据权利要求13所述的静电保护结构，其特征在于，所述第二电容的第一极通过所述N+掺杂区与所述N型阱区连接。
15.根据权利要求12所述的静电保护结构，其特征在于，所述N型阱区连接所述电源电压端。
16.一种可控硅整流器，其特征在于，包括如权利要求1至15任一项所述的静电保护结构。
17.一种半导体存储器，其特征在于，包括如权利要求1至15任一项所述的静电保护结构。
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