CN117200794A - 一种基于电容裂解的sar adc电路及其量化方法 - Google Patents
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Abstract
本发明公开了一种基于电容裂解的SAR ADC电路及其量化方法，该电路包括：采样开关电路模块、DAC裂解电容阵列模块、比较器模块和逻辑控制电路模块。该量化方法包括：获取差分模拟信号；将差分模拟信号进行采样处理，输出正端电压值与负端电压值；对正端电压值与负端电压值进行比较处理，输出电压切换控制结果；根据电压切换控制结果控制比较器模块的工作与DAC裂解电容阵列模块的电压切换。本发明通过当被量化电压落入到裂解电容形成的旁路窗口内时，可以跳过后面部分电容的电压切换，直接对更低权重的电容进行电压变换，从而实现降低功耗和提升量化精度。本发明作为一种基于电容裂解的SAR ADC电路及其量化方法，可广泛应用于集成电路技术领域。
Description
技术领域
本发明涉及集成电路技术领域，尤其涉及一种基于电容裂解的SAR ADC电路及其量化方法。
背景技术
逐次逼近寄存器模数转换器主要是将自然界连续的模拟信号转换成模拟信号转换成可以供电路系统处理的数字信号。由于逐次逼近寄存器独特的量化方式和电路结构而在能耗效率方面一直具有较大的优势和潜力，并且内部的数字结构可以持续受益于CMOS工艺的缩小。但是传统的逐次二分法逼近式量化方式必须按照固定的程序进行电容阵列电压的切换，对某些范围内的输入信号，会存在不必要的转换周期，进而造成大量的功耗浪费，这构成了SAR ADC(逐次逼近寄存器型模数转换器)能效降低的设计瓶颈；
而对于SAR ADC的功耗主要集中在三个模块，分别是DAC、比较器以及数字逻辑电路，对于中等分辨率的SAR ADC，随着量化精度呈指数增长的电容器开关占据了大部分功耗。采用合适的电容器阵列和翻转策略，可以很大程度上降低ADC的功耗，因此为了进一步降低功耗，避免不必要转换周期，旁路窗口开关的概念被提出来，但是现有的旁路窗口开关结构需要两个额外比较器以及专门的外部参考电压来实现旁路检测，这会存在窗口大小影响量化精度、旁路窗口检测逻辑的复杂电路和额外功耗等问题；而对于现有的一种基于生理信号特征添加动态可跟踪旁路窗口的结构，可以依据人体生理信号的不同变化，动态调整窗口函数的范围。当信号超出预定义的旁路窗口范围时，ADC切换回全范围模式以重新获取信号，窗口调整过程存在能量浪费，再者对于现有的旁路窗SAR ADC结构，其旁路窗口添加需要一个粗略窗口检测电路以及一个精确窗口判断电路，这两个电路模块对半导体生产工艺、温度等极其敏感，工作过程中会存在旁路窗口添加准确性的问题。这不仅增加了ADC的功耗，也降低了ADC的量化精度。
发明内容
为了解决上述技术问题，本发明的目的是提供一种基于电容裂解的SAR ADC电路及其量化方法，通过当被量化电压落入到裂解电容形成的旁路窗口内时，可以跳过后面部分电容的电压切换，直接对更低权重的电容进行电压变换，从而实现降低功耗和提升量化精度。
本发明所采用的第一技术方案是：一种基于电容裂解的SAR ADC电路，包括采样开关电路模块、DAC裂解电容阵列模块、比较器模块和逻辑控制电路模块，所述采样开关电路模块的输出端与所述DAC裂解电容阵列模块的第一输入端连接，所述DAC裂解电容阵列模块的输出端与所述比较器模块的第一输入端连接，所述比较器模块的输出端与所述逻辑控制电路模块的输入端连接，所述逻辑控制电路模块的输出端分别与所述DAC裂解电容阵列模块的第二输入端、所述比较器模块的第二输入端反馈连接，其中：
所述采样开关电路模块用于获取差分模拟信号；
所述DAC裂解电容阵列模块用于根据采样时钟信号将所述差分模拟信号采样至所述DAC裂解电容阵列模块中的电容上极板，输出正端电压值与负端电压值；
所述比较器模块用于获取控制时钟信号，并对所述正端电压值与所述负端电压值进行比较处理，输出电压切换控制结果；
所述逻辑控制电路模块用于根据所述电压切换控制结果控制所述比较器模块的工作与所述DAC裂解电容阵列模块的电压切换。
进一步，所述DAC裂解电容阵列模块包括第一子电容阵列模块、第二子电容阵列模块、第三子电容阵列模块和第四子电容阵列模块，所述第一子电容阵列模块的输入端与所述采样开关电路模块的第一输出端连接，所述第一子电容阵列模块的输出端与所述第二子电容阵列模块的输入端，所述第二子电容阵列模块的输出端与所述比较器模块的正极端连接，所述第三子电容阵列模块的输入端与所述采样开关电路模块的第二输出端连接，所述第三子电容阵列模块的输出端与所述第四子电容阵列模块的输入端，所述第四子电容阵列模块的输出端与所述比较器模块的负极端连接，其中：
所述第一子电容阵列模块、所述第二子电容阵列模块、所述第三子电容阵列模块和所述第四子电容阵列模块用于获取采样时钟信号，并根据所述采样时钟信号对所述差分模拟信号进行采样处理，输出所述正端电压值与所述负端电压值。
进一步，所述第一子电容阵列模块包括第一电容组和第一开关组，所述第二子电容阵列模块包括第二电容组和第二开关组，所述第三子电容阵列模块包括第三电容组和第三开关组，所述第四子电容阵列模块包括第四电容组和第四开关组，其中：
所述第一电容组包括多个第一电容Ca1～Caj，所述第一开关组包括多个第一开关，且每个所述第一电容的第一端均用于接收第一差分模拟信号Vin+，所述第一电容的第二端均与所述第一开关的第一端电性连接，所述第一开关的第二端选择性连接到基准电压VCM、基准电压VREF或地电平VGND；
所述第二电容组包括多个第二电容Cb1～Cbj，所述第二开关组包括多个第二开关，且每个所述第二电容的第一端均用于接收第一差分模拟信号Vin+，所述第二电容的第二端均与所述第二开关的第一端电性连接，所述第二开关的第二端选择性连接到基准电压VCM、基准电压VREF或地电平VGND；
所述第三电容组包括多个第三电容Cd1～Cdj，所述第三开关组包括多个第三开关，且每个所述第三电容的第一端均用于接收第二差分模拟信号Vin-，所述第三电容的第二端均与所述第三开关的第一端电性连接，所述第三开关的第二端选择性连接到基准电压VCM、基准电压VREF或地电平VGND；
所述第四电容组包括多个第四电容Ce1～Cej，所述第四开关组包括多个第四开关，且每个所述第四电容的第一端均用于接收第二差分模拟信号Vin-，所述第四电容的第二端均与所述第四开关的第一端电性连接，所述第四开关的第二端选择性连接到基准电压VCM、基准电压VREF或地电平VGND。
本发明所采用的第二技术方案是：一种基于电容裂解的SAR ADC电路的量化方法，包括以下步骤：
基于采样开关电路模块获取差分模拟信号；
根据采样时钟信号，通过DAC裂解电容阵列模块将所述差分模拟信号进行采样处理，输出正端电压值与负端电压值；
获取控制时钟信号，基于比较器模块对所述正端电压值与所述负端电压值进行比较处理，输出电压切换控制结果；
根据所述电压切换控制结果控制所述比较器模块的工作与所述DAC裂解电容阵列模块的电压切换。
进一步，所述根据采样时钟信号，通过DAC裂解电容阵列模块将所述差分模拟信号进行采样处理，输出正端电压值与负端电压值这一步骤，其具体包括：
获取采样时钟信号；
当所述采样时钟信号处于高电平波段时，触发所述DAC裂解电容阵列模块处于采样阶段，对所述差分模拟信号进行采样处理获取正端电压值与负端电压值；
其中，所述对所述差分模拟信号进行采样处理获取正端电压值与负端电压值，包括：
将所述DAC裂解电容阵列模块中的第一电容组中的第一电容Caj、Caj-1、Caj-2的下极板和所述DAC裂解电容阵列模块中的第四电容组中的第四电容Cej、Cej-1、Cej-2的下极板接基准电压VREF，将所述DAC裂解电容阵列模块中的第二电容组中的第二电容Cbj、Cbj-1、Cbj-2的下极板和所述DAC裂解电容阵列模块中的第三电容组中的第三电容Cdj、Cdj-1、Cdj-2的下极板接地电平VGND；
将所述DAC裂解电容阵列模块中的第一电容组中的第一电容Caj-3至Ca1的下极板、所述DAC裂解电容阵列模块中的第二电容组中的第二电容Cbj-3至Cb1的下极板、所述DAC裂解电容阵列模块中的第三电容组中的第三电容Cdj-3至Cd1的下极板和所述DAC裂解电容阵列模块中的第四电容组中的第四电容Cej-3至Ce1的下极板接基准电压VCM；
将第一差分模拟信号Vin+输入至所述DAC裂解电容阵列模块中的第一电容组的上极板和第二电容组的上极板并采样为正端电压值Vp，将第二差分模拟信号Vin-输入至所述DAC裂解电容阵列模块中的第三电容组的上极板和第四电容组的上极板并采样为负端电压值Vn。
进一步，所述获取控制时钟信号，基于比较器模块对所述正端电压值与所述负端电压值进行比较处理，输出电压切换控制结果这一步骤，其具体包括：
获取控制时钟信号，所述控制时钟信号包括第一控制时钟信号和第二控制时钟信号；
当所述第一控制时钟信号表示高电平时，所述比较器模块接收所述正端电压值Vp与所述负端电压值Vn并进行第一次比较处理；
若所述正端电压值Vp大于所述负端电压值Vn，则输出量化值D[9]＝1；
若所述正端电压值Vp小于所述负端电压值Vn，则输出量化值D[9]＝0；
当所述第二控制时钟信号表示高电平时，所述比较器模块接收所述正端电压值Vp与所述负端电压值Vn并进行第二次比较处理，输出量化值D[8]1st，其中，量化值D[8]包括量化值D[8]1st和量化值D[8]2nd，若所述量化值D[9]和量化值D[8]1st亦或结果为1，输出D[8]的值，否则进行再次量化出量化值D[8]2nd再输出量化值D[8]；
整合所述量化值D[9]和量化值D[8]1st，得到电压切换控制结果。
进一步，所述根据所述电压切换控制结果控制所述比较器模块的工作与所述DAC裂解电容阵列模块的电压切换这一步骤，其具体包括：
对所述量化值D[9]进行判断；
若所述量化值D[9]＝1，则控制所述DAC裂解电容阵列模块中的第一电容组中的第一电容Caj的下极板切换连接到地电平VGND，以及控制所述DAC裂解电容阵列模块中的第三电容组中的第三电容Cdj的下极板切换连接到基准电压VREF；
若所述量化值D[9]＝0，则控制所述DAC裂解电容阵列模块中的所述第二电容组中的第二电容Cbj的下极板切换连接到基准电压VREF，以及控制所述DAC裂解电容阵列模块中的第四电容组中的第四电容Cej的下极板切换连接到地电平VGND；
引入旁路窗函数，对所述量化值D[9]和所述量化值D[8]1st进行异或逻辑判断，并对所述DAC裂解电容阵列模块的电压切换。
进一步，所述引入旁路窗函数，对所述量化值D[9]和所述量化值D[8]1st进行异或逻辑判断，并对所述DAC裂解电容阵列模块的电压切换这一步骤，其具体包括：
引入旁路窗函数，对所述量化值D[9]和所述量化值D[8]1st进行异或逻辑判断；
若所述量化值D[9]和所述量化值D[8]1st不相等，则异或逻辑结果输出为1，并对所述第一电容组中的第一电容Caj-3的下极板、第二电容组中的第二电容Cbj-3的下极板、所述第三电容组中的第三电容Cdj-3的下极板和第四电容组中的第四电容Cej-3的下极板进行电压切换；
若所述量化值D[9]和所述量化值D[8]1st相等，则异或逻辑结果输出为0，并对所述第一电容组中的第一电容Caj-1的下极板、第二电容组中的第二电容Cbj-1的下极板、所述第三电容组中的第三电容Cdj-1的下极板和第四电容组中的第四电容Cej-1的下极板进行电压切换。
进一步，所述若所述量化值D[9]和所述量化值D[8]1st不相等，则异或逻辑结果输出为1，并对所述第一电容组中的第一电容Caj-3的下极板、第二电容组中的第二电容Cbj-3的下极板、所述第三电容组中的第三电容Cdj-3的下极板和第四电容组中的第四电容Cej-3的下极板进行电压切换这一步骤，其具体包括：
若所述量化值D[9]＝1且所述量化值D[8]1st＝0，则对所述第一电容组中的第一电容Caj-3的下极板和第二电容组中的第二电容Cbj-3的下极板切换连接到基准电压VREF，对所述第三电容组中的第三电容Cdj-3的下极板和第四电容组中的第四电容Cej-3的下极板切换连接到地电平VGND；
若所述量化值D[9]＝0且所述量化值D[8]1st＝1，则对所述第一电容组中的第一电容Caj-3的下极板和第二电容组中的第二电容Cbj-3的下极板切换连接到地电平VGND，对所述第三电容组中的第三电容Cdj-3的下极板和第四电容组中的第四电容Cej-3的下极板切换连接到基准电压VREF。
进一步，所述若所述量化值D[9]和所述量化值D[8]1st相等，则异或逻辑结果输出为0，并对所述第一电容组中的第一电容Caj-1的下极板、第二电容组中的第二电容Cbj-1的下极板、所述第三电容组中的第三电容Cdj-1的下极板和第四电容组中的第四电容Crj-1的下极板进行电压切换这一步骤，其具体包括：
若所述量化值D[9]和所述量化值D[8]1st均为1，则对所述第一电容组中的第一电容Caj-1的下极板和第二电容组中的第二电容Cbj-1的下极板切换连接到地电平VGND，对所述第三电容组中的第三电容Cdj-1的下极板和第四电容组中的第四电容Cej-1的下极板切换连接到基准电压VREF；
引入所述量化值D[8]2nd，若所述量化值D[8]2nd＝0，则对所述第一电容组中的第一电容Caj-3的下极板和第二电容组中的第二电容Cbj-3的下极板切换连接到基准电压VREF，对所述第三电容组中的第三电容Cdj-3的下极板和第四电容组中的第四电容Cej-3的下极板切换连接到地电平VGND，若所述量化值D[8]2nd＝1，则对所述第一电容组中的第一电容Caj-2的下极板和第二电容组中的第二电容Cbj-2的下极板切换连接到地电平VGND，对所述第三电容组中的第三电容Cdj-2的下极板和第四电容组中的第四电容Cej-2的下极板切换连接到基准电压VREF；
若所述量化值D[9]和所述量化值D[8]1st均为0，则对所述第一电容组中的第一电容Caj-1的下极板和第二电容组中的第二电容Cbj-1的下极板切换连接到基准电压VREF，对所述第三电容组中的第三电容Cdj-1的下极板和第四电容组中的第四电容Cej-1的下极板切换连接到地电平VGND；
引入所述量化值D[8]2nd，若所述量化值D[8]2nd＝1，则对所述第一电容组中的第一电容Caj-3的下极板和第二电容组中的第二电容Cbj-3的下极板切换连接到地电平VGND，对所述第三电容组中的第三电容Cdj-3的下极板和第四电容组中的第四电容Cej-3的下极板切换连接到基准电压VREF，若所述量化值D[8]2nd＝0，则不进行切换电压则对所述第一电容组中的第一电容Caj-2的下极板和第二电容组中的第二电容Cbj-2的下极板切换连接到基准电压VREF，对所述第三电容组中的第三电容Cdj-2的下极板和第四电容组中的第四电容Cej-2的下极板切换连接到地电平VGND。
本发明电路及量化方法的有益效果是：本发明通过将采样开关电路闭合，差分信号通过采样开关电路被DAC裂解电容阵列采样到电容的上极板并且保持，将最低权重的dummy电容作为量化电容的方式，连接电容阵列上极板的比较器直接对采样到的信号进行比较大小，使电容阵列的总电容值下降为原来的二分之一从而使量化功耗降低一半，提高了电容阵列的匹配度，根据比较器比较结果，通过逻辑控制电路，进一步控制比较器的工作和电容阵列的电压切换，进而实现降低功耗和提升量化下精度的目的，最终实现对差分信号的量化。
附图说明
图1是本发明实施例一种基于电容裂解的SAR ADC电路的原理示意图；
图2是本发明实施例一种基于电容裂解的SAR ADC电路的量化方法的步骤流程示意图；
图3是传统的10-bit SAR ADC结构的电路原理示意图；
图4是现有的旁路窗口概念的SAR ADC结构的电路原理示意图；
图5是现有的基于生理信号特征的动态可跟踪旁路窗口SAR ADC结构的电路原理示意图；
图6是现有的一种粗细校正旁路窗口SAR ADC结构的电路原理示意图；
图7是本发明具体实施例一种基于电容裂解的SAR ADC电路的原理框架示意图；
图8是本发明具体实施例SAR ADC量化时序的示意图；
图9是本发明具体实施例电容阵列采样模块的电路原理示意图；
图10是本发明具体实施例采样频率Fin＝20.84kHz时的FFT频谱示意图；
图11是本发明具体实施例11-bit的SAR ADC结构的电路原理示意图；
图12是本发明具体实施例9-bit的SAR ADC结构的电路原理示意图。
附图标记：1、采样开关电路模块；2、DAC裂解电容阵列模块；3、比较器模块；4、逻辑控制电路模块；211、第一子电容阵列模块；212、第二子电容阵列模块；213、第三子电容阵列模块；214、第四子电容阵列模块。
具体实施方式
下面结合附图和具体实施例对本发明做进一步的详细说明。对于以下实施例中的步骤编号，其仅为了便于阐述说明而设置，对步骤之间的顺序不做任何限定，实施例中的各步骤的执行顺序均可根据本领域技术人员的理解来进行适应性调整。
如图3所示的传统的逐次二分法逼近式量化方式必须按照固定的程序进行电容阵列电压的切换，对某些范围内的输入信号，会存在不必要的转换周期，进而造成大量的功耗浪费；
如图4所示，为了进一步降低功耗，避免不必要转换周期，旁路窗口开关的概念被提出来。但该结构需要两个额外比较器以及专门的外部参考电压来实现旁路检测，这会存在窗口大小影响量化精度、旁路窗口检测逻辑的复杂电路和额外功耗等问题。
如图5所示提出了一种基于生理信号特征添加动态可跟踪旁路窗口的结构，可以依据人体生理信号的不同变化，动态调整窗口函数的范围。当信号超出预定义的旁路窗口范围时，ADC切换回全范围模式以重新获取信号，窗口调整过程存在能量浪费。
如图6所示的旁路窗SAR ADC结构。该结构的旁路窗口添加需要一个粗略窗口检测电路以及一个精确窗口判断电路，这两个电路模块对半导体生产工艺、温度等极其敏感，工作过程中会存在旁路窗口添加准确性的问题。这不仅增加了ADC的功耗，也降低了ADC的量化精度。
基于此，本发明通过采用一种裂解的电容阵列和旁路窗口量化时序，降低了ADC的量化功耗并且提高了量化精度。
参照图1和图7，本发明提供了一种基于电容裂解的SAR ADC电路，包括采样开关电路模块1、DAC裂解电容阵列模块2、比较器模块3和逻辑控制电路模块4，采样开关电路模块1的输出端与DAC裂解电容阵列模块2的第一输入端连接，DAC裂解电容阵列模块2的输出端与比较器模块3的第一输入端连接，比较器模块3的输出端与逻辑控制电路模块4的输入端连接，逻辑控制电路模块4的输出端分别与DAC裂解电容阵列模块2的第二输入端、比较器模块3的第二输入端反馈连接，其中：
采样开关电路模块1用于获取差分模拟信号；
具体地，采样开关电路主要由自举电路组成；
DAC裂解电容阵列模块2用于根据采样时钟信号将差分模拟信号采样至DAC裂解电容阵列模块2中的电容上极板，输出正端电压值与负端电压值；
具体地，如图9所示，DAC裂解电容阵列模块2包括第一子电容阵列模块211、第二子电容阵列模块212、第三子电容阵列模块213和第四子电容阵列模块214，第一子电容阵列模块211的输入端与采样开关电路模块1的第一输出端连接，第一子电容阵列模块211的输出端与第二子电容阵列模块212的输入端，第二子电容阵列模块212的输出端与比较器模块3的正极端连接，第三子电容阵列模块213的输入端与采样开关电路模块1的第二输出端连接，第三子电容阵列模块213的输出端与第四子电容阵列模块214的输入端，第四子电容阵列模块214的输出端与比较器模块3的负极端连接，第一子电容阵列模块、第二子电容阵列模块、第三子电容阵列模块和第四子电容阵列模块用于获取采样时钟信号，并根据采样时钟信号对差分模拟信号进行采样处理，输出正端电压值与负端电压值；
进一步的，第一电容组包括多个第一电容Ca1～Caj，第一开关组包括多个第一开关，且每个第一电容的第一端均用于接收第一差分模拟信号Vin+，第一电容的第二端均分别与第一开关的第一端电性连接，第一开关的第二端选择性连接到基准电压VCM、基准电压VREF或地电平VGND；
第二电容组包括多个第二电容Cb1～Cbj，第二开关组包括多个第二开关，且每个第二电容的第一端均分别连接第一差分模拟信号Vin+，第二电容的第二端均分别与第二开关的第一端电性连接，第二开关的第二端选择性连接到基准电压VCM、基准电压VREF或地电平VGND；
第三电容组包括多个第三电容Cd1～Cdj，第三开关组包括多个第三开关，且每个第三电容的第一端均分别连接第二差分模拟信号Vin-，第三电容的第二端均分别与第三开关的第一端电性连接，第三开关的第二端选择性连接到基准电压VCM、基准电压VREF或地电平VGND；
第四电容组包括多个第四电容Ce1～Cej，第四开关组包括多个第四开关，且每个第四电容的第一端均分别连接第二差分模拟信号Vin-，第四电容的第二端均分别与第四开关的第一端电性连接，第四开关的第二端选择性连接到基准电压VCM、基准电压VREF或地电平VGND；
更进一步的，裂解后的电容阵列是由单位电容组成，本发明中对基于SMIC 0.18μmCMOS工艺采用4μm×5μm尺寸的MIM电容，电容值为19.38fF，其中，接入比较器正极一侧电容阵列是：32C、32C、32C、16C、8C、4C、2C、C、C、32C、32C、32C、16C、8C、4C、2C、C、C；接入比较器负极的电容阵列与正极相同。
比较器模块3用于获取控制时钟信号，并对正端电压值与负端电压值进行比较处理，输出电压切换控制结果；
具体地，比较器采用传统的strong ARM Latch比较器。
逻辑控制电路模块4用于根据电压切换控制结果控制比较器模块3的工作与DAC裂解电容阵列模块2的电压切换。
具体地，在整个ADC的工作过程中，主要受控于两个时钟CLK和Sample，其中，CLK是比较器的控制时钟，Sample是ADC的采样时钟，该时钟的频率也等于整个ADC的采样频率和数据输出频率。
参照图2，一种基于电容裂解的SAR ADC电路的量化方法，包括以下步骤：
S1、基于采样开关电路模块1获取差分模拟信号；
S2、根据采样时钟信号，通过DAC裂解电容阵列模块2将差分模拟信号进行采样处理，输出正端电压值与负端电压值；
具体地，获取采样时钟信号，当采样时钟信号处于高电平波段时，触发DAC裂解电容阵列模块2处于采样阶段，对差分模拟信号进行采样处理，将第一电容组中的第一电容Caj、Caj-1、Caj-2的下极板和第四电容组中的第四电容Cej、Cej-1、Cej-2的下极板接基准电压VREF，将第二电容组中的第二电容Cbj、Cbj-1、Cbj-2的下极板和第三电容组中的第三电容Cdj、Cdj-1、Cdj-2的下极板接地电平VGND，将第一电容组中的第一电容Caj-3至Ca1的下极板、第二电容组中的第二电容Cbj-3至Cb1的下极板、第三电容组中的第三电容Cdj-3至Cd1的下极板和第四电容组中的第四电容Cej-3至Ce1的下极板接基准电压VCM，将第一差分模拟信号Vin+采样为正端电压值Vp，第二差分模拟信号Vin-采样为负端电压值Vn；
在本实施例中，当Sample为高电平时，ADC处于采样阶段，如图8所示，开关电路闭合，所有电容的上极板采样差分输入信号，即：Vn＝Vin-，Vp＝Vin+。同时a-CDAC即第一子电容阵列模块211、e-CDAC即第四子电容阵列模块阵列214的最高位电容和次高位电容(Ca9，Ca8，Ca7，Ce9，Ce8，Ce7)的下极板接VREF，b-CDAC即第二子电容阵列模块212、d-CDAC即第三子电容阵列模块阵列213的最高位和次高位电容(Cb9，Cb8，Cb7，Cd9，Cd8，Cd7)的下极板接VGND，其余的电容接基准电压VCM。当Sample为低电平时，采样结束。利用上极板采样，将采样进来的信号Vn和Vp进行直接比较；
当CLK1为高电平时，比较器进行第一次比较：如果Vp大于Vn，那么D[9]＝1，Ca9的下极板改接VGND，同时Cd9的下极板改接VREF；反之，D[9]＝0，Cb9的下极板改接VREF，同时Ce9的下极板改接VGND。然后，在CLK2为高电平时，比较器进行第二次电压比较，由于得到D[8]的值是由64C即“32C+32C”翻转后电压量化出来的，所以此时得到的值并不能完全等于D[8]，将第一组32C量化的值定义为D[8]1st，将第二组32C量化的值定义为D[8]2nd，D[8]1st与D[8]2nd共同组合成D[8]。
S3、获取控制时钟信号，基于比较器模块3对正端电压值与负端电压值进行比较处理，输出电压切换控制结果；
具体地，获取控制时钟信号，控制时钟信号包括第一控制时钟信号和第二控制时钟信号，当第一控制时钟信号表示高电平时，比较器模块3接收正端电压值Vp与负端电压值Vn并进行第一次比较处理，若正端电压值Vp大于负端电压值Vn，则输出量化值D[9]＝1，若正端电压值Vp小于负端电压值Vn，则输出量化值D[9]＝0，当第二控制时钟信号表示高电平时，比较器模块3接收正端电压值Vp与负端电压值Vn并进行第二次比较处理，输出量化值D[8]1st，其中，所述量化值D[8]包括量化值D[8]1st和量化值D[8]2nd，如果所述量化值D[9]和量化值D[8]1st亦或结果为1，可以推断出D[8]值，否则需要下一步量化出量化值D[8]2nd才能得出量化值D[8]，整合所述量化值D[9]和量化值D[8]1st，得到下一步电压切换控制结果；
S4、根据电压切换控制结果控制比较器模块3的工作与DAC裂解电容阵列模块2的电压切换。
具体地，对量化值D[9]进行判断，若量化值D[9]＝1，则第一电容组中的第一电容Caj的下极板切换连接到地电平VGND，第三电容组中的第三电容Cdj的下极板切换连接到基准电压VREF，若量化值D[9]＝0，则第二电容组中的第二电容Cbj的下极板切换连接到基准电压VREF，第四电容组中的第四电容Cej的下极板切换连接到地电平VGND，引入旁路窗函数，对量化值D[9]和量化值D[8]1st进行异或逻辑判断，并对DAC裂解电容阵列模块2的电压切换；
若量化值D[9]和量化值D[8]1st不相等，则异或逻辑结果输出为1，并对第一电容组中的第一电容Caj-3的下极板、第二电容组中的第二电容Cbj-3的下极板、第三电容组中的第三电容Cdj-3的下极板和第四电容组中的第四电容Cej-3的下极板进行电压切换，其中，若量化值D[9]＝1，量化值D[8]1st＝0，则对第一电容组中的第一电容Caj-3的下极板和第二电容组中的第二电容Cbj-3的下极板切换连接到基准电压VREF，对第三电容组中的第三电容Cdj-3的下极板和第四电容组中的第四电容Cej-3的下极板切换连接到地电平VGND，若量化值D[9]＝0，量化值D[8]1st＝1，则对第一电容组中的第一电容Caj-3的下极板和第二电容组中的第二电容Cbj-3的下极板切换连接到地电平VGND，对第三电容组中的第三电容Cdj-3的下极板和第四电容组中的第四电容Cej-3的下极板切换连接到基准电压VREF；
若量化值D[9]和量化值D[8]1st相等，则异或逻辑结果输出为0，并对第一电容组中的第一电容Caj-1的下极板、第二电容组中的第二电容Cbj-1的下极板、第三电容组中的第三电容Cdj-1的下极板和第四电容组中的第四电容Cej-1的下极板进行电压切换，其中，若量化值D[9]和量化值D[8]1st均为1，则对第一电容组中的第一电容Caj-1的下极板和第二电容组中的第二电容Cbj-1的下极板切换连接到地电平VGND，对第三电容组中的第三电容Cdj-1的下极板和第四电容组中的第四电容Cej-1的下极板切换连接到基准电压VREF，引入量化值D[8]2nd，若量化值D[8]2nd＝0，则对第一电容组中的第一电容Caj-3的下极板和第二电容组中的第二电容Cbj-3的下极板切换连接到基准电压VREF，对第三电容组中的第三电容Cdj-3的下极板和第四电容组中的第四电容Cej-3的下极板切换连接到地电平VGND，若量化值D[8]2nd＝1，则对所述第一电容组中的第一电容Caj-2的下极板和第二电容组中的第二电容Cbj-2的下极板切换连接到地电平VGND，对所述第三电容组中的第三电容Cdj-2的下极板和第四电容组中的第四电容Cej-2的下极板切换连接到基准电压VREF，若量化值D[9]和量化值D[8]1st均为0，则对第一电容组中的第一电容Caj-1的下极板和第二电容组中的第二电容Cbj-1的下极板切换连接到基准电压VREF，对第三电容组中的第三电容Cdj-1的下极板和第四电容组中的第四电容Cej-1的下极板切换连接到地电平VGND，引入量化值D[8]2nd，若量化值D[8]2nd＝1，则对第一电容组中的第一电容Caj-3的下极板和第二电容组中的第二电容Cbj-3的下极板切换连接到地电平VGND，对第三电容组中的第三电容Cdj-3的下极板和第四电容组中的第四电容Cej-3的下极板切换连接到地基准电压VREF，若量化值D[8]2nd＝0，则对所述第一电容组中的第一电容Caj-2的下极板和第二电容组中的第二电容Cbj-2的下极板切换连接到基准电压VREF，对所述第三电容组中的第三电容Cdj-2的下极板和第四电容组中的第四电容Cej-2的下极板切换连接到地电平VGND；
在本实施例中，存在以下判断环境，具体为：
(1)当CLK1位高电平时，比较器进行第一次比较：如果Vp大于Vn，那么D[9]＝1，Ca9的下极板改接VGND，同时Cd9的下极板改接VREF；反之，D[9]＝0，Cb9的下极板改接VREF，同时Ce9的下极板改接VGND。然后，在CLK2为高电平时，比较器进行第二次电压比较，由于得到D[8]的值是由64C即“32C+32C”翻转后电压量化出来的，所以此时得到的值并不能完全等于D[8]，将第一组32C量化的值定义为D[8]1st，将第二组32C量化的值定义为D[8]2nd，D[8]1st与D[8]2nd共同组合成D[8]；
(2)如果D[9]＝1且D[8]1st＝0，两者的异或逻辑结果为1，则意味着经过第一组32C的电压切换后，Vp和Vn的极性发生了变化，可以确定Vp的范围是[VCM,5VREF/8]。因此，可以直接跳过Ca8、Ca7、Cb8、Cb7、Cd8、Cd7、Ce8和Ce7的电压切换，将D[8]和D[7]设为0。然后直接进行16C的电压转换，即Ca6和Cb6连接到VREF，Cd6和Ce6连接到VGND。之后,按正常SAR逻辑进行量化，如图8的时序图(a)所示；如果D[9]＝0且D[8]1st＝1，两者的异或逻辑结果为1，同样意味着经过第一组32C的电压切换后，Vp和Vn的极性发生了变化，可以确定Vp的范围是[3VREF/8,VCM]。可以直接跳过Ca8、Ca7、Cb8、Cb7、Cd8、Cd7、Ce8和Ce7的电压切换，将D[8]和D[7]设为1。然后直接对16C的电压进行变换，即Ca6和Cb6连接到VGND，Cd6和Ce6连接到VREF。之后，按正常SAR逻辑进行量化，如时序图(b)所示；
(3)如果D[9]＝1且D[8]1st＝1，两者的异或逻辑结果为0，意味着经过第一组32C的电压切换后，Vp和Vn的极性没有发生变化，则按照正常的SAR逻辑，对阵列中的第二组32C进行电压变换，即Ca8接VGND，Cd8接VREF，然后在CLK3为高电平时，进行电压比较，得到第三个比较值D[8]2nd。如果D[8]2nd＝0，说明Vp恰好落入到了[5VREF/8,6VREF/8]内。因此可以跳过第三组32C，直接进行阵列中16C的电压切换，即Ca6和Cb6连接到VREF，Cd6和Ce6连接到VGND。此时D[8]＝0，D[7]＝1。然后按SAR逻辑顺序量化，如图8(c)所示。如果D[8]2nd＝1，则按传统SAR逻辑顺序量化，其中D[8]＝1，如时序图8(d)所示；
(4)如果D[9]＝0且D[8]1st＝0，两者的异或逻辑结果为0，意味着经过第一组32C的电压切换后，Vp和Vn的极性没有发生变化，则按照传统的SAR逻辑，将阵列中的第二组32C电容即Ca8和Cb8接VREF，Cd8和Cd8接VGND。然后在CLK3为高电平时，进行电压比较，得到第三个量化值D[8]2nd。如果D[8]2nd＝1，则直接跳过阵列中的第三组32C电容对16C进行电压变换，即：将Ca6和Cb6接VGND，Cd6和Ce6接VREF，其中D[8]＝1，D[7]＝0，如时序图(e)所示。如果D[8]2nd＝0，则按传统SAR逻辑顺序量化，其中D[8]＝0，如时序图(f)所示；
(5)对于次低位的比较结果：如果Vp大于Vn，那么D[1]＝1，Cb1下极板改接VGND。反之，D[1]＝0，Cb1下极板改接VREF。然后，比较出Vp和Vn的大小，即D[0]。至此，整个电容裂解窗函数SAR ADC的一次量化完成。
另外，需要说明的是，本发明的SAR ADC结构，是基于SMIC 0.18μm CMOS工艺设计完成的。其供电电压为0.6V，采样频率为20.84kHz，则当输入信号为10.23kHz时，图10显示了晶体管级仿真的瞬态ADC输出的1024点快速Fourier变换(FFT)曲线。SAR ADC的有效位数(ENOB)为9.72位，无杂散动态范围(SFDR)为71.2dB，功耗约为44.3nW。根据Power/(2ENOB*fs)定义的FoM计算公式，FoM约为2.56(fJ/Conv.-step)；
除了本实施例提及的方式外，还能做如下变换：对于11bit的SAR ADC，此时整个裂解的电容阵列如图11所示，一侧应该是：64C、64C、64C、32C、16C、8C、4C、2C、C、C、64C、64C、64C、32C、16C、8C、4C、2C、C、C。另一侧阵列，亦是如此。对于9bit的SAR ADC，此时整个裂解的电容阵列如图12所示，一侧应该是：16C、16C、16C、8C、4C、2C、C、C、16C、16C、16C、8C、4C、2C、C、C。另一侧阵列，亦是如此。同时，对于其他精度的ADC，如更高精度的12bit、13bit、14bit等SAR ADC以及更低精度的8bit、7bit SAR ADC等，总之该电容裂解旁路窗口时序可以适用于5bit及其以上任意精度的SAR ADC。
综上所述，本发明提出的SAR ADC电路结构如图7所示，主要包括：采样保持电路模块、电容阵列模块、比较器和SAR逻辑模块。在采样阶段，开关电路闭合，模拟信号Vin+和Vin-通过开关电路和被采集到电容阵列的上极板。其中Vin+被采样到电容阵列的上极板，该上极板与比较器的正极相连；Vin-被采样到电容阵列的上极板，该上极板与比较器的负极相连。此时完成了电容阵列对模拟信号Vin+和Vin-的采样。
采样结束后，比较器直接对正负端的电压进行比较，比较结果输入到逻辑电路，其中通过逻辑控制、DAC控制和DAC控制来实现对电容阵列下极板电压的切换控制，进而使电容阵列上极板的电压发生变化。之后继续通过比较器对电容阵列上极板电压进行比较，量化，如此反复，最终将输入的模拟信号量化成10bit的数字信号D[9:0]。
在量化过程中，逻辑控制还会根据比较器的量化结果，添加旁路窗函数判断模块，主要是通过对电容阵列电压切换前后的量化结果进行异或逻辑的结果作为判断标准。如果异或结果为1，则选择旁路窗口量化，否则，采用传统的量化时序。
上述方法实施例中的内容均适用于本系统实施例中，本系统实施例所具体实现的功能与上述方法实施例相同，并且达到的有益效果与上述方法实施例所达到的有益效果也相同。
以上是对本发明的较佳实施进行了具体说明，但本发明创造并不限于所述实施例，熟悉本领域的技术人员在不违背本发明精神的前提下还可做作出种种的等同变形或替换，这些等同的变形或替换均包含在本申请权利要求所限定的范围内。
Claims (10)
1.一种基于电容裂解的SAR ADC电路，其特征在于，包括采样开关电路模块、DAC裂解电容阵列模块、比较器模块和逻辑控制电路模块，所述采样开关电路模块的输出端与所述DAC裂解电容阵列模块的第一输入端连接，所述DAC裂解电容阵列模块的输出端与所述比较器模块的第一输入端连接，所述比较器模块的输出端与所述逻辑控制电路模块的输入端连接，所述逻辑控制电路模块的输出端分别与所述DAC裂解电容阵列模块的第二输入端、所述比较器模块的第二输入端反馈连接，其中：
所述采样开关电路模块用于获取差分模拟信号；
所述DAC裂解电容阵列模块用于根据采样时钟信号将所述差分模拟信号采样至所述DAC裂解电容阵列模块中的电容上极板，输出正端电压值与负端电压值；
所述比较器模块用于获取控制时钟信号，并对所述正端电压值与所述负端电压值进行比较处理，输出电压切换控制结果；
所述逻辑控制电路模块用于根据所述电压切换控制结果控制所述比较器模块的工作与所述DAC裂解电容阵列模块的电压切换。
2.根据权利要求1所述一种基于电容裂解的SAR ADC电路，其特征在于，所述DAC裂解电容阵列模块包括第一子电容阵列模块、第二子电容阵列模块、第三子电容阵列模块和第四子电容阵列模块，所述第一子电容阵列模块的输入端与所述采样开关电路模块的第一输出端连接，所述第一子电容阵列模块的输出端与所述第二子电容阵列模块的输入端，所述第二子电容阵列模块的输出端与所述比较器模块的正极端连接，所述第三子电容阵列模块的输入端与所述采样开关电路模块的第二输出端连接，所述第三子电容阵列模块的输出端与所述第四子电容阵列模块的输入端，所述第四子电容阵列模块的输出端与所述比较器模块的负极端连接，其中：
所述第一子电容阵列模块、所述第二子电容阵列模块、所述第三子电容阵列模块和所述第四子电容阵列模块用于获取采样时钟信号，并根据所述采样时钟信号对所述差分模拟信号进行采样处理，输出所述正端电压值与所述负端电压值。
3.根据权利要求2所述一种基于电容裂解的SAR ADC电路，其特征在于，所述第一子电容阵列模块包括第一电容组和第一开关组，所述第二子电容阵列模块包括第二电容组和第二开关组，所述第三子电容阵列模块包括第三电容组和第三开关组，所述第四子电容阵列模块包括第四电容组和第四开关组，其中：
所述第一电容组包括多个第一电容Ca1～Caj，所述第一开关组包括多个第一开关，且每个所述第一电容的第一端均用于接收第一差分模拟信号Vin+，所述第一电容的第二端均与所述第一开关的第一端电性连接，所述第一开关的第二端选择性连接到基准电压VCM、基准电压VREF或地电平VGND；
所述第二电容组包括多个第二电容Cb1～Cbj，所述第二开关组包括多个第二开关，且每个所述第二电容的第一端均用于接收第一差分模拟信号Vin+，所述第二电容的第二端均与所述第二开关的第一端电性连接，所述第二开关的第二端选择性连接到基准电压VCM、基准电压VREF或地电平VGND；
所述第三电容组包括多个第三电容Cd1～Cdj，所述第三开关组包括多个第三开关，且每个所述第三电容的第一端均用于接收第二差分模拟信号Vin-，所述第三电容的第二端均与所述第三开关的第一端电性连接，所述第三开关的第二端选择性连接到基准电压VCM、基准电压VREF或地电平VGND；
所述第四电容组包括多个第四电容Ce1～Cej，所述第四开关组包括多个第四开关，且每个所述第四电容的第一端均用于接收第二差分模拟信号Vin-，所述第四电容的第二端均与所述第四开关的第一端电性连接，所述第四开关的第二端选择性连接到基准电压VCM、基准电压VREF或地电平VGND。
4.一种基于电容裂解的SAR ADC电路的量化方法，其特征在于，包括以下步骤：
基于采样开关电路模块获取差分模拟信号；
根据采样时钟信号，通过DAC裂解电容阵列模块将所述差分模拟信号进行采样处理，输出正端电压值与负端电压值；
获取控制时钟信号，基于比较器模块对所述正端电压值与所述负端电压值进行比较处理，输出电压切换控制结果；
根据所述电压切换控制结果控制所述比较器模块的工作与所述DAC裂解电容阵列模块的电压切换。
5.根据权利要求4所述一种基于电容裂解的SAR ADC电路的量化方法，其特征在于，所述根据采样时钟信号，通过DAC裂解电容阵列模块将所述差分模拟信号进行采样处理，输出正端电压值与负端电压值这一步骤，其具体包括：
获取采样时钟信号；
当所述采样时钟信号处于高电平波段时，触发所述DAC裂解电容阵列模块处于采样阶段，对所述差分模拟信号进行采样处理获取正端电压值与负端电压值；
其中，所述对所述差分模拟信号进行采样处理获取正端电压值与负端电压值，包括：
将所述DAC裂解电容阵列模块中的第一电容组中的第一电容Caj、Caj-1、Caj-2的下极板和所述DAC裂解电容阵列模块中的第四电容组中的第四电容Cej、Cej-1、Cej-2的下极板接基准电压VREF，将所述DAC裂解电容阵列模块中的第二电容组中的第二电容Cbj、Cbj-1、Cbj-2的下极板和所述DAC裂解电容阵列模块中的第三电容组中的第三电容Cdj、Cdj-1、Cdj-2的下极板接地电平VGND；
将所述DAC裂解电容阵列模块中的第一电容组中的第一电容Caj-3至Ca1的下极板、所述DAC裂解电容阵列模块中的第二电容组中的第二电容Cbj-3至Cb1的下极板、所述DAC裂解电容阵列模块中的第三电容组中的第三电容Cdj-3至Cd1的下极板和所述DAC裂解电容阵列模块中的第四电容组中的第四电容Cej-3至Ce1的下极板接基准电压VCM；
将第一差分模拟信号Vin+输入至所述DAC裂解电容阵列模块中的第一电容组的上极板和第二电容组的上极板并采样为正端电压值Vp，将第二差分模拟信号Vin-输入至所述DAC裂解电容阵列模块中的第三电容组的上极板和第四电容组的上极板并采样为负端电压值Vn。
6.根据权利要求4所述一种基于电容裂解的SAR ADC电路的量化方法，其特征在于，所述获取控制时钟信号，基于比较器模块对所述正端电压值与所述负端电压值进行比较处理，输出电压切换控制结果这一步骤，其具体包括：
获取控制时钟信号，所述控制时钟信号包括第一控制时钟信号和第二控制时钟信号；
当所述第一控制时钟信号表示高电平时，所述比较器模块接收所述正端电压值Vp与所述负端电压值Vn并进行第一次比较处理；
若所述正端电压值Vp大于所述负端电压值Vn，则输出量化值D[9]＝1；
若所述正端电压值Vp小于所述负端电压值Vn，则输出量化值D[9]＝0；
当所述第二控制时钟信号表示高电平时，所述比较器模块接收所述正端电压值Vp与所述负端电压值Vn并进行第二次比较处理，输出量化值D[8]1st，其中，量化值D[8]包括量化值D[8]1st和量化值D[8]2nd，若所述量化值D[9]和量化值D[8]1st亦或结果为1，输出D[8]的值，否则进行再次量化出量化值D[8]2nd再输出量化值D[8]；
整合所述量化值D[9]和量化值D[8]1st，得到电压切换控制结果。
7.根据权利要求6所述一种基于电容裂解的SAR ADC电路的量化方法，其特征在于，所述根据所述电压切换控制结果控制所述比较器模块的工作与所述DAC裂解电容阵列模块的电压切换这一步骤，其具体包括：
对所述量化值D[9]进行判断；
若所述量化值D[9]＝1，则控制所述DAC裂解电容阵列模块中的第一电容组中的第一电容Caj的下极板切换连接到地电平VGND，以及控制所述DAC裂解电容阵列模块中的第三电容组中的第三电容Cdj的下极板切换连接到基准电压VREF；
若所述量化值D[9]＝0，则控制所述DAC裂解电容阵列模块中的所述第二电容组中的第二电容Cvj的下极板切换连接到基准电压VEWF，以及控制所述DAC裂解电容阵列模块中的第四电容组中的第四电容Cej的下极板切换连接到地电平VGND；
引入旁路窗函数，对所述量化值D[9]和所述量化值D[8]1st进行异或逻辑判断，并对所述DAC裂解电容阵列模块的电压进行切换。
8.根据权利要求7所述一种基于电容裂解的SAR ADC电路的量化方法，其特征在于，所述引入旁路窗函数，对所述量化值D[9]和所述量化值D[8]1st进行异或逻辑判断，并对所述DAC裂解电容阵列模块的电压切换这一步骤，其具体包括：
引入旁路窗函数，对所述量化值D[9]和所述量化值D[8]1st进行异或逻辑判断；
若所述量化值D[9]和所述量化值D[8]1st不相等，则异或逻辑结果输出为1，并对所述第一电容组中的第一电容Caj-3的下极板、第二电容组中的第二电容Cbj-3的下极板、所述第三电容组中的第三电容Cdj-3的下极板和第四电容组中的第四电容Cej-3的下极板进行电压切换；
若所述量化值D[9]和所述量化值D[8]1st相等，则异或逻辑结果输出为0，并对所述第一电容组中的第一电容Caj-1的下极板、第二电容组中的第二电容Cbj-1的下极板、所述第三电容组中的第三电容Cdj-1的下极板和第四电容组中的第四电容Cej-1的下极板进行电压切换。
9.根据权利要求8所述一种基于电容裂解的SAR ADC电路的量化方法，其特征在于，所述若所述量化值D[9]和所述量化值D[8]1st不相等，则异或逻辑结果输出为1，并对所述第一电容组中的第一电容Caj-3的下极板、第二电容组中的第二电容Cbj-3的下极板、所述第三电容组中的第三电容Cdj-3的下极板和第四电容组中的第四电容Cej-3的下极板进行电压切换这一步骤，其具体包括：
若所述量化值D[9]＝1且所述量化值D[8]1st＝0，则对所述第一电容组中的第一电容Caj-3的下极板和第二电容组中的第二电容Cbj-3的下极板切换连接到基准电压VREF，对所述第三电容组中的第三电容Cdj-3的下极板和第四电容组中的第四电容Cej-3的下极板切换连接到地电平VGND；
若所述量化值D[9]＝0且所述量化值D[8]1st＝1，则对所述第一电容组中的第一电容Caj-3的下极板和第二电容组中的第二电容Cbj-3的下极板切换连接到地电平VGND，对所述第三电容组中的第三电容Cdj-3的下极板和第四电容组中的第四电容Cej-3的下极板切换连接到基准电压VREF。
10.根据权利要求9所述一种基于电容裂解的SAR ADC电路的量化方法，其特征在于，所述若所述量化值D[9]和所述量化值D[8]1st相等，则异或逻辑结果输出为0，并对所述第一电容组中的第一电容Caj-1的下极板、第二电容组中的第二电容Cbj-1的下极板、所述第三电容组中的第三电容Cdj-1的下极板和第四电容组中的第四电容Cej-1的下极板进行电压切换这一步骤，其具体包括：
若所述量化值D[9]和所述量化值D[8]1st均为1，则对所述第一电容组中的第一电容Caj-1的下极板和第二电容组中的第二电容Cbj-1的下极板切换连接到地电平VGND，对所述第三电容组中的第三电容Cdj-1的下极板和第四电容组中的第四电容Cej-1的下极板切换连接到基准电压VREF；
引入所述量化值D[8]2nd，若所述量化值D[8]2nd＝0，则对所述第一电容组中的第一电容Caj-3的下极板和第二电容组中的第二电容Cbj-3的下极板切换连接到基准电压VREF，对所述第三电容组中的第三电容Cdj-3的下极板和第四电容组中的第四电容Cej-3的下极板切换连接到地电平VGND，若所述量化值D[8]2nd＝1，则对所述第一电容组中的第一电容Caj-2的下极板和第二电容组中的第二电容Cbj-2的下极板切换连接到地电平VGND，对所述第三电容组中的第三电容Cdj-2的下极板和第四电容组中的第四电容Cej-2的下极板切换连接到基准电压VREF；
若所述量化值D[9]和所述量化值D[8]1st均为0，则对所述第一电容组中的第一电容Caj-1的下极板和第二电容组中的第二电容Cbj-1的下极板切换连接到基准电压VREF，对所述第三电容组中的第三电容Cdj-1的下极板和第四电容组中的第四电容Cej-1的下极板切换连接到地电平VGND；
引入所述量化值D[8]2nd，若所述量化值D[8]2nd＝1，则对所述第一电容组中的第一电容Caj-3的下极板和第二电容组中的第二电容Cbj-3的下极板切换连接到地电平VGND，对所述第三电容组中的第三电容Cdj-3的下极板和第四电容组中的第四电容Cej-3的下极板切换连接到基准电压VREF，若所述量化值D[8]2nd＝0，则不进行切换电压则对所述第一电容组中的第一电容Caj-2的下极板和第二电容组中的第二电容Cbj-2的下极板切换连接到基准电压VREF，对所述第三电容组中的第三电容Cdj-2的下极板和第四电容组中的第四电容Cej-2的下极板切换连接到地电平VGND。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311052029.XA CN117200794A (zh) | 2023-08-18 | 2023-08-18 | 一种基于电容裂解的sar adc电路及其量化方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311052029.XA CN117200794A (zh) | 2023-08-18 | 2023-08-18 | 一种基于电容裂解的sar adc电路及其量化方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117200794A true CN117200794A (zh) | 2023-12-08 |
Family
ID=89004434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311052029.XA Pending CN117200794A (zh) | 2023-08-18 | 2023-08-18 | 一种基于电容裂解的sar adc电路及其量化方法 |
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2023
- 2023-08-18 CN CN202311052029.XA patent/CN117200794A/zh active Pending
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