CN117198190A - 栅极驱动电路及显示装置 - Google Patents

Abstract

本申请公开了一种栅极驱动电路及显示装置。该栅极驱动电路包括级联的多个栅极驱动单元，每个栅极驱动单元包括：选择模块，接收选择信号；以及驱动电路，与选择模块连接，根据多个信号以及控制电压提供本级传递信号和本级的栅极驱动信号，本级的栅极驱动信号被输出至相应的像素行，该像素行在本级的栅极驱动信号为有效电平状态时被选通，在选择信号表征该像素行在当前帧和前一帧对应的显示数据一致的情况下，选择模块根据选择信号调节控制电压以使本级的栅极驱动信号为无效电平状态、本级传递信号为有效的电平状态。通过对各栅极驱动单元输出栅极驱动信号的控制，以单独开启至少部分栅极驱动单元所对应的像素行，从而减少功耗。

Description

栅极驱动电路及显示装置

技术领域

本发明涉及显示技术领域，特别涉及一种栅极驱动电路及显示装置。

背景技术

显示装置是一种将显示数据通过传输设备显示到显示面板上再反射到人眼的显示工具，显示装置的示例包括液晶显示器(Liquid Crystal Display，LCD)、等离子体显示器(Plasma Display Panel，PDP)、有机发光二极管(Organic Light-Emitting Diode，OLED)显示器以及电泳显示器(Electrophoretic Display，EPD)。

以薄膜晶体管(Thin Film Transistor，TFT)液晶显示装置为例，其包括：液晶显示面板和驱动电路，其中，液晶显示面板包括多条扫描线与多条数据线，且相邻的两条扫描线与相邻的两条数据线交叉形成一个像素单元，每个像素单元至少包括一个薄膜晶体管。而驱动电路包括：栅极驱动电路(Gate drive circuit)和源极驱动电路(Source drivecircuit)。

栅极驱动电路通过与扫描线电性连接的上拉晶体管向扫描线送出栅极驱动信号Gn，依序将每一行的TFT打开，然后由源极驱动电路同时将一整行的像素单元充电到各自所需的电压，以显示不同的灰阶。然而，这对于显示一个静止画面，或者只需部分改变显示内容的画面而言，造成了很大功耗浪费。

在现有技术中，通常使用低电压充电、导线加粗降低导线电阻或使用金属氧化物薄膜的方式降低功耗。然而，采用低电压充电可能会导致充电不饱和，降低显示效果；增大的导线线宽会导致可利用空间减少，线与线间电容增大；采用金属氧化物薄膜对制程能力要求较高，不易实现。

因此，亟需一种新的栅极驱动电路及显示装置。

发明内容

鉴于上述问题，本申请的目的在于提供一种栅极驱动电路及显示装置，通过对各栅极驱动单元输出栅极驱动信号的控制，以单独开启至少部分栅极驱动单元所对应的像素行，从而减少功耗。

根据本申请的一方面，提供一种栅极驱动电路，包括级联的多个栅极驱动单元，其中，每个所述栅极驱动单元包括：选择模块，接收选择信号；以及驱动电路，与所述选择模块连接，根据所述驱动电路的多个输入信号以及控制电压提供本级传递信号和本级的栅极驱动信号，所述多个输入信号包括前级传递信号和/或后级传递信号，本级的所述栅极驱动信号被输出至相应的像素行，该像素行在本级的所述栅极驱动信号为有效电平状态时被选通，在所述选择信号表征该像素行在当前帧和前一帧对应的显示数据一致的情况下，所述选择模块根据所述选择信号调节所述控制电压以使本级的所述栅极驱动信号为无效电平状态、所述本级传递信号为有效的电平状态。

可选地，各所述栅极驱动单元分别接收与该栅极驱动单元相对应的所述选择信号；或所述选择信号包括分别与各所述像素行对应的多个数据段，各所述栅极驱动单元分别根据所述选择信号中相对应的所述数据段调节所述控制电压。

可选地，所述多个输入信号还包括第一时钟信号，所述选择模块包括第一开关元件，所述第一开关元件的控制端接收所述选择信号，第一通路端接收所述第一时钟信号，第二通路端为第一节点，输出所述控制电压。

可选地，所述多个输入信号还包括第二时钟信号，所述驱动电路包括：输入模块，根据所述前级传递信号或所述后级传递信号和所述第二时钟信号调节第二节点电压；以及输出模块，与所述输入模块相连于所述第二节点，所述输出模块包括第一输出模块和第二输出模块，所述第一输出模块与所述第一节点、所述第二节点以及栅极驱动信号输出端相连接以根据所述控制电压以及所述第二节点电压输出本级的所述栅极驱动信号；所述第二输出模块与所述第二节点和传递信号输出端相连接，根据所述第二节点电压和所述第一时钟信号输出所述本级传递信号。

可选地，所述第一时钟信号和所述第二时钟信号的周期和占空比相同，且所述第一时钟信号处于下降沿时，所述第二时钟信号处于上升沿，所述输入模块包括第二开关元件和第三开关元件：所述第二开关元件的控制端与第一通路端短接以接收所述前级传递信号，第二通路端为所述第二节点；所述第三开关元件的控制端接收所述后级传递信号，第一通路端与所述第二节点相连，第二通路端接收所述第二时钟信号；所述第一输出模块包括第四开关元件及电容，所述第四开关元件的控制端与所述第二节点相连，第一通路端与所述第一节点相连，第二通路端与所述栅极驱动信号输出端相连；所述电容的第一端与所述第四开关元件的控制端相连，第二端与所述第四开关元件的第二通路端相连，所述第二输出模块包括第五开关元件，所述第五开关元件的控制端与所述第二节点相连，第一通路端接收所述第一时钟信号，第二通路端与所述传递信号输出端相连。

可选地，所述多个输入信号还包括第一时序信号、第二时序信号、第一参考信号以及第二参考信号，所述栅极驱动电路还包括：下拉模块，与所述第二节点相连，根据所述第二节点电压调节第三节点及第四节点电压；以及稳定模块，包括相连于所述第三节点和所述第四节点的第一稳定模块和第二稳定模块，所述第一稳定模块还与所述下拉模块相连于所述第三节点，所述第二稳定模块还与所述下拉模块相连于所述第四节点，所述第一稳定模块或所述第二稳定模块根据第三节点电压、第四节点电压、第一时序信号、第二时序信号、第一参考信号以及第二参考信号稳定所述栅极驱动信号和所述本级传递信号。

可选地，所述第一时序信号和所述第二时序信号的周期及占空比相同，且相位始终相反；所述第一参考信号和所述第二参考信号均为低电平参考信号，所述下拉模块包括第六开关元件以及第七开关元件；所述第一稳定模块包括第八开关元件至第十三开关元件；所述第二稳定模块包括第十四开关元件至第十九开关元件；所述第六开关元件的控制端与所述第二节点相连，第一通路端接收所述第一参考信号、第二通路端为所述第三节点；所述第七开关元件的控制端与所述第二节点相连，第一通路端接收所述第一参考信号，第二通路端为所述第四节点；所述第八开关元件的控制端和第一通路端短接以接收所述第一时序信号，第二通路端与所述第三节点相连；第九开关元件的控制端接收所述第一时序信号，第一通路端接收所述第一参考信号，第二通路端与所述第四节点相连；第十开关元件的控制端接收所述第一时序信号，第一通路端与所述第一节点相连，第二通路端接收所述第一参考信号；第十一开关元件的控制端与所述第三节点相连，第一通路端与所述第二节点相连，第二通路端接收所述第二参考信号；第十二开关元件的控制端与所述第三节点相连，第一通路端与所述栅极驱动信号输出端相连；第二通路端接收所述第二参考信号；所述第十三开关元件的控制端与所述第三节点相连，第一通路端与所述传递信号输出端相连；第二通路端接收所述第二参考信号；所述第十四开关元件的控制端和第二通路端短接以接收所述第二时序信号，第一通路端与所述第四节点相连；第十五开关元件的控制端接收所述第二时序信号，第一通路端与所述第三节点相连，第二通路端接收所述第一参考信号；第十六开关元件的控制端接收所述第二时序信号，第一通路端接收所述第一参考信号，第二通路端与所述第一节点相连；第十七开关元件的控制端与所述第四节点相连，第一通路端接收所述第二参考信号，第二通路端与所述第二节点相连；第十八开关元件的控制端与所述第四节点相连，第一通路端接收所述第二参考信号，第二通路端与所述栅极驱动信号输出端相连；所述第十九开关元件的控制端与所述第四节点相连，第一通路端接收所述第二参考信号，第二通路端与所述传递信号输出端相连；所述第一开关元件的尺寸至少大于所述第十开关元件和所述第十六开关元件的尺寸。

根据本申请的再一方面，提供一种显示装置，包括：如上述任一项所述的栅极驱动电路；以及与所述栅极驱动电路相连的选择信号生成电路，以向所述栅极驱动电路的各所述栅极驱动单元提供所述选择信号。

可选地，所述显示装置还包括：显示面板，包括呈阵列排布的多个像素；以及数据驱动电路，与所述选择信号生成电路以及相应的所述像素相连，在所述选择信号表征所述像素行在当前帧和前一帧对应的显示数据不一致的情况下，所述数据驱动电路向该像素行的各所述像素提供相应的数据电压。

可选地，所述选择信号生成电路包括：存储模块，用于存储显示数据，并在所述选择信号生成电路接收所述当前帧对应的显示数据时输出所述前一帧对应的显示数据；以及与所述存储模块相连的比较模块，逐行比较所述当前帧和前一帧对应的显示数据，并输出相应电平状态的所述选择信号。

根据本申请提供的栅极驱动电路，在显示设备工作过程中，当选择信号表征该像素行在当前帧和前一帧对应的显示数据一致的情况下，本级的栅极驱动信号为无效电平状态、本级的传递信号为有效电平状态。因而，可以根据相邻两帧显示画面的变化部分开启相应的像素行，从而降低功耗。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1示出本申请实施例栅极驱动电路中四级栅极驱动单元级联的示意性结构图；

图2示出图1所示栅极驱动电路提供的时钟信号的时序图；

图3示出图1所示栅极驱动电路中第n级栅极驱动单元的示意性结构框图；

图4示出图3所示第n级栅极驱动单元的示意性电路图；

图5示出选择信号为预设电平期间第n级栅极驱动单元的示意性时序图；

图6示出选择信号不为预设电平期间第n级栅极驱动单元的示意性时序图；

图7示出在选择信号为有效电平状态下第n级栅极驱动单元多个信号的仿真波形图；

图8示出在选择信号不为有效电平状态下第n级栅极驱动单元多个信号的仿真波形图；

图9示出本申请实施例多个栅极驱动单元的栅极驱动信号的波形图；

图10示出本申请实施例提供的显示装置的示意性结构框图；

图11示出图10中选择信号生成模块的示意性结构框图；

具体实施方式

以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。

应当理解，在以下的描述中，“电路”可包括单个或多个组合的硬件电路、可编程电路、状态机电路和/或能存储由可编程电路执行的指令的元件。当称元件或电路“连接到”另一元件或称元件或电路“连接在”两个节点之间时，它可以直接耦合或连接到另一元件或者可以存在中间元件，元件之间的连接可以是物理上的、逻辑上的，或者其结合。相反，当称元件“直接耦合到”或“直接连接到”另一元件时，意味着两者不存在中间元件。

同时，在本专利说明书及权利要求当中使用了某些词汇来指称特定的组件。本领域普通技术人员应当可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本专利说明书及权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。

此外，还需要说明的是，在本文中，诸如第一和第二之类的关系术语仅仅用来将一个实体或者操作与另一个实体或者操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其它变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

本申请提供的栅极驱动电路包括多级栅极驱动单元，每一级栅极驱动单元通过相应的扫描线与显示面板上的一行像素单元电性连接，从而将栅极驱动信号依序逐行施加到相应的像素单元。

图1示出本申请实施例栅极驱动电路中多级栅极驱动单元级联的示意性结构图。如图1所示，以四级栅极驱动单元级联为例。每一级栅极驱动单元包括多个输入端口以及多个输出端口。具体地，输入端口包括：

选择信号输入端口，用于接收选择信号Syn。在一些实施例中，各栅极驱动单元接收与其相对应的选择信号，也就是说，各栅极驱动单元所接收的选择信号至少部分相互独立。在本申请实施例中，各栅极驱动单元接收同一选择信号，该选择信号包括分别与各像素行对应的多个数据段，各栅极驱动单元接收相应数据段的选择信号。

多个时钟信号输入端口，用于接收多个时钟信号CLK。在本申请实施例中，各级栅极驱动单元接收的时钟信号包括第一时钟信号CLK k与第二时钟信号CLK k+1。其中，CLK k与CLK k+1为周期与占空比均相同的方波信号，并且当第一时钟信号CLK k由高电平变为低电平时(即第一时钟信号处于下降沿时)，第二时钟信号CLK k+1由低电平变为高电平(即第二时钟信号处于上升沿)。在如图1所示的四级栅极驱动单元级联的栅极驱动电路中，共提供四个时钟信号CLK1至CLK4，第一级栅极驱动单元接收时钟信号CLK1和CLK2、第二级栅极驱动单元接收时钟信号CLK2和CLK3、第三级栅极驱动单元接收时钟信号CLK3和CLK4、第四级栅极驱动单元接收时钟信号CLK4和CLK1。进一步地，图2示出图1所示栅极驱动电路所提供时钟信号(CLK1-CLK4)的时序图。对于如图1所示的四级级联的栅极驱动单元，CLK1至CLK4均为方波信号，时钟周期为4T，占空比为1/4。其中，T是预定时钟周期，例如系统时钟信号的最小时钟周期或其整数倍。

多个时序信号输入端口，用于接收多个时序信号。在本申请实施例中，各级栅极驱动单元接收的时序信号包括相同的第一时序信号V1和相同的第二时序信号V2。第一时序信号V1和第二时序信号V2例如均为低频信号。第一时序信号V1和第二时序信号V2的周期及占空比均相同，且第一时序信号V1和第二时序信号V2的相位始终相反(即第一时序信号V1为高电平时，第二时序信号V2为低电平；第一时序信号V1为低电平时，第二时序信号V2为高电平)。

多个参考信号输入端口，用于接收多个参考信号。在本申请实施例中，各级栅极驱动单元接收的参考信号包括相同的第一参考信号VSQ和相同的第二参考信号VGL，第一参考信号VSQ和第二参考信号VGL均为低电平参考信号。

多个传递信号输入端口，用于接收多个传递信号。具体地，在本申请实施例中，对于第n级栅极驱动单元而言，传递信号包括前级传递信号Zn-2(即向前相差两级的栅极驱动单元输出的传递信号)和后级传递信号Zn+2(即向后相差两级的栅极驱动单元输出的传递信号)。需要注意的是，在如图1所示的连接方式下，第一级和第二级栅极驱动单元没有向前相差两级的栅极驱动单元，倒数第一级和倒数第二级栅极驱动单元没有向后相差两级的栅极驱动单元。因此，在本申请实施例中，由外部信号电路(例如由时序控制电路直接提供或经数据驱动电路提供)分别向第一级和第二级栅极驱动单元提供第一脉冲信号STV1和第二脉冲信号STV2作为相应的前级传递信号；同时，由外部信号电路(例如由时序控制电路直接提供或经数据驱动电路提供)分别向倒数第一级和倒数第二级栅极驱动单元分别提供第三脉冲信号STV3和第四脉冲信号STV4作为相应的后级传递信号。然而应当理解，在一些其他的实施例中，STV1和STV2相同，STV3和STV4相同。

此外，对于第n级栅极驱动单元而言，输出端口包括：栅极驱动信号输出端口，用于输出本级栅极驱动信号Gn；以及传递信号输出端口，用于输出本级传递信号Zn。

图3示出本申请实施例栅极驱动电路中第n级栅极驱动单元的示意性结构框图。图4示出图3所示第n级栅极驱动单元的示意性电路图。本申请实施例的栅极驱动电路，包括多级如图3所示的栅极驱动单元310，每一级栅极驱动单元通过对应的扫描线与显示面板上的相对应的像素行电性连接，从而将栅极驱动信号依序施加相应的像素行上。如图3和图4所示，栅极驱动单元310包括选择模块311以及驱动电路10，驱动电路10又包括输入模块312、下拉模块313、输出模块314以及稳定模块315。

选择模块311接收选择信号Syn，

驱动电路10与选择模块311连接于第一节点Sn，根据驱动电路的多个输入信号以及控制电压(即第一节点电压)提供本级的传递信号和本级的栅极驱动信号，本级的栅极驱动信号被输出至相应的像素行，该像素行在本级的栅极驱动信号为有效电平状态时被选通，

在选择信号表征该像素行在当前帧和前一帧对应的显示数据一致的情况下，选择模块根据选择信号调节控制电压以使本级的栅极驱动信号为无效电平状态、本级的传递信号为有效的电平状态。

下面对各模块的连接关系及信号关系进行具体描述。

选择模块311用于根据选择信号Syn以及第一时钟信号CLK k调节控制电压(Sn点电压)。

输入模块312用于根据前级传递信号Zn-2、后级传递信号Zn+2以及第二时钟信号CLK k+1调节第二节点(Q点)电压。

输出模块314包括第一输出模块3141以及第二输出模块3142。第一输出模块3141与选择模块311相连于第一节点Sn，并与输入模块312相连于第二节点Q，在选择信号表征该像素行在当前帧和前一帧对应的显示数据不一致(即选择信号为预设电平)的情况下，本级栅极驱动信号Gn受控于第二节点Q的电压跟随第一时钟信号CLK k；在选择信号表征该像素行在当前帧和前一帧对应的显示数据一致(即选择信号不为预设电平)的情况下，本级栅极驱动信号Gn始终为无效电平。

第二输出模块3142与输入模块312相连于第二节点Q，根据第二节点Q的电压和第一时钟信号CLK k输出本级传递信号Zn。

下拉模块313与第二节点Q相连，还与稳定模块315相连于第三节点QB1和第四节点QB2，用于根据Q点电压和第一参考信号VSQ调节第三节点QB1和第四节点QB2的电压。

稳定模块315包括第一稳定模块3151和第二稳定模块3152。第一稳定模块3151与下拉模块313相连于第三节点QB1；第二稳定模块3152与下拉模块313相连于第四节点QB2，并且第一稳定模块3151和第二稳定模块3152相连于第三节点QB1和第四节点QB2。第一稳定模块3151受控于第一时序信号V1、第二稳定模块3152受控于第二时序信号V2。周期和占空比相同，但相位始终相反的第一时序信号V1和第二时序信号V2控制第一稳定模块3151和第二稳定模块3152交替工作，从而稳定本级栅极驱动信号Gn和本级传递信号Zn以及第一节点Sn电压和第二节点Q电压。

进一步地，图4示出图3所示第n级栅极驱动单元的示意性电路图。

如图4所示：

选择模块311包括第一开关元件T1，第一开关元件T1的控制端接收选择信号Syn，第一通路端接收第一时钟信号CLK k，第二通路端作为第一节点Sn，并输出控制电压。

输入模块312包括第二开关元件T2和第三开关元件T3。第二开关元件T2的控制端与第一通路端短接并接收前级传递信号Zn-2，第二通路端作为第二节点Q。第三开关元件T3的控制端接收后级传递信号Zn+2，第一通路端与第二节点Q相连，第二通路端接收第二时钟信号CLK k+1。

第一输出模块3141包括第四开关元件T4和电容C。第四开关元件T4的控制端与第二节点Q相连，第一通路端与第一节点Sn相连，第二通路端与栅极驱动信号输出端相连输出本级栅极驱动信号Gn。电容C的第一端与第四开关元件T4的控制端相连，第二端与第四开关元件T4的第二通路端相连。在一些实施例中，电容C为第四开关元件T4控制端和第二通路端之间的寄生电容。然而应当理解，在另一些实施例中，为了提高电容的耦合效应，从而提高Q点电压的拉高效果，还在第四开关元件T4控制端与第二通路端之间设置独立电容，电容C为第四开关元件T4的控制端与第二通路端之间的寄生电容与独立电容之和。

第二输出模块3142包括第五开关元件T5。第五开关元件T5的控制端与第二节点Q相连，第一通路端接收第一时钟信号CLK k，第二通路端与本级传递信号输出端相连，输出本级传递信号Zn。

下拉模块313包括第六开关元件T6和第七开关元件T7，第六开关元件T6的控制端与第二节点Q相连，第一通路端接收第一参考信号VSQ，第二通路端作为第三节点QB1；第七开关元件T7的控制端与第二节点Q相连，第一通路端接收第一参考信号VSQ；第二通路端作为第四节点QB2。

第一稳定模块3151包括第八开关元件T8至第十三开关元件T13。第八开关元件T8的控制端和第一通路端短接并接收第一时序信号V1，第二通路端与第三节点QB1相连；第九开关元件T9的控制端接收第一时序信号V1，第一通路端接收第一参考信号VSQ，第二通路端与第四节点QB2相连；第十开关元件T10的控制端接收第一时序信号V1，第一通路端与第一节点Sn相连，第二通路端接收第一参考信号VSQ；第十一开关元件T11的控制端与第三节点QB1相连，第一通路端与第二节点Q相连，第二通路端接收第二参考信号VGL；第十二开关元件T12的控制端与第三节点QB1相连，第一通路端与栅极驱动信号输出端相连，第二通路端接收第二参考信号VGL；第十三开关元件T13的控制端与第三节点QB1相连，第一通路端与传递信号输出端相连，第二通路端接收第二参考信号VGL。

第二稳定模块3152包括第十四开关元件T14至第十九开关元件T19。第十四开关元件T14的控制端及第二通路端短接以接收第二时序信号V2，第一通路端与第四节点QB2相连；第十五开关元件T15的控制端接收第二时序信号V2，第一通路端与第三节点QB1相连，第二通路端接收第一参考信号VSQ；第十六开关元件T16的控制端接收第二时序信号V2，第一通路端接收第一参考信号VSQ，第二通路端与第一节点Sn相连；第十七开关元件T17的控制端与第四节点QB2相连，第一通路端接收第二参考信号VGL，第二通路端与第二节点Q相连；第十八开关元件T18的控制端与第四节点QB2相连，第一通路端接收第二参考信号VGL，第二通路端与栅极驱动信号输出端相连；第十九开关元件的控制端与第四节点QB2端相连，第一通路端接收第二参考信号VGL，第二通路端传递信号输出端相连。

进一步地，在如图4所示的实施例中，以第一开关元件至第十九开关元件均为N型晶体管为例，各开关元件的控制端为栅极，第一通路端为漏极，第二通路端为源极。然而应当理解，在本申请实施例中，各开关元件的第一通路端和第二通路端可以互换(即漏极和源极可以互换)。此外，也应当理解，本申请的开关元件也不应被限制于此。

图5示出选择信号为预设电平期间第n级栅极驱动单元的示意性时序图。其中，CLKk与CLK k+1为周期(例如为4T)与占空比均(例如为1/4)相同的方波信号，并且当第一时钟信号CLK k由高电平变为低电平时(即第一时钟信号处于下降沿时)，第二时钟信号CLK k+1由低电平变为高电平(即第二时钟信号处于上升沿)。

结合图4及图5，当选择信号为预设电平期间，第一开关元件T1打开，第一节点(Sn点)电压跟随第一时钟信号CLK k。每一级的栅极驱动单元的工作过程分为预充电阶段、上拉阶段、下拉阶段以及稳定阶段。

预充电阶段：在本申请实施例中，将前级传递信号Zn-2作为预充电信号。向前相差两级的栅极驱动单元输出的前级传递信号Zn-2的电平由低变高，第二开关元件T2导通，Q点通过导通的第二开关元件T2被预充电。随着Q点电压升高，第四开关元件T4、第五开关元件T5、第六开关元件T6以及第七开关元件T7逐渐被导通。并且，随着第六开关元件T6和第七开关元件T7的导通，第三节点QB1和第四节点QB2的电压被拉低至第一参考信号VSQ的低电平。因此，第十一开关元件至第十三开关元件(T11～T13)以及第十七开关元件至第十九开关元件(T17～T19)均截至。此外，在预充电阶段，受控于第一时序信号V1和第二时序信号V2，第十开关元件T10和第十六开关元件T16交替导通，从而将第一节点Sn点电压拉低至第一参考信号VSQ的低电平。

上拉阶段：第一时钟信号CLK k的电平由低变高时，由于选择信号Syn处于高电平，第一开关元件T1始终导通，第一节点Sn点电压跟随第一时钟信号CLK k被拉高。并且在预充电阶段Q点已经被预充电，即第四开关元件T4和第五开关元件T5均被导通。由于电容C的自举作用，第二节点Q的电压被进一步拉高，使得第四开关元件T4导通地更加充分，从而使得该栅极驱动单元输出的本级栅极驱动信号Gn通过导通的第一开关元件T1和第四开关元件T4被第一时钟信号CLK k拉高。同样地，随着第二节点Q点电压的进一步拉高，第五开关元件T5的导通也更加充分，从而使得该栅极驱动单元输出的本级传递信号Zn通过导通的第四开关元件T4被第一时钟信号CLK k拉高。

需要说明的是，在一些实施例中，直接使用第四开关元件T4控制端和第二通路端之间的寄生电容作为电容C。在一些其他的实施例中，为了提升上拉效果，还可以在第四开关元件T4的控制端和第二通路端之间设置独立存储电容，该独立存储电容和第四开关元件T4的寄生电容并联共同作为电容C。此外，应当理解，第一开关元件T1的尺寸应大于第十开关元件T10和第十六开关元件T16，以提供更大的电流能力，使第一节点Sn的电压可以被顺利拉高。

下拉阶段：在本申请中，将后级传递信号Zn+2作为下拉信号。当第一时钟信号CLKk的电平由高变低时，由于在上拉阶段第四开关元件T4和第五开关元件T5均导通，因此本级栅极驱动单元输出的本级栅极驱动信号Gn和本级传递信号Zn分别通过第四开关元件T4和第五开关元件T5被迅速拉低。此外，由于向后相差两级的栅极驱动单元输出的后级传递信号Zn+2由低电平变为高电平，第三开关元件T3导通，因此，当第二时钟信号CLK k+1由高电平变为低电平时，第二节点Q的电压通过导通的第三开关元件T3被第二时钟信号CLK k+1拉低。

稳定阶段：在下拉阶段时，第n级栅极驱动单元输出的栅极驱动信号Gn及传递信号Zn分别通过第四开关元件T4和第五开关元件T5被第一时钟信号CLK k拉低，而Q点电压通过第三开关元件T3被第二时钟信号CLK k+1拉低。因此，在后续的时间内，需要使至少第二节点Q、栅极驱动信号Gn以及传递信号Zn维持在低电平，从而获得理想的波形。

但是，由于第一时钟信号CLK k在后续的时间内还会不停地产生脉冲，从而对第一节点Sn电压和本级传递信号Zn产生影响。此外，即使在第一时钟信号CLK k的低电平期间，由于第一开关元件T1在第一通路端以及控制端之间的寄生电容的影响，第一节点Sn会被寄生电容耦合而产生噪声。同样地，由于第四开关元件T4在第一节点Sn以及控制端之间的寄生电容的影响，第二节点Q也会被寄生电容耦合而产生噪声，并影响本级栅极驱动信号Gn。为了消除这些影响，以获得本级栅极驱动信号Gn以及本级传递信号Zn的理想输出波形，本申请实施例利用稳定模块315(包括交替工作的第一稳定模块3151和第二稳定模块3152)进行改善。

具体地，在后续的时间内，当第一时序信号V1为高电平时，第八开关元件T8、第九开关元件T9以及第十开关元件T10被导通，第三节点QB1的电压通过导通的第八开关元件T8被第一时序信号V1拉高，第一节点Sn和第四节点QB2的电压通过导通的第九开关元件T9被第一参考信号VSQ拉低。根据第三节点QB1和第四节点QB2的电压使得第十一开关元件T11至第十三开关元件T13导通，第十七开关元件T17至第十九开关元件T19截至。从而使得Q点电压、本级栅极驱动信号及本级传递信号Zn分别通过导通的第十一开关元件T11、第十二开关元件及第十三被第二参考信号VGL拉低。需要说明的是，由于第一开关元件T1的电流能力强于第十开关元件T10和第十六开关元件T16，因此，在后续的时间内第一节点Sn的电压仍会跟随第一时钟信号CLK k被拉高，但由于此时第二节点Q的电压被稳定在低电平，第四开关元件T4截至，因此并不会影响本级栅极驱动信号Gn。

进一步地，由于第一时序信号V1和第二时序信号V2的相位始终相反，从而使得第三节点QB1和第四节点QB2的电压能交替性的为高电平，也就是说第八开关元件至第十三开关元件和第十四开关元件至第十九开关元件交替工作，在保证栅极驱动电路稳定性的同时，减少阀值漂移带来的影响，保证栅极驱动电路的可靠性。

因此，尽管受第一时钟信号CLK k的影响，Sn点电压、Q点电压以及本级栅极输出信号Gn和本级传递信号Zn均会产生变化或波动，但是由于第八开关元件T8至第十九开关元件T19的作用，可以使Q点电压、本级栅极驱动单元的栅极驱动信号Gn和传递信号Zn维持在低电平，并且在第一时钟信号CLK k的低电平阶段将Sn点电压维持在低电平。

图6示出选择信号不为预设电平期间第n级栅极驱动单元的示意性时序图。结合图4及图6，选择信号不为预设电平期间，第n级栅极驱动单元的工作过程与选择信号为有效电平期间基本类似。不同之处在于，由于选择信号不为预设电平，第一开关元件T1截至，因此，第一节点Sn点电压始终不受第一时钟信号CLK k影响。也就是说，即使在上拉阶段，由于第一开关元件T1截至，Sn点电压仍被第一稳定模块3151或第二稳定模块3152稳定为低电平状态，从而使得上拉阶段，本级栅极传递信号Zn可以随第一时钟信号CLK k的电平变化而输出高电平，但本级栅极驱动信号Gn始终为低电平。

根据本申请提供的栅极驱动电路，在显示设备工作过程中，当选择信号处于预设电平状态期间，各栅极驱动单元跟随第一时钟信号向其对应的像素行输出有效电平状态的栅极驱动信号；否则，各栅极驱动单元始终输出无效电平状态的栅极驱动信号，从而控制各栅极驱动单元输出的栅极驱动信号，以单独开启至少部分栅极驱动单元所对应的像素行，从而减少功耗。

进一步地，为实现根据显示情况，针对显示画面的变化部分开启相应的像素行。在一些实施例中，根据各像素行前后两帧的显示数据变化情况分别向各相应的栅极驱动单元输出相应电平状态的选择信号，即各栅极驱动单元接收的选择信号至少部分相互独立。而在本申请中，为了减少信号线数量，缩小栅极驱动电路的占用面积，根据前后两帧显示画面的变化情况向各栅极驱动单元输出同一选择信号(即各栅极驱动单元接收的选择信号相同)。该选择信号包括分别与各像素行对应的多个数据段，各栅极驱动单元接收相应数据段的选择信号。

示例地，图7示和图8示出分别示出在选择信号为有效电平状态和不为有效电平状态下第n级栅极驱动单元多个信号的仿真波形图。

在图7中，以第二级栅极驱动单元为例。如图7所示，对于第二级栅极驱动单元，由于没有向前相差两级的栅极驱动单元，而没有相对应的前级传递信号，因而该栅极驱动单元的前级传递信号由脉冲信号(图示stv2)提供。应当理解，脉冲信号Stv2的脉冲宽度仅作为示例。

进一步地，如图7所示，根据选择信号Syn的时序，第二级栅极驱动单元的选择信号处于预设电平，因此，在上拉阶段，第二级栅极驱动单元输出的栅极驱动信号(图示xg2-1.gn)输出高电平。

在图8中，以第四级栅极驱动单元为例。如图8所示，根据选择信号Syn的时序，第四级栅极驱动单元的选择信号处于无效电平，因此，在上拉阶段第四级栅极驱动单元输出的栅极驱动信号(图示xg4-1.gn)始终为低电平。

图9示出本申请实施例多个栅极驱动单元的栅极驱动信号的波形图，如图9所示，各栅极驱动单元通过选择信号的时序判定选择信号与该栅极驱动单元相对应的数据段，并根据选择信号的电平状态输出需要的栅极驱动信号电平，并且不影响传递信号的电平状态，可靠性好、稳定性高。

根据本申请实施例的栅极驱动电路，对于各栅极驱动单元，当选择信号表征该像素行在当前帧和前一帧对应的显示数据一致的情况下，本级的栅极驱动信号为无效电平状态、本级的传递信号为有效电平状态。因而，可以根据相邻两帧显示画面的变化部分开启相应的像素行，从而降低功耗。

本申请还提供一种显示装置。图10示出本申请实施例提供的显示装置的示意性结构框图；如图10所示，根据本申请实施例的显示装置1包括时序控制电路100、数据驱动电路200、显示面板400、选择信号生成电路500以及本申请提供的栅极驱动电路300。

其中，选择信号生成电路500向栅极驱动电路300提供选择信号。在一些实施例中，选择信号生成电路根据显示需求向栅极驱动电路300的各栅极驱动单元提供选择信号。在本申请实施例中，选择信号生成电路500提供与显示面板前后两帧的显示数据的变化情况相关的选择信号。

具体地，时序控制电路100分别与数据驱动电路200、栅极驱动电路300以及选择信号生成电路500相连，时序控制电路100基于例如外部提供的图像数据IMG和控制信号Cont(例如包括垂直同步信号、水平同步信号和数据使能信号)向栅极驱动电路300发送第一控制信号Cont1、向数据驱动电路200发送第二控制信号Cont2和数据信号Data以及向控制信号生成电路500发送数据信号Data。选择信号生成电路500根据数据信号Data生成选择信号Syn，栅极驱动电路300根据第一控制信号Cont1以及选择信号Syn输出扫描电压VG(即根据第一控制信号Cont1，在选择信号Syn为预设电平期间输出扫描信号VG的有效电平)。数据驱动电路200根据第二控制信号Cont2、选择信号Syn以及数据信号输出数据电压VD(即根据第二控制信号Cont2，在选择信号Syn为预设电平期间输出相应的数据电压VD)。显示面板400包括呈阵列排布的多个像素单元410，各像素单元分别通过相应的数据线DL和扫描线GL于数据驱动电路200或栅极驱动电路300相连，并在扫描电压VG有效时，根据数据电压VD进行显示。

进一步地，图11示出图10所示选择信号生成电路的示意性结构框图。如图所示，选择信号生成电路500包括存储模块510以及比较模块520。存储模块510用于接收并存储数据信号Data，并在选择信号生成单元500接收当前帧显示画面的数据信号(图示Data p+1，p为整数)时，输出上一帧显示画面的数据信号(图示Data p，p为整数)，比较模块520比较前后两帧的数据信号Data p和Data p+1，并根据比较结果输出选择信号Syn。其中，当Data p和Data p+1不同时，选择信号Syn为预设电平(例如为高电平)；当Data p和Data p+1相同时，选择信号Syn不为预设电平(例如为低电平)。

在一些实施例中，选择信号生成电路500分别向栅极驱动电路300中的各栅极驱动单元输出相对应的选择信号，也就是说，各栅极驱动单元所接收的选择信号至少部分不同。

而在本实施例中，比较模块520逐行对比前后两帧显示画面中各像素行所对应的数据信号，并根据比较结果向各栅极驱动单元输出相同的选择信号。该选择信号包括分别与各像素行对应的多个数据段，各栅极驱动单元分别根据选择信号中相对应的数据段调节控制电压。

由于本申请的显示装置使用如上的栅极驱动电路，因此也具有上述的有益效果，此处不再赘述。

依照本发明的实施例如上文，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims (10)

1.一种栅极驱动电路，包括级联的多个栅极驱动单元，其中，每个所述栅极驱动单元包括：

选择模块，接收选择信号；以及

驱动电路，与所述选择模块连接，根据所述驱动电路的多个输入信号以及控制电压提供本级传递信号和本级的栅极驱动信号，所述多个输入信号包括前级传递信号和/或后级传递信号，本级的所述栅极驱动信号被输出至相应的像素行，该像素行在本级的所述栅极驱动信号为有效电平状态时被选通，

在所述选择信号表征该像素行在当前帧和前一帧对应的显示数据一致的情况下，所述选择模块根据所述选择信号调节所述控制电压以使本级的所述栅极驱动信号为无效电平状态、所述本级传递信号为有效的电平状态。

2.根据权利要求1所述的栅极驱动电路，其中，各所述栅极驱动单元分别接收与该栅极驱动单元相对应的所述选择信号；或

所述选择信号包括分别与各所述像素行对应的多个数据段，各所述栅极驱动单元分别根据所述选择信号中相对应的所述数据段调节所述控制电压。

3.根据权利要求1所述的栅极驱动电路，其中，所述多个输入信号还包括第一时钟信号，所述选择模块包括第一开关元件，所述第一开关元件的控制端接收所述选择信号，第一通路端接收所述第一时钟信号，第二通路端为第一节点，输出所述控制电压。

4.根据权利要求3所述的栅极驱动电路，其中，所述多个输入信号还包括第二时钟信号，所述驱动电路包括：

输入模块，根据所述前级传递信号或所述后级传递信号和所述第二时钟信号调节第二节点电压；以及

输出模块，与所述输入模块相连于所述第二节点，所述输出模块包括第一输出模块和第二输出模块，所述第一输出模块与所述第一节点、所述第二节点以及栅极驱动信号输出端相连接以根据所述控制电压以及所述第二节点电压输出本级的所述栅极驱动信号；所述第二输出模块与所述第二节点和传递信号输出端相连接，根据所述第二节点电压和所述第一时钟信号输出所述本级传递信号。

5.根据权利要求4所述的栅极驱动电路，其中，所述第一时钟信号和所述第二时钟信号的周期和占空比相同，且所述第一时钟信号处于下降沿时，所述第二时钟信号处于上升沿，

所述输入模块包括第二开关元件和第三开关元件：所述第二开关元件的控制端与第一通路端短接以接收所述前级传递信号，第二通路端为所述第二节点；所述第三开关元件的控制端接收所述后级传递信号，第一通路端与所述第二节点相连，第二通路端接收所述第二时钟信号；

所述第一输出模块包括第四开关元件及电容，所述第四开关元件的控制端与所述第二节点相连，第一通路端与所述第一节点相连，第二通路端与所述栅极驱动信号输出端相连；所述电容的第一端与所述第四开关元件的控制端相连，第二端与所述第四开关元件的第二通路端相连，

所述第二输出模块包括第五开关元件，所述第五开关元件的控制端与所述第二节点相连，第一通路端接收所述第一时钟信号，第二通路端与所述传递信号输出端相连。

6.根据权利要求4所述的栅极驱动电路，其中，所述多个输入信号还包括第一时序信号、第二时序信号、第一参考信号以及第二参考信号，所述栅极驱动电路还包括：

下拉模块，与所述第二节点相连，根据所述第二节点电压调节第三节点及第四节点电压；以及

稳定模块，包括相连于所述第三节点和所述第四节点的第一稳定模块和第二稳定模块，所述第一稳定模块还与所述下拉模块相连于所述第三节点，所述第二稳定模块还与所述下拉模块相连于所述第四节点，所述第一稳定模块或所述第二稳定模块根据第三节点电压、第四节点电压、第一时序信号、第二时序信号、第一参考信号以及第二参考信号稳定所述栅极驱动信号和所述本级传递信号。

7.根据权利要求6所述的栅极驱动电路，其中，所述第一时序信号和所述第二时序信号的周期及占空比相同，且相位始终相反；所述第一参考信号和所述第二参考信号均为低电平参考信号，

所述下拉模块包括第六开关元件以及第七开关元件；所述第一稳定模块包括第八开关元件至第十三开关元件；所述第二稳定模块包括第十四开关元件至第十九开关元件；

所述第六开关元件的控制端与所述第二节点相连，第一通路端接收所述第一参考信号、第二通路端为所述第三节点；所述第七开关元件的控制端与所述第二节点相连，第一通路端接收所述第一参考信号，第二通路端为所述第四节点；

所述第八开关元件的控制端和第一通路端短接以接收所述第一时序信号，第二通路端与所述第三节点相连；第九开关元件的控制端接收所述第一时序信号，第一通路端接收所述第一参考信号，第二通路端与所述第四节点相连；第十开关元件的控制端接收所述第一时序信号，第一通路端与所述第一节点相连，第二通路端接收所述第一参考信号；第十一开关元件的控制端与所述第三节点相连，第一通路端与所述第二节点相连，第二通路端接收所述第二参考信号；第十二开关元件的控制端与所述第三节点相连，第一通路端与所述栅极驱动信号输出端相连；第二通路端接收所述第二参考信号；所述第十三开关元件的控制端与所述第三节点相连，第一通路端与所述传递信号输出端相连；第二通路端接收所述第二参考信号；

所述第十四开关元件的控制端和第二通路端短接以接收所述第二时序信号，第一通路端与所述第四节点相连；第十五开关元件的控制端接收所述第二时序信号，第一通路端与所述第三节点相连，第二通路端接收所述第一参考信号；第十六开关元件的控制端接收所述第二时序信号，第一通路端接收所述第一参考信号，第二通路端与所述第一节点相连；第十七开关元件的控制端与所述第四节点相连，第一通路端接收所述第二参考信号，第二通路端与所述第二节点相连；第十八开关元件的控制端与所述第四节点相连，第一通路端接收所述第二参考信号，第二通路端与所述栅极驱动信号输出端相连；所述第十九开关元件的控制端与所述第四节点相连，第一通路端接收所述第二参考信号，第二通路端与所述传递信号输出端相连；

所述第一开关元件的尺寸至少大于所述第十开关元件和所述第十六开关元件的尺寸。

8.一种显示装置，包括：

如权利要求1至7任一项所述的栅极驱动电路；以及

与所述栅极驱动电路相连的选择信号生成电路，以向所述栅极驱动电路的各所述栅极驱动单元提供所述选择信号。

9.根据权利要求8所述的显示装置，其中，所述显示装置还包括：

显示面板，包括呈阵列排布的多个像素；以及

数据驱动电路，与所述选择信号生成电路以及相应的所述像素相连，在所述选择信号表征所述像素行在当前帧和前一帧对应的显示数据不一致的情况下，所述数据驱动电路向该像素行的各所述像素提供相应的数据电压。

10.根据权利要求8所述的显示装置，其中，所述选择信号生成电路包括：

存储模块，用于存储显示数据，并在所述选择信号生成电路接收所述当前帧对应的显示数据时输出所述前一帧对应的显示数据；以及

与所述存储模块相连的比较模块，逐行比较所述当前帧和前一帧对应的显示数据，并输出相应电平状态的所述选择信号。