CN117194317A - 内置式可重构协处理器的计算芯片 - Google Patents

Abstract

本发明公开了内置式可重构协处理器的计算芯片，包括通用处理器和可重构逻辑单元协处理器；所述可重构逻辑单元协处理器与通用处理器耦合集成为内置式可重构协处理器计算芯片主体，且可重构逻辑单元协处理器作为一个独立的协处理器通过高速接口与所述通用处理器进行通讯，使得可重构逻辑单元协处理器与通用处理器之间形成高速的数据传输和协同计算；所述可重构逻辑单元协处理器包括可重构逻辑单元、数据存储单元、控制单元和输入输出接口。本发明实现了整个内置式可重构协处理器计算芯片主体具有更灵活的硬件结构、更高速的数据处理和更好的动态优化能力，能够提供更高的计算加速性能和能效，适用于广泛的计算任务和应用场景。

Description

内置式可重构协处理器的计算芯片

技术领域

本发明涉及计算机芯片技术领域，具体为内置式可重构协处理器的计算芯片。

背景技术

芯片，准确地说就是硅片，也叫集成电路，它是微电子技术的主要产品，计算机芯片是一种用硅材料制成的薄片，其大小仅有手指甲的一半，一个芯片是由几百个微电路连接在一起的，体积很小，在芯片上布满了产生脉冲电流的微电路。计算机芯片利用这些微电流，就能够完成控制计算机、自动化装置制和其它各种设备所需要的操作。计算机芯片内的电路很小，它使用的电流也很小，所以也称芯片为微电子器件，微型计算机中的主要芯片有微处理芯片、接口芯片和存储器芯片；

在大众已经习惯的计算模式中，处理器(CPU)和专用集成电路(ASIC)一直是计算机芯片的两大主流，其中，处理器计算模式的特点在于它们都具有各自的指令集，通过执行指令集中的相关指令来完成计算，改写软件指令就能改变系统实现的功能，而不用去改动底层的硬件环境；专用集成电路是针对某一特定应用专门设计的硬件电路；专用集成电路计算模式的特点在于用硬件来实现应用的操作，因为针对特定应用设计，所以在执行相应应用时具有很高的速度、效率和精度。

但是现有技术在实际使用时，伴随着应用领域特别是嵌入式环境对系统的性能、能耗、上市时间等指标需求的不断提高，通常的处理器在使用过程中必须从存储器中读取每条指令，将其译码后再执行，因而每个独立的操作具有更高的执行开销。另外，处理器的指令集是由处理器自身体系结构决定的，没有用专门指令实现的操作只能使用已有的指令组合来处理，从而增加了执行的开销；同时，通常的集成电路在使用过程中，开发周期太长，代价太高。而且硬件电路一旦制作好以后是不能够被随意改动的。这就意味着如果功能的需求发生了变化，就需要重新设计和重新加工新的专用集成电路芯片。哪怕只是芯片上的很小一部分线路需要修改，也要重新制作整个芯片。如果针对各种不同的应用都专门设计专用的电路芯片，就会带来高昂的成本；

由此可见，现有的主流计算模式中存在的主要问题是：处理器方式能够灵活地实现各种应用，但却在性能上有缺陷；而硬件逻辑实现性能虽然高，但灵活性却很差。

发明内容

本发明的目的在于提供内置式可重构协处理器的计算芯片，以解决上述背景技术中提出的现有的主流计算模式中存在的主要问题是：处理器方式能够灵活地实现各种应用，但却在性能上有缺陷；而硬件逻辑实现性能虽然高，但灵活性却很差的问题。

为实现上述目的，本发明提供如下技术方案：包括通用处理器和可重构逻辑单元协处理器；

所述可重构逻辑单元协处理器与通用处理器耦合集成为内置式可重构协处理器计算芯片主体，且可重构逻辑单元协处理器作为一个独立的协处理器通过高速接口与所述通用处理器进行通讯，使得可重构逻辑单元协处理器与通用处理器之间形成高速的数据传输和协同计算；

所述可重构逻辑单元协处理器包括可重构逻辑单元、数据存储单元、控制单元和输入输出接口，使得通过所述可重构逻辑单元协处理器负责控制整个内置式可重构协处理器计算芯片主体的初始化配置、硬件重新配置、并行计算和数据交换和重复执行的工作流程。

优选的，所述可重构逻辑单元协处理器由FPGA芯片基础定制构件。

优选的，所述高速接口由PCIe接口构件，所述内置式可重构协处理器计算芯片主体通过专用通信接口与其他外部设备进行通信，所述外部设备包括存储器和图形处理器，使得所述内置式可重构协处理器计算芯片主体与外部设备进行高速数据交换。

优选的，所述初始化配置包括通用处理器向可重构逻辑单元协处理器向发送配置信息，所述配置信息包括任务要求和硬件结构；所述硬件重新配包括根据配置信息，控制单元会根据特定的算法将可重构逻辑单元中的逻辑门阵列、查找表、算术逻辑单元等重新组织形成特定的硬件结构；所述并行计算包括内置式可重构协处理器计算芯片主体的计算任务分解为多个小任务，可重构逻辑单元协处理器通过并行计算来加速计算过程，每个小任务都会被分配到可重构逻辑单元的不同部分进行处理；所述数据交换包括计算过程中的数据和结果通过输入输出接口与通用处理器进行交换，完成整个计算任务；所述重复执行包括在需要的情况下，通用处理器可以重新发送配置信息，以更改可重构逻辑单元的硬件结构，从而适应新的计算要求。

优选的，所述可重构逻辑单元包括采用可编程逻辑门阵列(PLA)、可编程查找表(LUT)、和可编程算术逻辑单元(ALU)，使得所述可重构逻辑单元协处理器在逻辑门级别上实现计算任务的硬件加速。

优选的，所述数据存储单元包括采用集成更大容量的寄存器文件和高速缓存，使得所述可重构逻辑单元协处理器提供更高的数据处理能力。

优选的，所述控制单元包括采用更高效的配置算法，使得所述可重构逻辑单元协处理器允许更快速地重构硬件结构。

优选的，所述输入输出接口包括采用更快的总线技术或者专用的高速通信接口，使得所述可重构逻辑单元协处理器支持更高速的数据交换。

优选的，所述可重构逻辑单元协处理器的可重构逻辑单元、数据存储单元和控制单元负责控制整个内置式可重构协处理器计算芯片主体负责实际执行计算任务的硬件加速。

与现有技术相比，本发明的有益效果是：

1、本发明采用更灵活的可重构逻辑单元结构，能够更好地适应不同的计算任务，提供更高的性能和能效；

2、本发明还集成更大容量和更高速的数据存储单元，同时采用更快速的输入输出接口，能够更快地传输和处理数据；

3、本发明同时还具备动态优化能力，可以根据实际计算情况和负载变化，实时调整硬件结构，以获得更高的性能和能效。

附图说明

图1为本发明内置式可重构协处理器的计算芯片整体结构示意图。

图中：1、通用处理器；2、可重构逻辑单元协处理器。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

请参阅图1，本发明提供一种技术方案：包括通用处理器1和可重构逻辑单元协处理器2，且可重构逻辑单元协处理器2由FPGA芯片基础定制构件，其中FPGA芯片为现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物，它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点；

可重构逻辑单元协处理器2与通用处理器1耦合集成为内置式可重构协处理器计算芯片主体，且可重构逻辑单元协处理器2作为一个独立的协处理器通过高速接口与通用处理器1进行通讯，使得可重构逻辑单元协处理器2与通用处理器1之间形成高速的数据传输和协同计算，且高速接口由PCIe接口构件，内置式可重构协处理器计算芯片主体通过专用通信接口与其他外部设备进行通信，外部设备包括存储器和图形处理器等，使得内置式可重构协处理器计算芯片主体与外部设备进行高速数据交换；

可重构逻辑单元协处理器2包括可重构逻辑单元、数据存储单元、控制单元和输入输出接口，使得通过可重构逻辑单元协处理器2负责控制整个内置式可重构协处理器计算芯片主体的初始化配置、硬件重新配置、并行计算和数据交换和重复执行的工作流程；

初始化配置包括通用处理器1向可重构逻辑单元协处理器2向发送配置信息，配置信息包括任务要求和硬件结构；硬件重新配包括根据配置信息，控制单元会根据特定的算法将可重构逻辑单元中的逻辑门阵列、查找表、算术逻辑单元等重新组织形成特定的硬件结构；并行计算包括内置式可重构协处理器计算芯片主体的计算任务分解为多个小任务，可重构逻辑单元协处理器2通过并行计算来加速计算过程，每个小任务都会被分配到可重构逻辑单元的不同部分进行处理；数据交换包括计算过程中的数据和结果通过输入输出接口与通用处理器1进行交换，完成整个计算任务；重复执行包括在需要的情况下，通用处理器可以重新发送配置信息，以更改可重构逻辑单元的硬件结构，从而适应新的计算要求；

可重构逻辑单元包括采用可编程逻辑门阵列(PLA)、可编程查找表(LUT)、和可编程算术逻辑单元(ALU)，使得可重构逻辑单元协处理器2在逻辑门级别上实现计算任务的硬件加速；

数据存储单元包括采用集成更大容量的寄存器文件和高速缓存，使得可重构逻辑单元协处理器2提供更高的数据处理能力；

控制单元包括采用更高效的配置算法，使得可重构逻辑单元协处理器2允许更快速地重构硬件结构；

输入输出接口包括采用更快的总线技术或者专用的高速通信接口，使得可重构逻辑单元协处理器2支持更高速的数据交换；

同时通过可重构逻辑单元协处理器2的可重构逻辑单元、数据存储单元和控制单元负责控制整个内置式可重构协处理器计算芯片主体负责实际执行计算任务的硬件加速；

从而总体实现了整个内置式可重构协处理器计算芯片主体具有更灵活的硬件结构、更高速的数据处理和更好的动态优化能力，能够提供更高的计算加速性能和能效，适用于广泛的计算任务和应用场景，同时通过重新配置硬件结构来适应不同的计算任务，能够提供高效的计算加速能力，广泛适用于科学计算、图形处理和机器学习领域。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。

尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。

Claims (9)

1.内置式可重构协处理器的计算芯片，包括通用处理器(1)，其特征在于：包括可重构逻辑单元协处理器(2)；

所述可重构逻辑单元协处理器(2)与通用处理器(1)耦合集成为内置式可重构协处理器计算芯片主体，且可重构逻辑单元协处理器(2)作为一个独立的协处理器通过高速接口与所述通用处理器(1)进行通讯，使得可重构逻辑单元协处理器(2)与通用处理器(1)之间形成高速的数据传输和协同计算；

所述可重构逻辑单元协处理器(2)包括可重构逻辑单元、数据存储单元、控制单元和输入输出接口，使得通过所述可重构逻辑单元协处理器(2)负责控制整个内置式可重构协处理器计算芯片主体的初始化配置、硬件重新配置、并行计算和数据交换和重复执行的工作流程。

2.根据权利要求1所述的内置式可重构协处理器的计算芯片，其特征在于：所述可重构逻辑单元协处理器(2)由FPGA芯片基础定制构件。

3.根据权利要求2所述的内置式可重构协处理器的计算芯片，其特征在于：所述高速接口由PCIe接口构件，所述内置式可重构协处理器计算芯片主体通过专用通信接口与其他外部设备进行通信，所述外部设备包括存储器和图形处理器，使得所述内置式可重构协处理器计算芯片主体与外部设备进行高速数据交换。

4.根据权利要求3所述的内置式可重构协处理器的计算芯片，其特征在于：所述初始化配置包括通用处理器(1)向可重构逻辑单元协处理器(2)向发送配置信息，所述配置信息包括任务要求和硬件结构；所述硬件重新配包括根据配置信息，控制单元会根据特定的算法将可重构逻辑单元中的逻辑门阵列、查找表、算术逻辑单元等重新组织形成特定的硬件结构；所述并行计算包括内置式可重构协处理器计算芯片主体的计算任务分解为多个小任务，可重构逻辑单元协处理器(2)通过并行计算来加速计算过程，每个小任务都会被分配到可重构逻辑单元的不同部分进行处理；所述数据交换包括计算过程中的数据和结果通过输入输出接口与通用处理器(1)进行交换，完成整个计算任务；所述重复执行包括在需要的情况下，通用处理器可以重新发送配置信息，以更改可重构逻辑单元的硬件结构，从而适应新的计算要求。

5.根据权利要求4所述的内置式可重构协处理器的计算芯片，其特征在于：所述可重构逻辑单元包括采用可编程逻辑门阵列(PLA)、可编程查找表(LUT)、和可编程算术逻辑单元(ALU)，使得所述可重构逻辑单元协处理器(2)在逻辑门级别上实现计算任务的硬件加速。

6.根据权利要求5所述的内置式可重构协处理器的计算芯片，其特征在于：所述数据存储单元包括采用集成更大容量的寄存器文件和高速缓存，使得所述可重构逻辑单元协处理器(2)提供更高的数据处理能力。

7.根据权利要求6所述的内置式可重构协处理器的计算芯片，其特征在于：所述控制单元包括采用更高效的配置算法，使得所述可重构逻辑单元协处理器(2)允许更快速地重构硬件结构。

8.根据权利要求7所述的内置式可重构协处理器的计算芯片，其特征在于：所述输入输出接口包括采用更快的总线技术或者专用的高速通信接口，使得所述可重构逻辑单元协处理器(2)支持更高速的数据交换。

9.根据权利要求8所述的内置式可重构协处理器的计算芯片，其特征在于：所述可重构逻辑单元协处理器(2)的可重构逻辑单元、数据存储单元和控制单元负责控制整个内置式可重构协处理器计算芯片主体负责实际执行计算任务的硬件加速。