JPH06274467A - フィールドプログラマブルプロセッサアレイ - Google Patents
フィールドプログラマブルプロセッサアレイInfo
- Publication number
- JPH06274467A JPH06274467A JP5064311A JP6431193A JPH06274467A JP H06274467 A JPH06274467 A JP H06274467A JP 5064311 A JP5064311 A JP 5064311A JP 6431193 A JP6431193 A JP 6431193A JP H06274467 A JPH06274467 A JP H06274467A
- Authority
- JP
- Japan
- Prior art keywords
- cpe
- processor
- array
- processor element
- field programmable
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 内部ハードウェア構成がプログラマブルな多
数のプロセッサエレメントをハード的にフィールド、即
ちユーザの手元で一つのモジュール中にアレイ状に配列
することにより、それぞれのアプリケーションに適合し
た構造に自由に再構築可能なフィールドプログラマブル
プロセッサアレイを提供する。 【構成】 個々の内部構成がアプリケーションに適合し
た構造にハードウェア的にプログラマブルな再構築可能
プロセッサエレメント(CPE) 11が複数アレイ状に配列さ
れており、前記各再構築可能プロセッサエレメント(CP
E) 11相互がプログラマブルな通信ユニットである通信
用レジスタユニット(CRU) 23で接続されている。
数のプロセッサエレメントをハード的にフィールド、即
ちユーザの手元で一つのモジュール中にアレイ状に配列
することにより、それぞれのアプリケーションに適合し
た構造に自由に再構築可能なフィールドプログラマブル
プロセッサアレイを提供する。 【構成】 個々の内部構成がアプリケーションに適合し
た構造にハードウェア的にプログラマブルな再構築可能
プロセッサエレメント(CPE) 11が複数アレイ状に配列さ
れており、前記各再構築可能プロセッサエレメント(CP
E) 11相互がプログラマブルな通信ユニットである通信
用レジスタユニット(CRU) 23で接続されている。
Description
【０００１】
【産業上の利用分野】本発明はフィールドプログラマブ
ルプロセッサアレイに関し、より詳細には、多数のプロ
セッサを一つのモジュール上 (たとえば一つのLSI また
は一つの基板上) に集積し、そのハードウェア資源を有
効に活用するための技術に関し、特に超並列計算機, 画
像認識, 高速画像処理装置, 音声認識，高速グラフィッ
ク表示装置, 更にはニューラルネットワーク等に好適な
技術に関する。
ルプロセッサアレイに関し、より詳細には、多数のプロ
セッサを一つのモジュール上 (たとえば一つのLSI また
は一つの基板上) に集積し、そのハードウェア資源を有
効に活用するための技術に関し、特に超並列計算機, 画
像認識, 高速画像処理装置, 音声認識，高速グラフィッ
ク表示装置, 更にはニューラルネットワーク等に好適な
技術に関する。
【０００２】
【従来の技術】従来、基本単位がゲートであるゲートア
レイまたはフィールドプログラマブルゲートアレイと称
されるデバイスが知られている。このゲートアレイと
は、セミカスタムICの一種であり、マスタウェハ上に多
数のトランジスタをアレイ状に配列して各トランジスタ
間の配線を変更することにより多様なゲート回路を構成
し得るようにし、それらを組み合わせて各種の機能を有
するモジュールを製造するものである。その構成の基本
となるのは、基本的なディジタル回路であるゲート回路
である。しかしゲートアレイは、一旦配線を行ってしま
うとその配線は固定されてしまってリプログラムは不可
能である。
レイまたはフィールドプログラマブルゲートアレイと称
されるデバイスが知られている。このゲートアレイと
は、セミカスタムICの一種であり、マスタウェハ上に多
数のトランジスタをアレイ状に配列して各トランジスタ
間の配線を変更することにより多様なゲート回路を構成
し得るようにし、それらを組み合わせて各種の機能を有
するモジュールを製造するものである。その構成の基本
となるのは、基本的なディジタル回路であるゲート回路
である。しかしゲートアレイは、一旦配線を行ってしま
うとその配線は固定されてしまってリプログラムは不可
能である。
【０００３】また、ロジックセルアレイ(LCA) と称され
るフィールドプログラマブルゲートアレイも知られてい
る。このロジックセルアレイの基本単位は、比較的小規
模なロジックセルまたはCLB(Configurable Logic Bloc
k) と称されるプログラマブルなロジックファンクショ
ンとフリップフロップとで構成されるセルである。 CLB
は、チップ内にアレイ状に配列され、それぞれのCLB 間
の配線もプログラマブルであり、フィールド、即ちユー
ザの手元での再配線が即座に可能である。
るフィールドプログラマブルゲートアレイも知られてい
る。このロジックセルアレイの基本単位は、比較的小規
模なロジックセルまたはCLB(Configurable Logic Bloc
k) と称されるプログラマブルなロジックファンクショ
ンとフリップフロップとで構成されるセルである。 CLB
は、チップ内にアレイ状に配列され、それぞれのCLB 間
の配線もプログラマブルであり、フィールド、即ちユー
ザの手元での再配線が即座に可能である。
【０００４】その他、カスタムIC, セミカスタムIC, フ
ルカスタムIC等のような種々のASIC(Application Speci
fic Integrated Circuit) の基本構造には上述以外にも
種々の構成が知られ、また提案されている。また、近年
の計算機の分野においては、マイクロプロセッサの処理
速度の向上は目覚ましいが、しかし更なる性能向上を目
指して超並列計算機が開発されている。
ルカスタムIC等のような種々のASIC(Application Speci
fic Integrated Circuit) の基本構造には上述以外にも
種々の構成が知られ、また提案されている。また、近年
の計算機の分野においては、マイクロプロセッサの処理
速度の向上は目覚ましいが、しかし更なる性能向上を目
指して超並列計算機が開発されている。
【０００５】
【発明が解決しようとする課題】上述のようなその基本
構成素子が比較的小規模であるカスタムICでは、最終ス
ペックのモジュールを製造するまでに大量の時間と設計
工数とを必要とする。特に、近年のサブミクロンオーダ
ーのデバイス製造技術の発達に伴って益々その設計工数
が増大する傾向にある。
構成素子が比較的小規模であるカスタムICでは、最終ス
ペックのモジュールを製造するまでに大量の時間と設計
工数とを必要とする。特に、近年のサブミクロンオーダ
ーのデバイス製造技術の発達に伴って益々その設計工数
が増大する傾向にある。
【０００６】また、サブミクロンデバイス技術はRISC(R
educed Instruction Set Computer)型マイクロプロセッ
サに見られるように、マイクロプロセッサを用いずにハ
ードウェアで構成することによりマイクロコンピュータ
を高速化する途を開いた。しかし、そのようなハードウ
ェアは膨大且つ複雑となり、性能向上には自ずと限界が
ある。
educed Instruction Set Computer)型マイクロプロセッ
サに見られるように、マイクロプロセッサを用いずにハ
ードウェアで構成することによりマイクロコンピュータ
を高速化する途を開いた。しかし、そのようなハードウ
ェアは膨大且つ複雑となり、性能向上には自ずと限界が
ある。
【０００７】更に、並列計算機の開発に関しては、単に
汎用のプロセッサを並列化したのみでは所謂フォン・ノ
イマンボトルネックを避けることが出来ない。
汎用のプロセッサを並列化したのみでは所謂フォン・ノ
イマンボトルネックを避けることが出来ない。
【０００８】本発明は以上のような事情に鑑みてなされ
たものであり、内部ハードウェア構成がプログラマブル
な多数のプロセッサエレメントをハード的にフィール
ド、即ちユーザの手元で一つのモジュール中にアレイ状
に配列することにより、それぞれのアプリケーションに
適合した構造に自由に再構築可能なフィールドプログラ
マブルプロセッサアレイの提供を目的とする。そして、
従来のマイクロプロセッサでは全く対処不可能な多量の
データの処理を可能にし、RISC型マイクロプロセッサの
性能向上の限界を越えるカスタムICを提供することを目
的とする。
たものであり、内部ハードウェア構成がプログラマブル
な多数のプロセッサエレメントをハード的にフィール
ド、即ちユーザの手元で一つのモジュール中にアレイ状
に配列することにより、それぞれのアプリケーションに
適合した構造に自由に再構築可能なフィールドプログラ
マブルプロセッサアレイの提供を目的とする。そして、
従来のマイクロプロセッサでは全く対処不可能な多量の
データの処理を可能にし、RISC型マイクロプロセッサの
性能向上の限界を越えるカスタムICを提供することを目
的とする。
【０００９】またそれにより、最先端のサブミクロンデ
バイス技術を少数の設計工数でフルに利用可能とし、フ
ォン・ノイマンボトルネックの限界をも越えるプロセッ
サを容易に利用可能とすることをも目的とする。
バイス技術を少数の設計工数でフルに利用可能とし、フ
ォン・ノイマンボトルネックの限界をも越えるプロセッ
サを容易に利用可能とすることをも目的とする。
【００１０】
【課題を解決するための手段】本発明のフィールドプロ
グラマブルプロセッサアレイは、上述の目的を達成する
ために、ゲートアレイの基本構成よりは大規模であるが
RISC型マイクロプロセッサよりは小規模なプロセッサエ
レメントを基本単位とし、その構成要素であるプロセッ
サエレメントを一つのLSI として、または一つの基板上
に多数アレイ状に集積して一つのモジュールを構成す
る。そして、各プロセッサエレメントのハードウェア構
造は即座にプログラム可能であり、且つそのプロセッサ
エレメント相互間の通信配線もユーザが任意に選択する
ことが出来るようにマイクロプログラムで制御する。
グラマブルプロセッサアレイは、上述の目的を達成する
ために、ゲートアレイの基本構成よりは大規模であるが
RISC型マイクロプロセッサよりは小規模なプロセッサエ
レメントを基本単位とし、その構成要素であるプロセッ
サエレメントを一つのLSI として、または一つの基板上
に多数アレイ状に集積して一つのモジュールを構成す
る。そして、各プロセッサエレメントのハードウェア構
造は即座にプログラム可能であり、且つそのプロセッサ
エレメント相互間の通信配線もユーザが任意に選択する
ことが出来るようにマイクロプログラムで制御する。
【００１１】
【作用】本発明のフィールドプログラマブルプロセッサ
アレイでは、基本構成が単純なプロセッサを多数用いて
構成されているため、 LSI上に超並列計算機を構成する
ことが可能になる。その単純なプロセッサエレメントを
ハードウェア的にプログラマブルな構成とすることによ
り、従来のマイクロプログラムを用いる手法に比して限
度のあるプロセッサ資源を効果的に利用することが可能
になる。しかも、従来は膨大な時間及び労力を必要とし
ていた大規模カスタムLSI の設計を行うことなしに単に
プロセッサエレメントの構造を変更するのみで可能にな
る。
アレイでは、基本構成が単純なプロセッサを多数用いて
構成されているため、 LSI上に超並列計算機を構成する
ことが可能になる。その単純なプロセッサエレメントを
ハードウェア的にプログラマブルな構成とすることによ
り、従来のマイクロプログラムを用いる手法に比して限
度のあるプロセッサ資源を効果的に利用することが可能
になる。しかも、従来は膨大な時間及び労力を必要とし
ていた大規模カスタムLSI の設計を行うことなしに単に
プロセッサエレメントの構造を変更するのみで可能にな
る。
【００１２】更に、従来のRISC型プロセッサのアプロー
チの限界であるハードウェア量の増大及び動作速度の限
界及びファイン・ノイマンボトルネックをも越えること
が可能になる。
チの限界であるハードウェア量の増大及び動作速度の限
界及びファイン・ノイマンボトルネックをも越えること
が可能になる。
【００１３】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。図１は本発明に係るフィールドプログラ
マブルプロセッサアレイの構成例を示すブロック図であ
る。
いて詳述する。図１は本発明に係るフィールドプログラ
マブルプロセッサアレイの構成例を示すブロック図であ
る。
【００１４】図１において、参照符号11は再構築可能プ
ロセッサエレメント(CPE) であり、アレイ状に複数個が
備えられている。各再構築可能プロセッサエレメント(C
PE) 11は通信接続ユニット(CCU)12 により相互に接続さ
れている。
ロセッサエレメント(CPE) であり、アレイ状に複数個が
備えられている。各再構築可能プロセッサエレメント(C
PE) 11は通信接続ユニット(CCU)12 により相互に接続さ
れている。
【００１５】参照符号13は通信接続バス(CCB) を示して
いる。この通信接続バス(CCB) 13はバス状に配線されて
おり、各再構築可能プロセッサエレメント(CPE) 11は隣
接相互間の接続のみならず配線資源の許される範囲内で
自由な通信経路を実現することが可能である。参照符号
15は外部接続ユニット(ECU)15 であり、基本的には各再
構築可能プロセッサエレメント(CPE) 11の外部接続用通
信ユニットとして機能し、データの入出力ラインとな
る。また、このモジュールを更に拡張する場合にはこの
外部接続ユニット15によりモジュール相互を接続するた
めに使用される。なおこの外部接続ユニット15は各再構
築可能プロセッサエレメント(CPE) 11に一つづつ備えら
れている。
いる。この通信接続バス(CCB) 13はバス状に配線されて
おり、各再構築可能プロセッサエレメント(CPE) 11は隣
接相互間の接続のみならず配線資源の許される範囲内で
自由な通信経路を実現することが可能である。参照符号
15は外部接続ユニット(ECU)15 であり、基本的には各再
構築可能プロセッサエレメント(CPE) 11の外部接続用通
信ユニットとして機能し、データの入出力ラインとな
る。また、このモジュールを更に拡張する場合にはこの
外部接続ユニット15によりモジュール相互を接続するた
めに使用される。なおこの外部接続ユニット15は各再構
築可能プロセッサエレメント(CPE) 11に一つづつ備えら
れている。
【００１６】各再構築可能プロセッサエレメント(CPE)
11の構成を再構築する場合には参照符号16のコンフィギ
ュレイション・マイクロプログラムバス(CMB) が使用さ
れる。このコンフィギュレイション・マイクロプログラ
ムバス(CMB) 16はマイクロプログラム制御ラインと兼用
されている。
11の構成を再構築する場合には参照符号16のコンフィギ
ュレイション・マイクロプログラムバス(CMB) が使用さ
れる。このコンフィギュレイション・マイクロプログラ
ムバス(CMB) 16はマイクロプログラム制御ラインと兼用
されている。
【００１７】各再構築可能プロセッサエレメント(CPE)
11の構成を再構築するには、このコンフィギュレイショ
ン・マイクロプログラムバス(CMB) 16を通じてマイクロ
プログラムを各再構築可能プロセッサエレメント(CPE)
11にロードすることによりそれぞれの機能を設定する。
たとえば、各再構築可能プロセッサエレメント(CPE)11
に共通の機能を設定して再構築した場合には高速タイプ
となり、それぞれ異なる機能を設定して再構築した場合
には遅いタイプとなり、２種類のタイプが存在する。
11の構成を再構築するには、このコンフィギュレイショ
ン・マイクロプログラムバス(CMB) 16を通じてマイクロ
プログラムを各再構築可能プロセッサエレメント(CPE)
11にロードすることによりそれぞれの機能を設定する。
たとえば、各再構築可能プロセッサエレメント(CPE)11
に共通の機能を設定して再構築した場合には高速タイプ
となり、それぞれ異なる機能を設定して再構築した場合
には遅いタイプとなり、２種類のタイプが存在する。
【００１８】図２は個々の再構築可能プロセッサエレメ
ント(CPE) 11の構成を示すブロック図である。
ント(CPE) 11の構成を示すブロック図である。
【００１９】図２において、参照符号21はレジスタファ
イルを、22はALU(演算ユニット) を、23は通信用レジス
タユニット(CRU) を、24は図１のコンフィギュレイショ
ン・マイクロプログラムバス(CMB) 16と接続する再構築
可能プロセッサエレメント(CPE) 11内のコンフィギュレ
イション・マイクロプログラムバスをそれぞれ示してい
る。
イルを、22はALU(演算ユニット) を、23は通信用レジス
タユニット(CRU) を、24は図１のコンフィギュレイショ
ン・マイクロプログラムバス(CMB) 16と接続する再構築
可能プロセッサエレメント(CPE) 11内のコンフィギュレ
イション・マイクロプログラムバスをそれぞれ示してい
る。
【００２０】なお、参照符号25は通信レジスタラインで
あり、通信接続ユニット(CCU) 12を介して通信ローカル
バス(CLB) 14と接続される。
あり、通信接続ユニット(CCU) 12を介して通信ローカル
バス(CLB) 14と接続される。
【００２１】各再構築可能プロセッサエレメント(CPE)
11は、基本的には従来のレジスタとCPU とを実装してお
り、それらの制御はコンフィギュレイション・マイクロ
プログラムバス(CMB) 16により実現される。外部接続ユ
ニット(ECU) 15は高速シリアルバスであり、外部とのデ
ータの入出力を通信用レジスタユニット23を介して実現
出来る。
11は、基本的には従来のレジスタとCPU とを実装してお
り、それらの制御はコンフィギュレイション・マイクロ
プログラムバス(CMB) 16により実現される。外部接続ユ
ニット(ECU) 15は高速シリアルバスであり、外部とのデ
ータの入出力を通信用レジスタユニット23を介して実現
出来る。
【００２２】各再構築可能プロセッサエレメント(CPE)
11での演算用のデータは、レジスタファイル21に記憶す
ることが出来、通信用レジスタユニット23と演算ユニッ
ト22との間でデータのやりとりが可能である。
11での演算用のデータは、レジスタファイル21に記憶す
ることが出来、通信用レジスタユニット23と演算ユニッ
ト22との間でデータのやりとりが可能である。
【００２３】各データは演算ユニット22で演算処理され
た後、一旦通信用レジスタユニット23に入力される。そ
の後、データを通信用レジスタユニット23からレジスタ
ファイル21に転送して記憶させるか、あるいは外部へ出
力するかはそれぞれの再構築可能プロセッサエレメント
(CPE) 11に設定されているプログラムにより処理され
る。
た後、一旦通信用レジスタユニット23に入力される。そ
の後、データを通信用レジスタユニット23からレジスタ
ファイル21に転送して記憶させるか、あるいは外部へ出
力するかはそれぞれの再構築可能プロセッサエレメント
(CPE) 11に設定されているプログラムにより処理され
る。
【００２４】図２に示されているような各再構築可能プ
ロセッサエレメント(CPE) 11の基本構成の具体的な動作
例を、一例として画像処理を例に説明する。たとえば、
図３の模式図に示されているような全体構成に再構築可
能プロセッサエレメント(CPE) 11を1024( 32×32) 個配
列する。
ロセッサエレメント(CPE) 11の基本構成の具体的な動作
例を、一例として画像処理を例に説明する。たとえば、
図３の模式図に示されているような全体構成に再構築可
能プロセッサエレメント(CPE) 11を1024( 32×32) 個配
列する。
【００２５】但し、通常の画像処理では、３×３のマト
リックス演算で処理が行われるため、一つの再構築可能
プロセッサエレメント(CPE) 11を一つの画素に対応させ
て簡略化した構成で説明する。各再構築可能プロセッサ
エレメント(CPE) 11をＰ(X, Y)とすると、Ｐ(X, Y)のス
ムージング処理は図４に示されている如くになる。
リックス演算で処理が行われるため、一つの再構築可能
プロセッサエレメント(CPE) 11を一つの画素に対応させ
て簡略化した構成で説明する。各再構築可能プロセッサ
エレメント(CPE) 11をＰ(X, Y)とすると、Ｐ(X, Y)のス
ムージング処理は図４に示されている如くになる。
【００２６】具体的には、３×３のマトリックス状に配
列された再構築可能プロセッサエレメント11に図４に示
されているようにスムージング処理定数を設定し、それ
ぞれの再構築可能プロセッサエレメント(CPE) 11に対応
する画素データの値を入力して図示されれいるような演
算を実行することにより、スムージング処理された結果
の値Ｇ(X, Y)が得られる。
列された再構築可能プロセッサエレメント11に図４に示
されているようにスムージング処理定数を設定し、それ
ぞれの再構築可能プロセッサエレメント(CPE) 11に対応
する画素データの値を入力して図示されれいるような演
算を実行することにより、スムージング処理された結果
の値Ｇ(X, Y)が得られる。
【００２７】また、ラプラシアン処理（Ｘ微分処理）も
同様に図５に示されている如くになる。
同様に図５に示されている如くになる。
【００２８】具体的な処理手順としては、各再構築可能
プロセッサエレメント(CPE) 11に外部接続ユニット(EC
U) 15を介して画素データを各レジスタに格納し、隣接
データを通信用レジスタユニット23を介して獲得し、該
当する演算を実行する。
プロセッサエレメント(CPE) 11に外部接続ユニット(EC
U) 15を介して画素データを各レジスタに格納し、隣接
データを通信用レジスタユニット23を介して獲得し、該
当する演算を実行する。
【００２９】このような比較的単純な演算を高速実行す
る際には、高機能のALU は必要とはされず、各演算時に
ALU テーブルを書き換えることにより高速の演算を最小
限の資源で実行することが可能になる。また、より高機
能の演算を実行する場合には、ハードウェア資源の許す
限り大規模なALU を構築することで対応出来る。
る際には、高機能のALU は必要とはされず、各演算時に
ALU テーブルを書き換えることにより高速の演算を最小
限の資源で実行することが可能になる。また、より高機
能の演算を実行する場合には、ハードウェア資源の許す
限り大規模なALU を構築することで対応出来る。
【００３０】それぞれの再構築可能プロセッサエレメン
ト(CPE) 11内に存在する資源は基本的に再構築可能であ
る。再構築した際にもレジスタ類に記憶されたデータは
マークすることにより消去されることはなく、保証され
る。
ト(CPE) 11内に存在する資源は基本的に再構築可能であ
る。再構築した際にもレジスタ類に記憶されたデータは
マークすることにより消去されることはなく、保証され
る。
【００３１】
【発明の効果】以上のように本発明のフィールドプログ
ラマブルプロセッサアレイによれば、基本構成が単純な
プロセッサを多数用いて構成されているため、 LSI上に
超並列計算機を構成することが可能になる。その単純な
プロセッサエレメントをハードウェア的にプログラマブ
ルな構成とすることにより、従来のマイクロプログラム
を用いる手法に比して限度のあるプロセッサ資源を効果
的に利用することが可能になる。しかも、従来は膨大な
時間及び労力を必要としていた大規模カスタムLSI の設
計を行うことなしに単にプロセッサエレメントの構造を
変更するのみで可能になる。
ラマブルプロセッサアレイによれば、基本構成が単純な
プロセッサを多数用いて構成されているため、 LSI上に
超並列計算機を構成することが可能になる。その単純な
プロセッサエレメントをハードウェア的にプログラマブ
ルな構成とすることにより、従来のマイクロプログラム
を用いる手法に比して限度のあるプロセッサ資源を効果
的に利用することが可能になる。しかも、従来は膨大な
時間及び労力を必要としていた大規模カスタムLSI の設
計を行うことなしに単にプロセッサエレメントの構造を
変更するのみで可能になる。
【００３２】更に、従来のRISC型プロセッサのアプロー
チの限界であるハードウェア量の増大及び動作速度の限
界及びファイン・ノイマンボトルネックをも越えること
が可能になる。
チの限界であるハードウェア量の増大及び動作速度の限
界及びファイン・ノイマンボトルネックをも越えること
が可能になる。
【図面の簡単な説明】
【図１】本発明に係るフィールドプログラマブルプロセ
ッサアレイの構成例を示すブロック図である。
ッサアレイの構成例を示すブロック図である。
【図２】本発明に係るフィールドプログラマブルプロセ
ッサアレイを構成する個々の再構築可能プロセッサエレ
メント(CPE) の構成を示すブロック図である。
ッサアレイを構成する個々の再構築可能プロセッサエレ
メント(CPE) の構成を示すブロック図である。
【図３】本発明に係るフィールドプログラマブルプロセ
ッサアレイの具体的な全体構成例を示す模式図である。
ッサアレイの具体的な全体構成例を示す模式図である。
【図４】本発明に係るフィールドプログラマブルプロセ
ッサアレイによりスムージング処理を行う場合の状態を
示す模式図である。
ッサアレイによりスムージング処理を行う場合の状態を
示す模式図である。
【図５】本発明に係るフィールドプログラマブルプロセ
ッサアレイによりラプラシアン処理を行う場合の状態を
示す模式図である。
ッサアレイによりラプラシアン処理を行う場合の状態を
示す模式図である。
11 再構築可能プロセッサエレメント(CPE) 12 通信接続ユニット(CCU) 13 通信接続バス(CCB) 14 通信ローカルバス(CLB) 15 外部接続ユニット15(ECU) 16 コンフィギュレイション・マイクロプログラムバ
ス(CMB) 21 レジスタファイル(RF) 22 演算ユニット(CPU) 23 通信用レジスタユニット(CRU) 24 コンフィギュレイション・マイクロプログラムバ
ス(CMB) 25 通信レジスタライン(CRL)
ス(CMB) 21 レジスタファイル(RF) 22 演算ユニット(CPU) 23 通信用レジスタユニット(CRU) 24 コンフィギュレイション・マイクロプログラムバ
ス(CMB) 25 通信レジスタライン(CRL)
Claims (1)
- 【請求項１】 個々の内部構成がアプリケーションに適
合した構造にハードウェア的にプログラマブルなプロセ
ッサセル複数をアレイ状に配列し、 前記各プロセッサセル相互がプログラマブルな通信ユニ
ットで接続されていることを特徴とするフィールドプロ
グラマブルプロセッサアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5064311A JPH06274467A (ja) | 1993-03-23 | 1993-03-23 | フィールドプログラマブルプロセッサアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5064311A JPH06274467A (ja) | 1993-03-23 | 1993-03-23 | フィールドプログラマブルプロセッサアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06274467A true JPH06274467A (ja) | 1994-09-30 |
Family
ID=13254571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5064311A Pending JPH06274467A (ja) | 1993-03-23 | 1993-03-23 | フィールドプログラマブルプロセッサアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06274467A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000055810A1 (fr) * | 1999-03-16 | 2000-09-21 | Hamamatsu Photonics K. K. | Capteur de vision ultra-rapide |
| US8478964B2 (en) | 2002-06-26 | 2013-07-02 | Coherent Logix, Incorporated | Stall propagation in a processing system with interspersed processors and communicaton elements |
-
1993
- 1993-03-23 JP JP5064311A patent/JPH06274467A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000055810A1 (fr) * | 1999-03-16 | 2000-09-21 | Hamamatsu Photonics K. K. | Capteur de vision ultra-rapide |
| US6970196B1 (en) | 1999-03-16 | 2005-11-29 | Hamamatsu Photonics K.K. | High-speed vision sensor with image processing function |
| US7532244B2 (en) | 1999-03-16 | 2009-05-12 | Hamamatsu Photonics K.K. | High-speed vision sensor |
| US8478964B2 (en) | 2002-06-26 | 2013-07-02 | Coherent Logix, Incorporated | Stall propagation in a processing system with interspersed processors and communicaton elements |
| US8832413B2 (en) | 2002-06-26 | 2014-09-09 | Coherent Logix, Incorporated | Processing system with interspersed processors and communication elements having improved wormhole routing |
| US9535877B2 (en) | 2002-06-26 | 2017-01-03 | Coherent Logix, Incorporated | Processing system with interspersed processors and communication elements having improved communication routing |
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