CN117170719A - 一种高速高可靠软件在轨更新方法及数管计算机系统 - Google Patents

Abstract

一种高速高可靠软件在轨更新方法和数管计算机系统，该方法主要步骤包括：在轨更新数据帧由高速上注通道上传；数管计算机处理器经高速接口接收上注数据，并暂存至处理器外挂的大容量数据存储装置；数管计算机解析数据帧后，根据指令序号判断：如果是数管软件的更新数据，则将更新数据写入CPU软件程序可擦写存储器；如果是其它配置项的更新数据，则从相应的通道分发出去。该方法能够实现航天器电子系统所有单机设备可重构软件的高速上注和重构，并保证了重构上注系统的可靠性，大大提高了软件在轨更新的效率。

Description

一种高速高可靠软件在轨更新方法及数管计算机系统

技术领域

本发明涉及电子系统技术领域，特别涉及一种软件(含嵌入式处理器软件和SRAM型FPGA)在轨高速更新方法。

背景技术

航天器软件在轨更新的需求不断增加，当前航天器在轨进行软件更新操作的频率也在不断提高，主要基于以下三个方面。第一是随着航天器功能的不断提升和技术的发展，航天器电子系统设计使用处理器和FPGA的数量也在不断增加，尤其是软件无线电技术的发展应用，使得星载软件的功能复杂度和配置项数量大大增加，星载软件的功能也会根据航天器的任务进行在轨更新。其次，尽管航天器复杂度不断提升，但航天器的研制周期却在不断缩短，很多软件配置项的需求在研制阶段并不能完全明确，需要航天器发射以后再更新软件的功能。第三是由于软件复杂度的提升，在地面测试的充分覆盖性难以保证，航天器发射入轨后，可能存在问题而需要在轨更新。在轨数据更新的方式有多种，本方法主要针对处理器的程序存储器或FPGA的配置数据存储器的数据更新。

通过资料查阅和专利查新，当前公开发表的论文或是专利均是针对单机嵌入式软件或者SRAM型FPGA而实现的在轨重构设计方法。在赵磊等公开的“一种在轨可重构方法”(专利号CN201410299986.7)专利中，提出了一种具体针对SRAM型FPGA的在轨重构设计方法，描述了其硬件电路主要构成和配置数据在轨更新以及加载的方法。该方法采用反熔丝FPGA作为重构配置系统的控制中心，以三模冗余方式实现配置数据的存储，解决了单机终端SRAM型FPGA的高可靠性在轨更新。但该方法未涉及嵌入式软件在轨更新，也不能满足高速上注数据的接收和存储。

在蔡跃荣等公开的“一种星载DSP软件在轨更新方法”(专利号CN201711477492.3)专利中，DSP的引导程序存在PROM中，且不可更改，主程序存入EEPROM中，其中EEPROM分成物理隔离的两份，主份不可更改，备份可以更新。通过监控接口FPGA输出的控制信号，DSP引导程序可以实现从主份EEPROM加载主程序、从备份EEPROM加载主程序或对备份EEPROM进行更新。该方法未提及高速上注数据的处理方法。

发明内容

本公开克服现有技术的不足，提出一种针对航天器电子系统所有可重构软件配置项的在轨更新方法，针对不同分系统的单机，给出不同路径上注更新的方法，既保证电子系统重构设计的高可靠性，又实现了大数据量配置项的高速上注和更新。

目前，上传软件更新数据的通道分为低速通道和高速通道，低速通道一般为当前的S频段或X频段测控通道，高速通道为星间、星地间的高速Ka频段接收通道或者激光高速通道。本公开提出的方法适用于配置有高速星地或星间通道的航天器。

本公开提供的在轨更新方案中，数管计算机是航天器电子系统软件更新的控制中心，负责上注数据的接收、校验和分发；其它分系统设备通过SpaceWire总线、1553B总线、RS422串行总线等方式与数管计算机连接，获得更新数据。需要进行软件更新的对象包含：数管计算机自身的软件、高速接收通道FPGA和航天器其它各分系统设备的软件配置项。

本公开提供的高速高可靠软件在轨更新方法，主要包括以下步骤：

S0，在轨更新数据帧由高速上注通道上传；

S1，数管计算机处理器经高速接口接收上注数据，并暂存至处理器外挂的大容量数据存储装置；

S2，数管计算机解析数据帧后，根据指令序号判断：

S21，如果是数管软件的更新数据，则将更新数据写入CPU软件程序可擦写存储装置；

S22，如果是其它配置项的更新数据，则从相应的通道分发出去。

进一步的，所述步骤S21具体包括：

正常工作模式下，从CPU可擦写程序存储装置中加载程序，之后，程序在处理器外挂的大容量数据存储装置中运行，可擦写程序存储装置处于空闲状态，此时可擦写程序存储装置处于可以更新的状态，更新结束后复位即可加载更新后的程序运行；

如果正常工作模式异常，导致CPU系统无法运行，则通过遥控指令，切换到应急维护模式；

在应急维护模式下，从CPU不可擦写程序存储装置中进行程序加载，然后从地面接收更新数据对可擦写程序存储装置进行维护，维护成功以后再切换到正常工作模式工作。

进一步的，所述步骤S22具体包括：

S221，对于高速接口装置的配置更新数据，通过与CPU接口的反熔丝FPGA进行数据接收，并写入高速接口装置的可擦写配置数据存储装置；

其中，所述可擦写配置数据存储装置采用多份物理上相互独立的可擦写存储器，对这些存储器采用配置数据读取刷新工作和数据更新写入交叉进行的方式，保证至少一份可擦写存储器中的数据是正确可工作的；

S222，对于数管其它设备、其它分系统设备的配置项数据，通过相应的总线，分发给各配置项所在的单板或单机。

进一步的，上注的更新数据帧中重构数据单元的数据格式包括：数据类型、配置项标识、编码地址、有效数据长度、有效数据和校验，其中：

数据类型用以区分更新重构数据与其它指令数据类型；

配置项标识用以区分同一个分系统或单机中多个配置项的更新数据；

编码地址为当前帧更新数据的编号，即帧序号，根据该编号可译码映射成数据在存储器中的存储地址；

有效数据长度为该帧数据中有效数据的字节数；

校验为对数据类型、配置项标识、编码地址、有效数据长度、有效数据五个字段的校验，校验方式为异或和。

进一步的，该方法还包括以下步骤：

数管计算机软件根据编码地址确认配置项中各数据帧接收、处理和分发情况，并将状态遥测实时下传，反馈是否有丢帧情况；

地面据此进行数据帧补发。

本公开提供的适用于高速高可靠软件在轨更新的数管计算机系统，主要包括：

CPU，用于上注数据的接收、校验和分发，以及控制完成自身程序的更新；

CPU数据存储装置，采用大容量随机访问存储器，用于高速上注数据的暂存；

CPU程序存储装置，包括两部分，一部分用于应急维护程序，不可擦写，另外一部分可擦写，用于写入上注的数管计算机更新程序；

高速接口信号处理FPGA，用作接收高速上注数据的接口；

高速接口信号处理FPGA的配置数据存储和控制更新电路，用于从CPU接收高速接口信号处理FPGA的配置更新数据，并控制写入高速接口信号处理FPGA的配置数据存储装置；

与其他分系统的接口总线，用于向其他分系统分发更新数据。

进一步的，所述CPU程序存储装置包括：

可擦写存储器，用于在正常模式下写入上注更新程序；

一次性编程高可靠存储器，用于在应急维护模式下的程序加载，并从地面接收更新数据对可擦写存储器进行维护，维护成功后切换到正常模式工作。

进一步的，所述高速接口信号处理FPGA的配置数据存储和控制更新电路包括：

与CPU和高速接口信号处理FPGA连接的反熔丝FPGA，用于从CPU接收高速接口信号处理FPGA的配置更新数据，并控制高速接口信号处理FPGA的配置和刷新；

与反熔丝FPGA连接的可擦写配置数据存储器，用于写入更新配置数据。

进一步的，所述高速接口信号处理FPGA的可擦写配置数据存储器采用多份物理上隔离的可擦写存储器，这些存储器的配置数据读出和刷新工作与在轨更新交叉进行，保证至少一份可擦写存储器中的数据是正确可工作的。

进一步的，所述总线类型包括1553B、SpaceWire、以及RS422中的一种或多种。

与现有技术相比，本公开的有益效果是：1)给出了航天器电子系统所有单机设备可重构软件的高可靠和高速上注方法；2)通过在数管计算机处理器上外挂大容量随机访问存储器，解决高速上注数据的接收；3)通过对数管计算机软件、高速接口信号处理FPGA和其它软件配置项的三级重构方案设计，提高了重构上注系统的可靠性；4)在数管计算机软件上增加了上注数据帧连续性的监控功能，实现了丢帧信息的下传和丢帧地面补发工作，大大提高了软件在轨更新的效率。

附图说明

通过结合附图对本公开示例性实施例进行更详细的描述，本公开的上述以及其它目的、特征和优势将变得更加明显，其中，在本公开示例性实施例方式中，相同的参考标号通常代表相同部件。

图1为根据本公开的航天器电子系统软件在轨更新原理框图；

图2为本发明上注更新数据帧中重构数据单元的数据格式；

图3为本发明针对高速软件更新而设计的数管计算机处理器系统的基本构成。

具体实施方式

下面将参照附图更详细地描述本公开的优选实施例。虽然附图中显示了本公开的优选实施例，然而应该理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了使本公开更加透彻和完整，并且能够将本公开的范围完整地传达给本领域的技术人员。

本公开提供了一种针对航天器电子系统所有可重构软件配置项的高速高可靠软件在轨更新方案。

根据本公开的航天器电子系统软件在轨更新原理如附图1所示。接收软件更新数据的通道分为低速通道和高速通道，低速通道一般为当前的S频段或X频段测控通道，高速通道为星间、星地间的高速Ka频段接收通道或者激光高速通道。需要进行软件更新的对象包含数管计算机自身的软件、高速接收通道FPGA和航天器其它各分系统设备的软件配置项。其它分系统设备通过SpaceWire总线、1553B总线、RS422串行总线等方式与数管计算机连接。

更具体的，根据本公开的一种适用于高速高可靠软件在轨更新的数管计算机系统如附图3所示，主要包括：CPU处理器、以及与CPU接口的程序存储器、数据存储器、高速接口信号处理FPGA和各种IO接口，其中：

(1)软件数据在轨更新系统的控制中心是数管计算机模块。数管计算机作为航天器电子系统软件更新的控制中心，负责上注数据的接收、校验和分发。

处理器系统以CPU为核心，分为两种工作模式，从硬件上来说其主要差别是程序加载的存储器不同：

一种是正常工作模式(全功能工作模式)，程序存储器为大容量可擦写存储器，即从可擦写存储器中加载程序；

当数管计算机工作异常时，则需要通过指令切换到应急维护模式，该模式下，数管计算机的程序存储器为不可擦写的一次性编程高可靠存储器，即从一次编程存储器中加载程序；

两种模式通过来自于遥控指令模块的直接指令控制。

数管计算机软件在轨更新主要是指将新程序从地面上注并写入到可擦写存储器中。两种工作模式下均可以实现对可擦写存储器的数据进行更改，完成上注数据的写入。

为了进一步保障数管计算机正常工作模式的可靠性，可擦写存储器可以设计成物理上独立的主备份模式。

(2)数据存储器采用大容量随机访问存储器，可以用作高速上注数据的缓存。CPU外挂的大容量随机访问存储器容量为512M字节，用于重构上注的容量不超过400M字节，可以满足当前所有软件配置项的容量需求，地面可以通过高速通道一次上注至航天器上。

(3)高速接口信号处理FPGA采用高性能SRAM型FPGA，主要实现各高速接口与处理器模块的连接，高速上注通道功能在该FPGA实现，FPGA外挂大容量随机访问存储器，用作包含上注数据的高速数据缓存。高速接口信号处理FPGA程序可以上注更新。

高速接口信号处理FPGA的配置数据存储和控制更新电路包括：

与CPU和高速接口信号处理FPGA连接的反熔丝FPGA，用于从CPU接收高速接口信号处理FPGA的配置更新数据，并控制高速接口信号处理FPGA的配置和刷新；

与反熔丝FPGA连接的可擦写配置数据存储器，即其程序存储器，用于写入更新配置数据。

高速接口信号处理FPGA作为高速上注数据的通道，为了保障其可靠性，其程序存储器设置为两份独立的可擦写存储器。当从第一份可擦写存储器中加载配置和刷新时，可以对第二份可擦写存储器进行更新，反之亦然，保证在上注更新程序的时候，高速接口信号处理FPGA可靠工作，保障上注通道可靠。当某一份可擦写存储器中存储的程序异常导致FPGA无法正常加载工作时，可以通过测控通道上注指令切换到另一份可擦写存储器加载程序工作。

(4)各种IO接口用于与其它单机设备的连接，通过IO接口完成其它单机软件的重构数据分发。

基于上述系统，根据本公开的一种高速高可靠软件在轨更新方法主要包括以下步骤：

(1)在轨更新数据帧经过低速测控通道或者高速上注通道至数管计算机。

作为优选，上注更新数据帧中重构数据单元的数据格式如附图2所示。重构数据单元主要包含：数据类型、配置项标识、编码地址、有效数据长度、有效数据和校验，其中：

数据类型用以区分更新重构数据与其它指令数据类型；

配置项标识用以区分同一个分系统或单机中多个配置项的更新数据；

编码地址为当前帧更新数据的编号(帧序号)，根据该编号可以译码映射成数据在存储器中的存储地址；

有效数据长度为该帧数据中有效数据的字节数；

校验为对数据类型、配置项标识、编码地址、有效数据长度、有效数据五个字段的校验，校验方式为异或和；

基于该格式，之后数管计算机CPU软件在分发重构数据帧时，根据编码地址即帧序号的连贯性确定丢帧情况，确认配置项中各数据帧接收、处理和分发情况，并将状态遥测实时下传，反馈是否有丢帧情况，地面软件更新人员可以据此对丢失的帧进行数据帧补发。上注的软件数据可以进行编码后或以三模的形式存入程序存储器，以提高软件数据存储的可靠性，具体方式的选择依据存储器的容量和可靠性要求折中考虑。

CPU系统经过高速接口信号处理FPGA接收高速上注通道的更新数据；另外，当一个软件更新数据从高速上注通道一次性注入时，CPU软件会将更新数据临时缓存在大容量随机访问存储器中，然后再根据各个配置项的分发速度要求进行分发或编程写入。数管计算机配置高速上注通道和大容量随机访问存储器实现了软件的高速在轨更新上注。

(2)数管计算机解析数据帧后，根据指令序号判断，如果是数管软件更新数据，则执行更新数据写入软件程序可擦写存储器操作。

数管计算机在正常工作模式和应急维护模式均可以进行更新。在正常工作模式下，CPU系统所有功能完整运行，CPU从高速上注通道或者低速上注通道接收到更新数据后，实现数据接收、处理和分发功能，此模式下也可以实现自身程序的更新写入：

程序从可擦写存储器中加载完成后便在大容量随机访问存储器中运行，可擦写存储器便处于空闲状态，此时可擦写存储器就处于可以更新的状态，更新结束后复位就可以加载更新后的程序运行。

一旦可擦写存储器中程序异常，导致CPU系统无法运行，则通过直接指令切换到应急维护模式。在应急维护模式下，除了下传部分重要遥测功能，另一个功能就是实现对可擦写存储器的维护，即从地面接收更新数据对可擦写存储器进行维护，可擦写存储器维护成功后，再通过指令切换到正常工作模式下工作。两种工作模式确保处理器系统高可靠工作。

(3)如果是其它配置项的更新数据，则从相应的通道分发出去，其中：

a、高速上注通道的高速接口信号处理FPGA的配置更新数据，通过CPU专门IO通道分发至高速上注通道FPGA系统控制电路。

CPU系统接收高速上注通道的更新数据经过高速接口信号处理FPGA，该FPGA采用高可靠反熔丝FPGA进行配置和刷新控制。由于高速接口信号处理FPGA位于高速上注通道上，一旦其功能异常，软件在轨高速更新功能将丧失，因此为了提高其可靠性，本实施例中设计了两份物理上隔离的可擦写配置数据存储器，由反熔丝FPGA控制从第一份还是第二份可擦写存储器中读取配置和刷新数据；

两份可擦写存储器的工作和更新采用交叉方式，即当工作于第一份可擦写存储器，可以对第二份可擦写存储器进行在轨更新；当工作于第二份可擦写存储器，可以对第一份可擦写存储器进行在轨更新，进而确保至少一份可擦写存储器中的数据是正确可工作的，保证FPGA系统配置数据的可靠性。该方式也保障了数据更新的同时，刷新功能也不停止。

b、数管其它设备以及其它分系统设备的配置项数据，则根据发送帧频约束，通过相应的总线分发给各个配置项所在的单板或单机，总线类型可以是1553B、SpaceWire或者RS422等。

上述技术方案只是本发明的示例性实施例，对于本领域内的技术人员而言，在本发明公开了应用方法和原理的基础上，很容易做出各种类型的改进或变形，而不仅限于本发明上述具体实施例所描述的方法，因此前面描述的方式只是优选的，而并不具有限制性的意义。

Claims (10)

1.一种高速高可靠软件在轨更新方法，包括以下步骤：

S0，在轨更新数据帧由高速上注通道上传；

S1，数管计算机处理器经高速接口装置接收上注数据，并暂存至处理器外挂的大容量数据存储装置；

S2，数管计算机解析数据帧后，根据指令序号判断：

S21，如果是数管软件的更新数据，则将更新数据写入CPU软件程序可擦写存储装置；

S22，如果是其它配置项的更新数据，则从相应的通道分发出去。

2.根据权利要求1所述的方法，其特征在于，所述步骤S21具体包括：

正常工作模式下，从CPU可擦写程序存储装置中加载程序，之后，程序在处理器外挂的大容量数据存储装置中运行，可擦写程序存储装置处于空闲状态，此时可擦写程序存储装置处于可以更新的状态，更新结束后复位即可加载更新后的程序运行；

如果正常工作模式异常，导致CPU系统无法运行，则通过遥控指令，切换到应急维护模式；

在应急维护模式下，从CPU不可擦写程序存储装置中进行程序加载，然后从地面接收更新数据对可擦写程序存储装置进行维护，维护成功以后再切换到正常工作模式工作。

3.根据权利要求1所述的方法，其特征在于，所述步骤S22具体包括：

S221，对于高速接口装置的配置更新数据，通过与CPU接口的反熔丝FPGA进行数据接收，并写入高速接口装置的可擦写配置数据存储装置；

其中，所述可擦写配置数据存储装置采用多份物理上相互独立的可擦写存储器，对这些存储器采用配置数据读取刷新工作和数据更新写入交叉进行的方式，保证至少一份可擦写存储器中的数据是正确可工作的；

S222，对于数管其它设备、其它分系统设备的配置项数据，通过相应的总线，分发给各配置项所在的单板或单机。

4.根据权利要求1-3中任一所述的方法，其特征在于，上注的更新数据帧中重构数据单元的数据格式包括：数据类型、配置项标识、编码地址、有效数据长度、有效数据和校验，其中：

数据类型用以区分更新重构数据与其它指令数据类型；

配置项标识用以区分同一个分系统或单机中多个配置项的更新数据；

编码地址为当前帧更新数据的编号，即帧序号，根据该编号可译码映射成数据在存储器中的存储地址；

有效数据长度为该帧数据中有效数据的字节数；

校验为对数据类型、配置项标识、编码地址、有效数据长度、有效数据五个字段的校验，校验方式为异或和。

5.根据权利要求4所述的方法，其特征在于，还包括以下步骤：

数管计算机软件根据编码地址确认配置项中各数据帧接收、处理和分发情况，并将状态遥测实时下传，反馈是否有丢帧情况；

地面据此进行数据帧补发。

6.一种用于软件在轨更新的数管计算机系统，其特征在于，包括：

CPU，用于上注数据的接收、校验和分发，以及控制完成自身程序的更新；

CPU数据存储装置，采用大容量随机访问存储器，用于高速上注数据的暂存；

CPU程序存储装置，包括两部分，一部分用于应急维护程序，不可擦写，另外一部分可擦写，用于写入上注的数管计算机更新程序；

高速接口信号处理FPGA，用作接收高速上注数据的接口；

高速接口信号处理FPGA的配置数据存储和控制更新电路，用于从CPU接收高速接口信号处理FPGA的配置更新数据，并控制写入高速接口信号处理FPGA的配置数据存储装置；

与其他分系统的接口总线，用于向其他分系统分发更新数据。

7.根据权利要求6所述的装置，其特征在于，所述CPU程序存储装置包括：

可擦写存储器，用于在正常模式下写入上注更新程序；

一次性编程高可靠存储器，用于在应急维护模式下的程序加载，并从地面接收更新数据对可擦写存储器进行维护，维护成功后切换到正常模式工作。

8.根据权利要求6或7所述的装置，其特征在于，所述高速接口信号处理FPGA的配置数据存储和控制更新电路包括：

与CPU和高速接口信号处理FPGA连接的反熔丝FPGA，用于从CPU接收高速接口信号处理FPGA的配置更新数据，并控制高速接口信号处理FPGA的配置和刷新；

与反熔丝FPGA连接的可擦写配置数据存储器，用于写入更新配置数据。

9.根据权利要求8所述的装置，其特征在于，所述高速接口信号处理FPGA的可擦写配置数据存储器采用多份物理上隔离的可擦写存储器，这些存储器的配置数据读出和刷新工作与在轨更新交叉进行，保证至少一份可擦写存储器中的数据是正确可工作的。

10.根据权利要求6所述的装置，其特征在于，所述总线类型包括1553B、SpaceWire、以及RS422中的一种或多种。