CN1171671A - 卫星遥感多星接收可编程格式化同步器 - Google Patents

Abstract

本发明涉及一种卫星遥感多星接收可编程格式化同步器,该同步器由五片超大规模超高速可编程器件组成,它们分别为用于对卫星数据进行I/Q分离的芯片,二片分别用于对I/Q两路卫星数据的帧同步头进行搜捕和容错保护的芯片,用于缓存器地址管理的芯片以及用于缓存器数据管理的芯片。本发明设计的格式化同步器,由于采用超大规模集成电路,因此体积小、成本低、运行可靠、速度快,可覆盖2002年以前世界各国发射的所有遥感卫星。

Description

卫星遥感多星接收可编程格式化同步器

本发明涉及一种卫星遥感多星接收可编程格式化同步器，属于无线电通信技术领域。

卫星遥感一般是利用人造卫星绕地球按事先设计的轨道行进中对地球进行观测，然后把所观测的结果用微波发至地面，地面站用跟踪天线接收后，对信号进行放大、解调，然后通过一个被称为格式化同步器的设备进行格式化同步处理，然后注入计算机主机处理成规定标准的遥感卫星图片。由于卫星飞行高度高，环绕地球的周期短，卫星遥感已成为气象、农林、地矿、海洋、测绘、军事等各方面有力的观测工具。进入90年代以来，鉴于遥感技术对国民经济发展的重大贡献，全世界不仅发达国家大量投资发展其遥感事业，而且发展中国家也纷纷奋起直追。卫星遥感地面站的设备中，包括接收机、天线、计算机等设备，其中格式化同步器由于技术特殊，成为地面站设备的关键，它用于将天线接收机接收到的卫星数据进行格式化处理(包括I/Q分离，容错抗干扰同步，去扰，解压缩等许多步骤)然后注入(INGEST)计算机主机。经格式化同步的卫星数据由于有规律地存放，而且经上述各种处理，计算机主机就可以方便地对每一扫描行定位，并进一步进行各种预处理运算。

遥感卫星地面站技术过去作为一项军民两用的高技术，国外对中国一直禁运。中美建交后邓小平访美时，美国作为中美友好象征，以2000万美元的高价向中国出口一套陆地卫星LANDSAT用的地面站，该站于1986年建成，即现在的中科院遥感卫星地面站。其中格式化同步器就价值数十万美元，由于接收的卫星数据码率太高，先记录在高密度磁带上，然后降速8至16倍回放，经格式化同步器进入计算机主机，这种只能接收单一卫星数据格式的格式化同步器体积庞大，不能实时处理数据。

1994年国家拨款数百万美元对中科院地面站进行扩充改造，除接收陆地卫星LANDSAT外，还可以接收欧空局的ERS-1和日本的JERS-1卫星，其中的格式化同步器为加拿大MDA公司的产品，称为模块式多功能卫星数据处理器(ModularMultifunctional Satellite Processor—简称MMSP)，它利用多个电路模块板来分别适应不同的卫星数据格式，为目前国际上的典型产品，日本的NEC，挪威的SPACETEC，国内航天部503所等的设计都与它大同小异。它虽然不再需要每一个卫星分别用一个格式化同步器，但仍然对每个卫星分别用一块大型的模块进行格式化处理，多少颗卫星就需要多少个模块。因此仍然体积庞大，价格昂贵，而且仍然离不开故障率高、价格昂贵的高密度磁带机作为数据降速的必要设备。

本发明的目的是设计卫星遥感多星接收可编程格式化同步器，采用大规模现场可编程器件，缩小体积，提高运行可靠性和运行速度，而且实现对过国内外大部遥感卫星进行格式化处理。

本发明设计的卫星遥感多星接收可编程格式化同步器总体框图见图1，它由五个可编程器件组成，它们分别为：(1) 用于接收来自接收机解调器的基带卫星信号和同步信号，并对卫星数据进

行I/Q分离和辨别的芯片U201，该芯片中包括：

由七个D触发器组成的I/Q分离电路，

由输入缓冲器、与或门组、寄存器、输出缓冲器组成的加载电路；(2) 用于对I/Q两路卫星数据的帧同步头进行搜捕和容错保护的相同芯片U202

和U203，两块芯片分别包括：

由输入缓冲器、二态门组成的，用于内部数据与外部总线双向交换的，总

线缓冲器电路，

由数据读回器、移位寄存器、异或门、高速长字加法器组成的帧同步容错

搜捕电路；(3) 用于缓冲器地址管理的芯片U204，该芯片包括：

由予置寄存器、数据读回器、计数器、比较器组成的帧长和帧间计数电路，

由帧保护计数器、比较器、寄存器、α次数予置器、数据读回器组成的帧

保护计数电路，

由寄存器、仲裁逻辑器、数据读回器组成的帧保护和仲裁电路，

由译码器、总线缓冲器、寄存器、译码器组成的输入输出管理电路，

由7组与或门组成的二选一选择器，

由11组与或门组成的二选一选择器。(4) 用于缓存器数据管理的芯片U205，该芯片包括：

由4组与或门组成的片选译码器，

由寄存器、与门、或门、时钟组成的读写仲裁器，

由2个移位寄存器、8个32位/8位转换器组成的32位数据转换器。

本发明的效果是打破传统的设计概念，采用新近几年发展起来的大规模现场可编程门阵列器件(Field Programmable Gate Array-FPGA)进行设计并用于多星的格式化同步器中，其优点为：

A)当接收不同卫星时，不需要更换设备或模块，只需将FPGA重新加载，其更换速度只要几个毫秒。

B)由于采用了超大规模集成电路，因此体积压缩到板级，元件数目降低1～2个数量级，大大提高了可靠性，成本也降低一个数量级。

C)由于采用了超大规模集成电路，在电路设计上允许采用较复杂的逻辑，大大提高了性能，例如当信号受到严重干扰(误码率＞10^-3，正常应为＜10^-6)时，系统仍工作正常。

D)大大提高了处理速度，目前在实验室中已达到内105Mb/S，(国外产品一般＜30Mb/S)，这样可以对国内外大部份卫星可以进行实时格式化处理，避免采用高密度磁带机等不可靠设备；实时生成的0级或1A级数据可直接提供测绘等部门使用。准备在一、二年内提高到150Mb/S，这样可以复盖2002年以前世界各国发射的所有遥感卫星。

附图说明：图1为本发明的内部结构说明框图。图2～图5为本发明的系统总图，其中图2、图3、图4、图5分别为总图的左上、

右上、左下、右下各部分。图6为I/Q分离电路图。图7为加载电路图。图8为总线缓冲器电路图。图9，图10为帧同步容错搜捕电路图。图11为帧同步容错搜捕原理框图。图12为帧长计数器和帧间计数电路图。图13为帧保护计数器电路图。图14为帧同步保护和仲裁电路图。图15为同步状态机原理图。图16为输入输出数据管理电路图。图17为二选一选择器电路图。图18为二选一选择器电路图。图19为片选译码电路图。图20为读写仲裁电路图。图21为32位数据转换电路图器。

下面结合附图，详细介绍本发明的内容。

本系统的核心部分主要由五片超大规模超高速可编程器件(FPGA)构成，系统总图见图2～图5，目前采用的是Xilinx公司的XC3164和XC3190，每个FPGA构成一个电路U201～U205，其中：

1)U201(XC3164)

主要用于接收来自解调器的基带卫星数据和同步信号，并对卫星数据进行I/Q分离和辨别(因大多数遥感卫星采用QPSK调制)。本芯片中包括以下电路：

a)I/Q分离电路，见图6。由于输入数据流一般是以I/Q位交叉的形式出现的，而信号处理必需对I和Q分别进行，该电路的输入为从解调器来的数据‘DATA IN’和时钟‘CLK IN’，图中共有七个D触发器：D1～D7，当逐个时钟来临时，数据将按下表节拍行进，‘Data1’，‘Data2’为中间结果，这样三个输出端就将成为表中下面三行，可以看到‘CLKDIV2’即为二分频后的时钟，‘DATA I’上只有‘I’信号，‘DATA Q’上只有‘Q’信号，这样就完成了I/Q分离。图中IxQ信号用于使IQ对换，见后面有关“同步状态机”一节介绍。

DATAIN	I1	Q1	I2	Q2	I3	Q3	I4	Q4	I5	Q5	I6
												Data1	--	I1	Q1	I2	Q2	I3	Q3	I4	Q4	I5	Q5
Data2	--	--	I1	Q1	I2	Q2	I3	Q3	I4	Q4	I5
												CLKDIV2	1	0	1	0	1	0	1	0	1	0	1
DATAQ	--	--	--	Q1	Q1	Q2	Q2	Q3	Q3	Q4	Q4
												DATAI	--	--	--	I1	I1	I2	I2	I3	I3	I4	I4

b)U202，U203，U204，U205的加载电路(见图7)。由于每片FPGA电路都需要加载，如果都由主机直接进行，则接口将过分繁琐，因此本设计中采用间接加载办法，即先加载U201，形成本电路，再通过本电路给其他电路加载。本电路由输入缓存器、寄存器、与非门组、输出寄存器组成。本电路的主要功能比较简单，它只是一个译码电路，。由主机给出片选信号A0，CS，D0～D3，在U202～U205中选中一片，IOR，IOW决定读写，然后通过下载应答电路提供应答信号，应答信号输至U202～U205。2)U202，U203(2片XC3190)

U202和U203的功能和结构完全相同，主要用于分别对I/Q两路卫星数据的帧同步头进行搜捕和容错保护，也是格式化同步处理的主要内容。只要在连续不断的信号中将帧同步搜捕到，连续不断的信号就可以分成许多独立的帧，数据排列的规律方可得到，也才有可能进一步进行硬件或软件处理。

帧同步头进行搜捕的方法主要采用匹配法，因为帧同步码是事先已知的，因此只要在电路中予先装入，码流来到时逐位进行比较，如果两者完全一致，就可以认为帧同步被捕捉到。这一点只要对数字电路熟悉的人很容易实现。问题在于卫星数据中不可避免地含有噪音，帧同步码中如果稍有差错帧同步搜捕电路就不认得。这样格式化同步将极不可靠。因此必需加入容错保护措施，方可稳定工作。这是格式化同步可靠性的关键。

因此在本部分中加入了容错和帧同步保护措施，保证在误码率很高的恶劣条件下仍能够可靠地将帧同步头捕捉到。

本芯片中包括以下分电路：a)总线缓冲器(见图8)。主要用于内部数据与外部总线的双向交换，共有8路相同的电路，每路电路由输入缓冲器和三态门组成。外部数据000～007经IBUF和TBUF可以进到内部I00～I07，内部数据由I00～I07经OBUFZ可以出到外部的000～007；DE和DIO通过NAND201和NAND202控制路径通行与否及方向。b)帧同步容错搜捕电路(见图9和图10)。为了说明帧同步容错搜捕电路的原理，可以参考图11。

输入卫星数据进入移位寄存器并与已经事先装入的‘予置同步码’进行逐位比较(理论与实际证明一般取32位已足够)，比较结果如相同，异或门输出即为“1”，否则为“0”，在高速长字加法器中进行加法计算，如没有噪音干扰，加法器输出应为32，如有误码存在，则加法器输出将小于32，如予置容错门限设为29，则在高速串行比较器中只要误码小于32-29＝3个，就可使检测输出为“1”，即确认同步码的捕获。

与上述原理方框图相对应，图9和图10电路中自左往右共有15列：第一列：共5个数据读回电路HX244，用于将上述予置值的读回以便检验；第二列：共5个8位寄存器(5×RD8)，第一个RD8用于寄存‘予置容错门限’；

第2～5个RD8用于寄存予置同步码；第三列：4个8位寄存器RD8构成32位移位寄存器，接收的卫星数据在其中逐位移

位；第四列：为32个异或门，用于将卫星数据与予置值进行比较；第五列4个寄存器RD8，用于将32位比较结果进行锁存。第六列～第十五列：均为由CADD32构成的高速长字加法器，计算卫星数据同步码与

予置值比较后相附合的个数，并在第一排的高速串行比较器与予置的容错门限

比较，只要大于等于容错门限产，就输出一个“FIND”信号，表示同步码已经

找到。3)U204(XC3190)

主要用于缓存器的地址管理，由于缓存器中的卫星数据既要写入，又要由计算机主机通过接口加以读出，缓存器的地址管理还必须加以仲裁。

本芯片中包括以下分电路：

a)帧长和帧间计数电路(见图12)。帧长计数器的目的是为了使卫星数据每帧完了后自动回到帧头部位，重复原来的工作。在卫星确定后，其帧长也是确定的，有了帧长计数器后，即便第二次没有检测到同步信号，系统将能继续维持正常工作。

帧长计数器原理上与一般数字电路中的计数器没有不同，本电路的特点在于计数器长度过长，而且速度要求极高，计数器在高速状态很容易发生进位错误而使计数失误。

帧长值事先予置在寄存器二个RD8(16位)，帧间计数值事先予置在寄存器一个RD4(4位)内(见分电路图左上角)，六个RD8RD计数器输出在8个比较器EQ4中与予置值进行比较，当一致达到计数予置值时，8个EQ4一致输出‘1’，经几级与门后输出CLR0，同时也输出CLR1作为计数器清零。右上方三个HX244用于将将予置寄存器中的数据读回作检查用。

b)帧保护计数电路(见图13)。

为了使帧同步可靠，除容错外还应加上“帧保护”，即在误码率极大时，容错后可能仍搜捕不到同步信号，则应允许在α次内倚靠帧长计数器继续维持系统工作，这就是帧保护计数器要做的事。α值的最佳值应由用户根据需要来选定。

帧保护计数器的电路原理同帧长计数器，只是位数只有8位，因此相对简单。α值予置在一个RD8中，然后与2个帧保护计数器YFMO4中的值在4个比较器EQ4中比较，当计数值≤α时，输出的LOCK＝1，系统锁定，进入保护态。当计数值＞α时，输出LOCK＝0，这时不再保护。

c)帧同步保护和仲裁电路(见图14)。

以上各部分要构成一个完备的“帧同步状态机”还需要加上“帧同步保护和仲裁”，图15为“帧同步状态机”完整的原理框图。

该单元的原理如下：

1)当帧同步正常时，每帧周期结束，即帧长计数归；零时，正好能检测到帧同步，这时，帧同步处于常态或入锁态；

2)当帧同步失步时，在帧周期结束时刻，无法检测到正常的帧同步信号，这就要起动帧同步保护计数器，令系统进入帧保护态，同时利用帧长计数器的计数状态，维持原来的帧定时；

3)当保护计数器超过予定保护次数时，系统进入失锁态，这时保护计数器不再增长，而停留在最大值；

4)在帧同步仲裁单元处于常态或保护态时，在帧同步中途出现的帧定位检测信号，被认为是伪同步而予以忽略；

5)在帧同步仲裁单元处于失锁态时，在帧周期任意处出现的帧同步定位检测信号都将认为是真正的同步信号，这时保护计数器清零，系统回到常态；

6)在失锁态连续α次帧时间内没有帧定位检测时，该单元将送出一个IxQ信号，以使IQ分离电路调整相位，并再试；

7)由于IQ分离电路需要本单元进行调相校正，所以在判断I/Q两路帧定位检测信号时必需I、Q同时出现帧定位信号时，才能确认帧定位检测有效，否则无效。图15中LOCK＝1表示系统入锁状态，CLRI＝1表示帧周期处于结束状态，这时应输出CLRO使帧长计数器清零，并使帧间计数器增1，以变更帧同步电路对缓冲访问的地址。CAPI和CAPO表示输入I和Q的帧同步检测，CAPT表示有效的帧同步检测，LOSS表示系统失去一次帧同步，该信号用于驱动帧保护计数器进行计数。

上述帧同步仲裁与保护过程可归纳为以下的真值表：

		!LOCK CLRI CAPI CAPQ	CLRO  CAPT LOSS
				入锁态	周期中	0    0    0    00    0    0    10    0    1    00    0    1    1	0    0    00    0    00    0    00    0    0
入锁态	周期尾	0    1    0    00    1    0    10    1    1    00    1    1    1	1    0    11    0    11    0    11    1    0
				失锁态	周期中	1    0    0    01    0    0    11    0    1    01    0    1    1	0    0    00    0    00    0    01    1    0
失锁态	周期尾	1    1    0    01    1    0    11    1    1    01    1    1    1	1    0    01    0    01    0    01    1    0

电路图中各信号和逻辑均与图15一致，因此不再解释，其中8个FD为寄存器，仲裁电路由7个与门AND和4个或门OR2组成，电路状态附合上述真值表，右方HX244用于将各状态值读回以便检查。d)输入输出数据管理(见图16)。

目的在于对不同静态随机存储器SRAM(U301～U308，下同)端口发出读写

命令。由八个与非门NAND和二个或非门NOR构成的译码电路形成IT00、

OT01、RR、和WW驱动总线缓冲器YBUSBUF2，经寄存器RD4和2个译码器

YD3分别对SRAM缓存各地址端口(Y0～Y7，A0～A7)进行选择，对(R0～

R7)给SRAM缓存发出读或写命令，构成数据流向缓存各个地址的总体管理。e)二选一选择器(见图17)。

该选择器由7个与或门GMUX组成。输入Cx，Ax，CNB，输出Yx，(x＝0～5)。

Cx	Ax	CNB	Yx
				0	X	0	0
1	X	0	1
				X	0	1	0
X	1	1	1

f)二选一选择器(见图18)。

该选择器由11个与或门GMUX组成。输入Ax，Bx，AB，输出Yx，(x＝0～10)

Ax	Bx	AB	Yx
				0	X	0	0
1	X	0	1
				X	0	1	0
X	1	1	1

以上两个选择器一起构成对SRAM缓存地址总线的管理和切换，目的区分SRAM数据的读出和写入，因为两者的地址是不同的，需要在两者之间进行二选一切换。选择器电路均为简单的门电路，不需要解释。

4)U205(XC3190)

主要用于缓存器的数据管理，保证卫星数据被正确地由串行变为并行并逐帧写入缓存器。本芯片中包括以下分电路：

a)片选译码器电路(见图19)。

该电路由4组与或门PMCS组成。用于根据读写仲裁电路裁决结果CNB来确定片选MCS应分到MCS0～MCS3的那一路。输入为地址A0，A1，裁决结果CNB，片选MCS，输出为MCS0～MCS3，其规则为：

当CNB＝1时，MCSx＝MCS，(x＝0～3)而不论A0，A1如何。这时，系统对缓存进行32位并行访问，以32位为单位。

当CNB＝0时，MCSx＝X，X＝[A1，A0]。这时，系统由主机控制进行8位访问，以字节为单位。

b)读写仲裁电路(见图20)

主机访问申请(R/W)在FDRD中寄存，帧同步系统的访问申请在FDCRD中寄存，与门AND2B2和OR3或门构成仲裁组合逻辑，其中BR＝Bus Read，BW＝Bus Write，CW＝硬件Write。

本电路下方由三个FD和组合逻辑形成SRAM定时源，该定时源驱动存储器以周期方式进行读写。

c)数据转换器电路(见图21)。

它由2个移位寄存器YS2P16，8个32位/8位转换器YD328构成。YS2P16用于串并转换，系通用电路。YD328目的为将32位数据转为8位。由于帧同步系统是以32位工作的，SRAM是按8位写，需要时进行转换，各电路系一般性电路。

本发明的同步器中除以上的主要电路外，还有少量辅助电路，见总图：

1)U102，U103，U105为G20V8门阵列(GAL)电路，主要用于提共总线接口地址。U101，U104为74ALS245为三态收发器，用于总线与各主电路之间的数据三态联接。U106为石英晶体。

2)U301，U302，U304，U305，U306，U307，U308为静态随机存储器(HM628128)，用于卫星数据进入主机过程的缓冲存储。

3)U401，U402分别为MC10116和MC10125，用于ECL与TTL之间的电平转换。U403为7905型稳压器，目的为给U401和U402提供所需的负电压。

结合上述原理图可以看到本系统已能够完成作为遥感卫星地面站格式化同步器的全部功能。

由于本系统中主要逻辑电路都在U201～U205，都是现场可遍程的，也就是说在几毫秒内其硬件就可以更改，对不同遥感卫星来说，其主要的数据差别在于格式和码率，对不同卫星轨道来说，主要差别在于信号的误码率。利用可编程系统就可以适应不同的格式，包括同步码的码型，数据的码长，主副帧的排列，误码率的不同等，都可以通过改变主电路的逻辑变化来加以适应，而不必使用另外的硬件逻辑电路。

以上所有芯片均安装在一块插卡上，结构简单，元件数量少，不仅带来生产上的方便，而且大大提高了可靠性和可维护性。

Claims (1)

1、一种卫星遥感多星接收可编程格式化同步器，其特征在于该同步器由五个可编程器件组成，它们分别为：(1) 用于接收来自接收机解调器的基带卫星信号和同步信号，并对卫星数据进

行I/Q分离和辨别的芯片U201，该芯片中包括：

由七个D触发器组成的I/Q分离电路，

由输入缓冲器、与或门组、寄存器、输出缓冲器组成的加载电路；(2) 用于对I/Q两路卫星数据的帧同步头进行搜捕和容错保护的相同芯片U202

和U203，两块芯片分别包括：

由输入缓冲器、三态门组成的，用于内部数据与外部总线双向交换的，总

线缓冲器电路，

由数据读回器、移位寄存器、异或门、高速长字加法器组成的帧同步容错

搜捕电路；(3) 用于缓冲器地址管理的芯片U204，该芯片包括：

由予置寄存器、数据读回器、计数器、比较器组成的帧长和帧间计数电路，

由帧保护计数器、比较器、寄存器、α次数予置器、数据读回器组成的帧

保护计数电路，

由寄存器、仲裁逻辑器、数据读回器组成的帧保护和仲裁电路，

由译码器、总线缓冲器、寄存器、译码器组成的输入输出管理电路，

由7组与或门组成的二选一选择器，

由11组与或门组成的二选一选择器，(4) 用于缓存器数据管理的芯片U205，该芯片包括：

由4组与或门组成的片选译码器，

由寄存器、与门、或门、时钟组成的读写仲裁器，

由2个移位寄存器、8个32位/8位转换器组成的32位数据转换器。

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