CN117153084A - 扫描驱动电路、阵列基板及显示面板 - Google Patents

Abstract

本申请实施例提供了一种扫描驱动电路、阵列基板及显示面板，扫描驱动电路包括多个级联的移位寄存器单元，移位寄存器单元包括第一移位寄存器单元和第二移位寄存器单元，第一移位寄存器单元的输出端用于向负载补偿单元和N1行像素电路传输信号，第二移位寄存器单元的输出端与N2行像素电路电连接，N1＜N2且N1和N2均为正整数。根据本申请实施例的扫描驱动电路，能够改善显示面板亮度不均的现象。

Description

扫描驱动电路、阵列基板及显示面板

技术领域

本申请属于显示技术领域，尤其涉及一种扫描驱动电路、阵列基板及显示面板。

背景技术

随着显示技术的发展，人们对显示面板的显示质量的要求越来越高。目前，现有的显示面板存在显示亮度不均的现象，呈现出显示不均的视觉效果，严重降低显示质量。

发明内容

本申请实施例提供了一种扫描驱动电路、阵列基板及显示面板，能够改善显示面板亮度不均的现象。

第一方面，本申请实施例提供了一种扫描驱动电路，扫描驱动电路包括多个级联的移位寄存器单元，移位寄存器单元包括第一移位寄存器单元和第二移位寄存器单元，第一移位寄存器单元的输出端用于向负载补偿单元和N1行像素电路传输信号，第二移位寄存器单元的输出端与N2行像素电路电连接，N1＜N2且N1和N2均为正整数。

根据本申请第一方面的实施方式，每行像素电路与一第一扫描信号线以及一第二扫描信号线对应；第一移位寄存器单元的输出端通过第一扫描信号线与对应行像素电路电连接，或者，第一移位寄存器单元的输出端通过第二扫描信号线与对应行像素电路电连接；第二移位寄存器单元的输出端通过第一扫描信号线与N2行像素电路中部分行像素电路电连接，以及第二移位寄存器单元的输出端通过第二扫描信号线与N2行像素电路中另一部分行像素电路电连接。

根据本申请第一方面前述任一实施方式，第二移位寄存器单元的输出端通过第一扫描信号线与N2行像素电路中的N2/2行像素电路电连接，以及第二移位寄存器单元的输出端通过第二扫描信号线与N2行像素电路中其余的N2/2行像素电路电连接。

根据本申请第一方面前述任一实施方式，N2等于两倍的N1。

根据本申请第一方面前述任一实施方式，像素电路包括驱动模块，驱动模块的控制端与第一节点电连接，驱动模块的第一端与第二节点电连接，驱动模块的第二端与第三节点电连接；第一复位模块，第一复位模块的控制端与第一扫描信号线电连接，第一复位模块的第一端与第一参考电压信号线电连接，第一复位模块的第二端与第一节点电连接，第一复位模块用于在第一扫描信号线的控制下，将第一参考电压信号线的第一参考电压信号传输至第一节点，以对第一节点进行复位；阈值补偿模块，阈值补偿模块的控制端与第二扫描信号线电连接，阈值补偿模块的第一端与第一节点电连接，阈值补偿模块的第二端与第三节点电连接；第一移位寄存器单元的输出端通过第一扫描信号线与对应行像素电路的第一复位模块电连接，或者，第一移位寄存器单元的输出端通过第二扫描信号线与对应行像素电路的阈值补偿模块电连接；第二移位寄存器单元的输出端通过第一扫描信号线与N2行像素电路中部分行像素电路的第一复位模块电连接，以及第二移位寄存器单元的输出端通过第二扫描信号线与N2行像素电路中另一部分行像素电路的阈值补偿模块电连接。

根据本申请第一方面前述任一实施方式，第一复位模块和阈值补偿模块均为氧化物薄膜晶体管。

根据本申请第一方面前述任一实施方式，第一复位模块和阈值补偿模块均为N型晶体管。

根据本申请第一方面前述任一实施方式，对于同一行像素电路，在一个显示帧内，第一扫描信号线的有效电平区间与第二扫描信号线的有效电平区间间隔设置。

根据本申请第一方面前述任一实施方式，在一个显示帧内，第一移位寄存器单元的输出端向N1行像素电路传输信号，第二移位寄存器单元的输出端向N2行像素电路传输信号。

根据本申请第一方面前述任一实施方式，第一移位寄存器单元的数量为多个，至少两个第一移位寄存单元共用一个负载补偿单元；或者，多个第一移位寄存器单元的输出端一一对应地向多个负载补偿单元传输信号。

根据本申请第一方面前述任一实施方式，多个第一移位寄存器单元包括x1个级联的第一子移位寄存器单元和/或x2个级联的第二子移位寄存器单元，x1和x2均为正整数；最后一级第一子移位寄存器单元的输出端与第一级第二移位寄存器单元的输入端电连接，最后一级第二移位寄存器单元的输出端与第一级第二子移位寄存器单元的输入端电连接；第一子移位寄存器单元的输出端通过第一扫描信号线与对应行像素电路的第一复位模块电连接，第二子移位寄存器单元的输出端通过第二扫描信号线与对应行像素电路的阈值补偿模块电连接。

根据本申请第一方面前述任一实施方式，第j级第一子移位寄存器单元的输出端通过第一扫描信号线与第2j-1行像素电路的第一复位模块和第2j行像素电路的第一复位模块电连接，j为正整数；和/或，第i级第二移位寄存器单元的输出端通过第二扫描信号线与第2i-1行像素电路的阈值补偿模块和第2i行像素电路的阈值补偿模块电连接，第i级第二移位寄存器单元的输出端通过第一扫描信号线与第2i+9行像素电路的第一复位模块和第2i+10行像素电路的第一复位模块电连接，i为正整数；和/或，倒数第j级第二子移位寄存器单元的输出端通过第二扫描信号线与倒数第2j-1行像素电路的阈值补偿模块和倒数第2j行像素电路的阈值补偿模块电连接。

根据本申请第一方面前述任一实施方式，负载补偿单元包括补偿电容和/或补偿电阻。

根据本申请第一方面前述任一实施方式，补偿电阻串联于第一子移位寄存器单元的输出端与对应行像素电路之间；补偿电容的第一极板与第一子移位寄存器单元的输出端电连接，补偿电容的第二极板与恒定电位端电连接。

根据本申请第一方面前述任一实施方式，补偿电阻串联于第二子移位寄存器单元的输出端与对应行像素电路之间；补偿电容的第一极板与第二子移位寄存器单元的输出端电连接，补偿电容的第二极板与恒定电位端电连接。

根据本申请第一方面前述任一实施方式，恒定电位端包括接地端。

根据本申请第一方面前述任一实施方式，扫描驱动电路应用于显示面板，显示面板包括异层设置的衬底、多晶硅半导体层、第一导电层、第二导电层、第三导电层、第四导电层，以及第五导电层；补偿电阻位于第一导电层至第五导电层中的任意一层或多晶硅半导体层；和/或，补偿电容的第一极板和第二极板分别位于第一导电层至第五导电层中不同的两层。

根据本申请第一方面前述任一实施方式，补偿电阻位于第一导电层、第二导电层或第五导电层。

根据本申请第一方面前述任一实施方式，补偿电容的第一极板位于第一导电层，补偿电容的第二极板位于第四导电层；或，补偿电容的第一极板和第二极板中的一个位于第五导电层。

根据本申请第一方面前述任一实施方式，多晶硅半导体层、第一导电层、第二导电层，以及第五导电层的阻抗大于第三导电层和第四导电层的阻抗。

根据本申请第一方面前述任一实施方式，第一导电层、第二导电层以及第五导电层的材料为钼。

根据本申请第一方面前述任一实施方式，第j级第一子移位寄存器单元的输出端电连接的像素电路的数量小于第j+1级第一子移位寄存器单元的输出端电连接的像素电路的数量；第j级第一子移位寄存器单元的输出端电连接的负载补偿单元的阻抗和/或容抗大于第j+1级第一子移位寄存器单元的输出端电连接的负载补偿单元的阻抗和/或容抗。

根据本申请第一方面前述任一实施方式，第j级第一子移位寄存器单元的输出端电连接的补偿电阻的走线长度大于第j+1级第一子移位寄存器单元的输出端电连接的补偿电阻的走线长度。

根据本申请第一方面前述任一实施方式，第j级第一子移位寄存器单元的输出端电连接的补偿电容的两个极板的交叠面积大于第j+1级第一子移位寄存器单元的输出端电连接的补偿电容的两个极板的交叠面积。

根据本申请第一方面前述任一实施方式，第j级第一子移位寄存器单元的输出端电连接的像素电路的数量等于第j+1级第一子移位寄存器单元的输出端电连接的像素电路的数量；第j级第一子移位寄存器单元的输出端电连接的负载补偿单元的阻抗和/或容抗等于第j+1级第一子移位寄存器单元的输出端电连接的负载补偿单元的阻抗和/或容抗。

根据本申请第一方面前述任一实施方式，第j级第一子移位寄存器单元的输出端电连接的补偿电阻的走线长度等于第j+1级第一子移位寄存器单元的输出端电连接的补偿电阻的走线长度。

根据本申请第一方面前述任一实施方式，第j级第一子移位寄存器单元的输出端电连接的补偿电容的两个极板的交叠面积等于第j+1级第一子移位寄存器单元的输出端电连接的补偿电容的两个极板的交叠面积。

根据本申请第一方面前述任一实施方式，第二移位寄存器单元的输出端与负载调节单元电连接；负载调节单元的负载小于负载补偿单元的负载。

根据本申请第一方面前述任一实施方式，负载调节单元包括调节电容和/或调节电阻。

第二方面，本申请实施例提供了一种阵列基板，阵列基板包括如第一方面提供的扫描驱动电路。

第三方面，本申请实施例提供了一种显示面板，显示面板包括如第二方面提供的阵列基板。

本申请实施例的扫描驱动电路、阵列基板及显示面板，扫描驱动电路包括多个级联的移位寄存器单元，移位寄存器单元包括第一移位寄存器单元和第二移位寄存器单元，第一移位寄存器单元的输出端用于向负载补偿单元和N1行像素电路传输信号，第二移位寄存器单元的输出端与N2行像素电路电连接，N1＜N2且N1和N2均为正整数。如此，对于输出负载较小的第一移位寄存器单元，使其输出端在与像素电路电连接的同时，还与负载补偿单元电连接，通过负载补偿单元对第一移位寄存器单元输出上的负载进行补偿，以减小第一移位寄存器单元的输出负载与第二移位寄存器单元的输出负载之间的差异，从而较好地改善显示面板亮度不均的现象。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单的介绍，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本申请实施例提供的扫描驱动电路的一种结构示意图；

图2是本申请实施例提供的像素电路的一种电路示意图；

图3是本申请实施例提供的像素电路的另一种电路示意图；

图4是本申请实施例提供的像素电路的又一种电路示意图；

图5是图4所示的像素电路对应的一种驱动时序示意图；

图6是本申请实施例提供的扫描驱动电路的另一种结构示意图；

图7是本申请实施例提供的显示面板的一种膜层结构示意图；

图8是本申请实施例提供的显示面板的一种版图结构示意图。

具体实施方式

下面将详细描述本申请的各个方面的特征和示例性实施例，为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及具体实施例，对本申请进行进一步详细描述。应理解，此处所描述的具体实施例仅意在解释本申请，而不是限定本申请。对于本领域技术人员来说，本申请可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本申请的示例来提供对本申请更好的理解。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

应当理解，本文中使用的术语“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。

需要说明的是，本申请实施例中的晶体管以N型晶体管为例进行说明，但不限于N型晶体管，也可以替换为P型晶体管。对于N型晶体管来说，导通电平为高电平，截止电平为低电平。即，N型晶体管的栅极为高电平时，其第一极和第二极之间导通，N型晶体管的栅极为低电平时，其第一极和第二极之间关断。对于P型晶体管来说，导通电平为低电平，截止电平为高电平。即，P型晶体管的控制极为低电平时，其第一极和第二极之间导通，P型晶体管的控制端为高电平时，其第一极和第二极之间关断。在具体实施时，上述各晶体管的栅极作为其控制极，并且，根据各晶体管的栅极的信号以及其类型，可以将其第一极作为源极，第二极作为漏极，或者将其第一极作为漏极，第二极作为源极，在此不做区分，另外本发明实施例中的导通电平和截止电平均为泛指，导通电平是指任何能够使晶体管导通的电平，截止电平是指任何能够使晶体管截止/关断的电平。

在本申请实施例中，术语“电连接”可以是指两个组件直接电连接，也可以是指两个组件之间经由一个或多个其它组件电连接。

在本申请实施例中，第一节点、第二节点和第三节点只是为了便于描述电路结构而定义的，第一节点、第二节点和第三节点并不是一个实际的电路单元。

在不脱离本申请的精神或范围的情况下，在本申请中能进行各种修改和变化，这对于本领域技术人员来说是显而易见的。因而，本申请意在覆盖落入所对应权利要求(要求保护的技术方案)及其等同物范围内的本申请的修改和变化。需要说明的是，本申请实施例所提供的实施方式，在不矛盾的情况下可以相互组合。

在阐述本申请实施例所提供的技术方案之前，为了便于对本申请实施例理解，本申请首先对现有技术中存在的问题进行具体说明：

搭载有低温多晶氧化物(Low Temperature Polycrystalline Oxide，LTPO)技术的显示面板其像素电路中通常包括铟镓锌氧化物(Indium Gallium Zinc Oxide，IGZO)薄膜晶体管和低温多晶硅(Low Temperature Poly-Silicon，LTPS)薄膜晶体管。

由于IGZO薄膜晶体管的电子迁移率相较于LTPS薄膜晶体管较低，因此，需要控制IGZO薄膜晶体管的导通时间大于LTPS薄膜晶体管的导通时间来保证其充电率，并且同一行像素电路中不同的IGZO薄膜晶体管需要间隔一定的时间导通，所以相关技术通常会在显示面板的首行位置处设置一定数量的Dummy驱动电路，以使同一行像素电路中不同的IGZO薄膜晶体管能够与不同行的扫描驱动电路电连接，从而由不同行的扫描驱动电路分别控制同一行像素电路中不同IGZO薄膜晶体管的导通。

然而，在像素电路行数不变的情况下，扫描驱动电路数量的增加会使位于显示面板首行位置处的Dummy驱动电路，以及位于显示面板尾行位置处的部分扫描驱动电路需要电连接的像素电路的行数减小，即Dummy驱动电路和位于显示面板尾行位置处的部分扫描驱动电路输出上的负载相较于其他扫描驱动电路输出上的负载较小。这样Dummy驱动电路和位于显示面板尾行位置处的部分扫描驱动电路相较于其他扫描驱动电路的导通时间就会相对较长，进而导致与这部分扫描驱动电路电连接的像素电路的充电率也会相对较高，像素电路所驱动的发光元件的亮度也会偏亮，使得显示面板出现亮度不均的现象。

为了解决上述技术问题，本申请实施例提供了一种扫描驱动电路、阵列基板及显示面板。

下面首先对本申请实施例所提供的扫描驱动电路进行介绍。

图1是本申请实施例提供的扫描驱动电路的一种结构示意图。如图1所示，本申请实施例提供的扫描驱动电路10包括多个级联的移位寄存器单元，移位寄存器单元包括第一移位寄存器单元101和第二移位寄存器单元102，第一移位寄存器单元101的输出端用于向负载补偿单元103和N1行像素电路20传输信号，第二移位寄存器单元102的输出端与N2行像素电路20电连接，N1＜N2且N1和N2均为正整数。

继续参见图1，在一些实施例中，多个第一移位寄存器单元101可以包括x1个级联的第一子移位寄存器单元101a和/或x2个级联的第二子移位寄存器单元101b，x1和x2均为正整数。最后一级第一子移位寄存器单元101a的输出端与第一级第二移位寄存器单元102的输入端电连接，最后一级第二移位寄存器单元102的输出端与第一级第二子移位寄存器单元101b的输入端电连接。

在一些实施例中，第一移位寄存器单元101的数量可以为多个，至少两个第一移位寄存单元101可以共用一个负载补偿单元103；或者，多个第一移位寄存器单元101的输出端一一对应地向多个负载补偿单元103传输信号。

作为一种示例，如图1所示，每个第一子移位寄存器单元101a的输出端和每个第二子移位寄存器单元101b的输出端均与一个负载补偿单元103电连接，并一一对应地向负载补偿单元103传输信号。

作为另一种示例，相邻两个第一子移位寄存器单元101a的输出端可以与同一负载补偿单元103电连接，并向同一负载补偿单元103传输信号，和/或相邻两个第二子移位寄存器单元101b的输出端可以与同一负载补偿单元103电连接，并向同一负载补偿单元103传输信号。

示例性地，第一子移位寄存器单元101a可以是位于显示面板首行位置处的Dummy驱动电路，第二子移位寄存器单元101b可以是位于显示面板尾行位置处的部分扫描驱动电路。

继续参见图1，在一些实施例中，每行像素电路20均与一第一扫描信号线S1以及一第二扫描信号线S2对应。第一子移位寄存器单元101a的输出端可以通过负载补偿单元103与第一扫描信号线S1电连接，并通过第一扫描信号线S1与对应行像素电路20电连接。第二子移位寄存器单元101b的输出端可以通过负载补偿单元103与第二扫描信号线S2电连接，并通过第二扫描信号线S2与对应行像素电路20电连接。

第二移位寄存器单元102的输出端既可以与第一扫描信号线S1电连接，并通过第一扫描信号线S1与N2行像素电路20中部分行像素电路20电连接，又可以与第二扫描信号线S2电连接，并通过第二扫描信号线S2与N2行像素电路20中另一部分行像素电路20电连接。

示例性地，每个第二移位寄存器单元102的输出端通过第一扫描信号线S1所电连接的像素电路20的行数与通过第二扫描信号线S2所电连接的像素电路20的行数可以相等，即第二移位寄存器单元102的输出端可以通过第一扫描信号线S1与N2/2行像素电路20电连接，并通过第二扫描信号线S2与其余的N2/2行像素电路20电连接。

示例性地，第一子移位寄存器单元101a的输出端通过第一扫描信号线S1所电连接的像素电路20的行数，与第二子移位寄存器单元101b的输出端通过第二扫描信号线S2所电连接的像素电路20的行数可以相等；第一子移位寄存器单元101a的输出端通过第一扫描信号线S1所电连接的像素电路20的行数，与第二移位寄存器单元102的输出端通过第一扫描信号线S1所电连接的像素电路20的行数可以相等；第二子移位寄存器单元101b的输出端通过第二扫描信号线S2所电连接的像素电路20的行数，与第二移位寄存器单元102的输出端通过第二扫描信号线S2所电连接的像素电路20的行数可以相等。所以，第二移位寄存器单元102的输出端所电连接的像素电路20的行数，可以是第一移位寄存器单元101的输出端通过负载补偿单元103所电连接的像素电路20的行数的两倍，即N2等于两倍的N1。

本申请实施例提供的扫描驱动电路，对于输出负载较小的第一移位寄存器单元101，使其输出端在与像素电路20电连接的同时，还与负载补偿单元103电连接，通过负载补偿单元103对第一移位寄存器单元101输出上的负载进行补偿，以减小第一移位寄存器单元101的输出负载与第二移位寄存器单元102的输出负载之间的差异，从而较好地改善显示面板亮度不均的现象。其中，该负载补偿单元103也可以称为阻抗补偿单元，用于对第一移位寄存器单元101输出上的阻抗进行补偿。

图2是本申请实施例提供的像素电路的一种电路示意图。如图2所示，本申请实施例提供的像素电路20包括驱动模块201、第一复位模块202及阈值补偿模块203。

驱动模块201的控制端与第一节点N1电连接，驱动模块201的第一端与第二节点N2电连接，驱动模块201的第二端与第三节点N3电连接，驱动模块201可以用于驱动发光元件D发光。

第一复位模块202的控制端与第一扫描信号线S1电连接，第一复位模块202的第一端与第一参考电压信号线Vref1电连接，第一复位模块202的第二端与第一节点N1电连接，第一复位模块202可以在第一扫描信号线S1的控制下，将第一参考电压信号线Vref1的第一参考电压信号传输至第一节点N1，以对第一节点N1进行复位。

阈值补偿模块203的控制端与第二扫描信号线S2电连接，阈值补偿模块203的第一端与第一节点N1电连接，阈值补偿模块203的第二端与第三节点N3电连接。

图3是本申请实施例提供的像素电路的另一种电路示意图。如图3所示，根据本申请的一些实施例，可选地，像素电路20还可以包括第二复位模块204、数据写入模块205、第一发光控制模块206、第二发光控制模块207及存储模块208。

第二复位模块204的控制端与第三扫描信号线S3电连接，第二复位模块204的第一端与第二参考电压信号线Vref2电连接，第二复位模块204的第二端与发光元件D的第一电极电连接，第二复位模块204可以在第三扫描信号线S3的控制下，将第二参考电压信号线Vref2的第二参考电压信号传输至发光元件D的第一电极，以对发光元件D的第一电极进行复位。示例性地，发光元件D的第一电极可以为发光元件D的阳极。

数据写入模块205的控制端与第四扫描信号线S4电连接，数据写入模块205的第一端与数据信号线Vdata电连接，数据写入模块205的第二端与第二节点N2电连接。

第一发光控制模块206的控制端与发光控制信号线EM电连接，第一发光控制模块206的第一端与第一电源电压信号线ELVDD电连接，第一发光控制模块206的第二端与第二节点N2电连接。

第二发光控制模块207的控制端与发光控制信号线EM电连接，第二发光控制模块207的第一端与第三节点N3电连接，第二发光控制模块207的第二端与发光元件D的第一电极电连接。

存储模块208的第一端与第一电源电压信号线ELVDD电连接，存储模块208的第二端与第一节点N1电连接。

图4是本申请实施例提供的像素电路的又一种电路示意图。如图4所示，根据本申请的一些实施例，可选地，驱动模块201可以包括第一晶体管T1，第一复位模块202可以包括第二晶体管T2，阈值补偿模块203可以包括第三晶体管T3，第二复位模块204可以包括第四晶体管T4，数据写入模块205可以包括第五晶体管T5，第一发光控制模块206可以包括第六晶体管T6，第二发光控制模块207可以包括第七晶体管T7，存储模块208可以包括存储电容Cst。其中，第二晶体管T2和第三晶体管T3可以为IGZO薄膜晶体管，IGZO薄膜晶体管可以为N型晶体管，其他晶体管可以为LTPS薄膜晶体管，LTPS薄膜晶体管可以为P型晶体管。

在一些具体的实施例中，第一晶体管T1的栅极与第一节点N1电连接，第一晶体管T1的第一极与第二节点N2电连接，第一晶体管T1的第二极与第三节点N3电连接。

第二晶体管T2的栅极与第一扫描信号线S1电连接，第二晶体管T2的第一极与第一参考电压信号线Vref1电连接，第二晶体管T2的第二极与第一节点N1电连接。

第三晶体管T3的栅极与第二扫描信号线S2电连接，第三晶体管T3的第一极与第一节点N1电连接，第三晶体管T3的第二极与第三节点N3电连接。

第四晶体管T4的栅极与第三扫描信号线S3电连接，第四晶体管T4的第一极与第二参考电压信号线Vref2电连接，第四晶体管T4的第二极与发光元件D的第一电极电连接。

第五晶体管T5的栅极与第四扫描信号线S4电连接，第五晶体管T5的第一极与数据信号线Vdata电连接，第五晶体管T5的第二极与第二节点N2电连接。

第六晶体管T6的栅极与发光控制信号线EM电连接，第六晶体管T6的第一极与第一电源电压信号线ELVDD电连接，第六晶体管T6的第二极与第二节点N2电连接。

第七晶体管T7的栅极与发光控制信号线EM电连接，第七晶体管T7的第一极与第三节点N3电连接，第七晶体管T7的第二极与发光元件D的第一电极电连接。

存储电容Cst的第一极板与第一电源电压信号线ELVDD电连接，存储电容Cst的第二极板与第一节点N1电连接。

图5是图4所示的像素电路对应的一种驱动时序示意图。结合图4和图5所示，在第一节点初始化阶段t1，第二晶体管T2在第一扫描信号线S1的控制下导通，其他晶体管关断，第一参考电压信号线Vref1的第一参考电压信号通过第二晶体管T2传输至第一节点N1，对第一节点N1进行复位。

在数据写入阶段t2，第一晶体管T1导通，第三晶体管T3在第二扫描信号线S2的控制下导通，第五晶体管T5在第四扫描信号线S4的控制下导通，其他晶体管关断，数据信号线Vdata的数据信号依次通过第五晶体管T5、第一晶体管T1及第三晶体管T3写入第一节点N1。

在第一电极初始化阶段t3，第四晶体管T4在第三扫描信号线S3的控制下导通，第二参考电压信号线Vref2的第二参考电压信号通过第四晶体管T4传输至发光元件D的第一电极，对发光元件D的第一电极进行复位。

在发光阶段t4，第一晶体管T1导通，第六晶体管T6和第七晶体管T7在发光控制信号线EM的控制下导通，其他晶体管关断，第一电源电压信号线ELVDD的电流依次通过第六晶体管T6、第一晶体管T1及第七晶体管T7传输至发光元件D的第一电极，驱动发光元件D发光。

示例性地，由于IGZO薄膜晶体管的电子迁移率相较于LTPS薄膜晶体管较低，为保证第二晶体管T2和第三晶体管T3的充电率，可以使第二晶体管T2和第三晶体管T3的导通时间远大于第四晶体管T4和第五晶体管T5的导通时间。例如，可以将第二晶体管T2和第三晶体管T3的导通时间设为8H，将第四晶体管T4和第五晶体管T5的导通时间设为1H，本申请实施例对此不作限定。

此外，由于同一行像素电路中的第二晶体管T2和第三晶体管T3需要间隔一定的时间导通，所以对于同一行像素电路，在一个显示帧内，第一扫描信号线S1的有效电平区间与第二扫描信号线S2的有效电平区间需要间隔设置。示例性地，可以将第二晶体管T2和第三晶体管T3导通的时间间隔设为10H，若第二晶体管T2和第三晶体管T3的导通时间设为8H，则第一扫描信号线S1的有效电平区间与第二扫描信号线S2的有效电平区间间隔2H，即第二晶体管T2关断2H后第三晶体管T3导通。

结合图1和图4所示，在一些实施例中，第一子移位寄存器单元101a的输出端可以通过第一扫描信号线S1与对应行像素电路的第一复位模块202电连接。可选地，第一子移位寄存器单元101a的输出端通过第一扫描信号线S1与对应行像素电路的第二晶体管T2的栅极电连接。

第二子移位寄存器单元101b的输出端可以通过第二扫描信号线S2与对应行像素电路的阈值补偿模块203电连接。可选地，第二子移位寄存器单元101b的输出端通过第二扫描信号线S2与对应行像素电路的第三晶体管T3的栅极电连接。

第二移位寄存器单元102的输出端可以通过第一扫描信号线S1与N2行像素电路中部分行像素电路的第一复位模块202电连接，以及第二移位寄存器单元102的输出端可以通过第二扫描信号线S2与N2行像素电路中另一部分行像素电路的阈值补偿模块203电连接。可选地，第二移位寄存器单元102的输出端通过第一扫描信号线S1与N2行像素电路中部分行像素电路的第二晶体管T2的栅极电连接，以及第二移位寄存器单元102的输出端通过第二扫描信号线S2与N2行像素电路中另一部分行像素电路的第三晶体管T3的栅极电连接。

在一些实施例中，在一个显示帧内，第一子移位寄存器单元101a的输出端通过第一扫描信号线S1，向N1行像素电路中的第二晶体管T2的栅极传输有效电平信号，例如高电平信号，以使第二晶体管T2导通；第二子移位寄存器单元101b输出端通过第二扫描信号线S2，向N1行像素电路中的第三晶体管T3的栅极传输有效电平信号，例如高电平信号，以使第三晶体管T3导通；第二移位寄存器单元102的输出端通过第一扫描信号线S1，向N2行像素电路中部分行像素电路的第二晶体管T2的栅极传输有效电平信号，以使第二晶体管T2导通；第二移位寄存器单元102的输出端通过第二扫描信号线S2，向N1行像素电路中的第三晶体管T3的栅极传输有效电平信号，以使第三晶体管T3导通。

结合图1和图4所示，在一些实施例中，若每个移位寄存器单元可以与相邻两行第一扫描信号线S1和/或相邻两行第二扫描信号线S2电连接，每行扫描信号线可以与一行子像素的像素电路电连接，同一行像素电路中由第一扫描信号线S1控制的晶体管和由第二扫描信号线S2控制的晶体管的导通时间间隔为10H，那么第j级第一子移位寄存器单元101a的输出端可以通过第一扫描信号线S1与第2j-1行像素电路的第一复位模块202和第2j行像素电路的第一复位模块202电连接，j为正整数；和/或，第i级第二移位寄存器单元102的输出端可以通过第二扫描信号线S2与第2i-1行像素电路的阈值补偿模块203和第2i行像素电路的阈值补偿模块203电连接，第i级第二移位寄存器单元102的输出端可以通过第一扫描信号线S1与第2i+9行像素电路的第一复位模块202和第2i+10行像素电路的第一复位模块202电连接，i为正整数；和/或，倒数第j级第二子移位寄存器单元101b的输出端可以通过第二扫描信号线S2与倒数第2j-1行像素电路的阈值补偿模块203和倒数第2j行像素电路的阈值补偿模块203电连接。

示例性地，若同一行像素电路中第二晶体管T2和第三晶体管T3的导通时间间隔为10H，那么第一移位寄存器单元101可以包括5个级联的第一子移位寄存器单元101a和5个级联的第二子移位寄存器单元101b。

例如，第1级第一子移位寄存器单元101a的输出端可以通过第一扫描信号线S1与第1行像素电路的第二晶体管T2的栅极和第2行像素电路的第二晶体管T2的栅极电连接，并控制第1行像素电路的第二晶体管T2和第2行像素电路的第二晶体管T2导通。

第1级第二移位寄存器单元102的输出端可以通过第二扫描信号线S2与第1行像素电路的第三晶体管T3的栅极和第2行像素电路的第三晶体管T3的栅极电连接，并控制第1行像素电路的第三晶体管T3和第2行像素电路的第三晶体管T3导通。

第1级第二移位寄存器单元102的输出端还可以通过第一扫描信号线S1与第11行像素电路的第二晶体管T2的栅极和第12行像素电路的第二晶体管T2的栅极电连接，并控制第11行像素电路的第二晶体管T2和第12行像素电路的第二晶体管T2导通。

倒数第1级第二子移位寄存器单元101b的输出端可以通过第二扫描信号线S2与倒数第1行像素电路的第三晶体管T3的栅极和倒数第2行像素电路的第三晶体管T3的栅极电连接，并控制倒数第1行像素电路的第三晶体管T3和倒数第2行像素电路的第三晶体管T3导通。

如此，便可使同一行像素电路中第二晶体管T2和第三晶体管T3间隔10H导通。

图6是本申请实施例提供的扫描驱动电路的另一种结构示意图。如图6所示，根据本申请的一些实施例，可选地，负载补偿单元103可以包括补偿电容C和补偿电阻R。第一子移位寄存器单元101a的输出端通过第一连接走线601、第一扫描信号线S1与对应行像素电路电连接，第二子移位寄存器单元101b的输出端通过第二连接走线602、第二扫描信号线S2与对应行像素电路电连接。

示例性地，补偿电阻R可以串联于第一连接走线601上，位于第一子移位寄存器单元101a的输出端与对应行像素电路之间；补偿电阻R还可以串联于第二连接走线602上，位于第二子移位寄存器单元101b的输出端与对应行像素电路之间；补偿电容C的第一极板可以通过第一连接走线601与第一子移位寄存器单元101a的输出端电连接；补偿电容C的第一极板还可以通过第二连接走线602与第二子移位寄存器单元101b的输出端电连接；补偿电容C的第二极板可以与恒定电位端V1电连接。恒定电位端V1可以包括接地端。

在一些实施例中，可选地，负载补偿单元103可以仅包括补偿电容C或仅包括补偿电阻R，相应地，第一连接走线601和/或第二连接走线602上也可以仅电连接补偿电容C或仅串联补偿电阻R，补偿电容C和补偿电阻R均可单独用于第一移位寄存器单元101的输出负载补偿。

如此，对于输出端电连接的像素电路20的行数较少，即输出负载较小的第一移位寄存器单元101，使其输出端在与像素电路20电连接的同时，还与负载补偿单元103电连接，通过负载补偿单元103对第一移位寄存器单元101输出上的负载进行补偿，以减小第一移位寄存器单元101的输出负载与第二移位寄存器单元102的输出负载之间的差异，从而较好地改善显示面板亮度不均的现象。

图7是本申请实施例提供的显示面板的一种膜层结构示意图。如图7所示，显示面板可以包括异层设置的衬底71、多晶硅半导体层72、第一导电层M1、第二导电层M2、第三导电层M3、第四导电层M4，以及第五导电层MD。其中，多晶硅半导体层72可以包括第一半导体层72a和第二半导体层72b。多晶硅半导体层72、第一导电层M1、第二导电层M2，以及第五导电层MD的阻抗大于第三导电层M3和第四导电层M4的阻抗。示例性地，第一导电层M1、第二导电层M2和第五导电层MD的材料可以为钼，第三导电层M3和第四导电层M4的材料可以为钛铝钛。

示例性地，补偿电阻R可以设置于第一导电层M1至第五导电层MD中的任意一层或多晶硅半导体层72，最好设置于阻抗较高的第一导电层M1、第二导电层M2或第五导电层MD；补偿电容C的第一极板和第二极板可以分别设置于第一导电层M1至第五导电层MD中不同的两层，第一极板最好设置于第一导电层M1，第二极板最好设置于第四导电层M4；补偿电容C的第一极板和第二极板中的一个也可以设置于第五导电层MD；像素电路中各LTPS薄膜晶体管的有源层可以设置于第一半导体层72a，各LTPS薄膜晶体管的栅极可以设置于第一导电层M1，各LTPS薄膜晶体管的源极和/或漏极可以设置于第三导电层M3；各IGZO薄膜晶体管的有源层可以设置于第二半导体层72b，各IGZO薄膜晶体管的栅极可以设置于第五导电层MD，各IGZO薄膜晶体管的源极和/或漏极可以设置于第三导电层M3。

图8是本申请实施例提供的显示面板的一种版图结构示意图。结合图1、图7和图8所示，第一移位寄存器单元101与像素电路之间的第一连接走线601、第二连接走线602、第一扫描信号线S1和第二扫描信号线S2均可设置于第一导电层M1。其中，位于第一导电层M1的第一连接走线601与位于第四导电层M4的走线之间交叠的部分，可以作为与第一子移位寄存器单元101a的输出端电连接的补偿电容C的两个极板，位于第一导电层M1的第二连接走线602与位于第四导电层M4的走线之间交叠的部分，可以作为与第二子移位寄存器单元101b的输出端电连接的补偿电容C的两个极板。

结合图6和图8所示，示例性地，若第一导电层M1上设置有补偿电阻R和补偿电容C的第一极板，那么设置于第一导电层M1上的补偿电阻R可以串联于第一连接走线601或第二连接走线602上，并与补偿电容C的第一极板在第一导电层M1上电连接。第一子移位寄存器单元101a的输出端可以通过串联于第一连接走线601上的补偿电阻R和电连接在第一连接走线601上的补偿电容C与对应行像素电路20电连接；第二子移位寄存器单元101b的输出端可以通过串联于第二连接走线602上的补偿电阻R和电连接在第二连接走线602上的补偿电容C与对应行像素电路20电连接。

在一些实施例中，由于显示面板R角的存在，第j级第一子移位寄存器单元101a的输出端电连接的像素电路20的数量可能会小于第j+1级第一子移位寄存器单元101a的输出端电连接的像素电路20的数量；倒数第j级第二子移位寄存器单元101b的输出端电连接的像素电路20的数量可能会小于倒数第j+1级第二子移位寄存器单元101b的输出端电连接的像素电路20的数量。

相应地，第j级第一子移位寄存器单元101a输出上的负载会小于第j+1级第一子移位寄存器单元101a输出上的负载；倒数第j级第二子移位寄存器单元101b输出上的负载会小于倒数第j+1级第二子移位寄存器单元101b输出上的负载。

因此，第j级第一子移位寄存器单元101a的输出端电连接的负载补偿单元103的阻抗和/或容抗需要大于第j+1级第一子移位寄存器单元101a的输出端电连接的负载补偿单元103的阻抗和/或容抗；倒数第j级第二子移位寄存器单元101b的输出端电连接的负载补偿单元103的阻抗和/或容抗需要大于倒数第j+1级第二子移位寄存器单元101b的输出端电连接的负载补偿单元103的阻抗和/或容抗。如此，才能使得补偿后的不同的第一移位寄存器单元101输出上的负载尽可能的相同，从而较好地改善显示面板亮度不均的现象。

在一些具体的实施例中，可以使第j级第一子移位寄存器单元101a的输出端电连接的补偿电阻R在第一导电层M1和/或第二导电层M2上的走线长度大于第j+1级第一子移位寄存器单元101a的输出端电连接的补偿电阻R在第一导电层M1和/或第二导电层M2上的走线长度。即通过增加第j级第一子移位寄存器单元101a的输出端电连接的补偿电阻R的走线长度，来增加第j级第一子移位寄存器单元101a的输出端电连接的补偿电阻R的阻抗。

此外，还可以使第j级第一子移位寄存器单元101a的输出端电连接的补偿电容C的两个极板在第一导电层M1和第四导电层M4上的交叠面积大于第j+1级第一子移位寄存器单元101a的输出端电连接的补偿电容C的两个极板在第一导电层M1和第四导电层M4上的交叠面积。即通过增加第j级第一子移位寄存器单元101a的输出端电连接的补偿电容C的两个极板的交叠面积，来增加第j级第一子移位寄存器单元101a的输出端电连接的补偿电容C的容抗。

在另一些实施例中，第j级第一子移位寄存器单元101a的输出端电连接的像素电路20的数量也可以等于第j+1级第一子移位寄存器单元101a的输出端电连接的像素电路20的数量；倒数第j级第二子移位寄存器单元101b的输出端电连接的像素电路20的数量也可以等于倒数第j+1级第二子移位寄存器单元101b的输出端电连接的像素电路20的数量。

此时，第j级第一子移位寄存器单元101a的输出端电连接的负载补偿单元103的阻抗和/或容抗只需等于第j+1级第一子移位寄存器单元101a的输出端电连接的负载补偿单元103的阻抗和/或容抗即可；倒数第j级第二子移位寄存器单元101b的输出端电连接的负载补偿单元103的阻抗和/或容抗只需等于倒数第j+1级第二子移位寄存器单元101b的输出端电连接的负载补偿单元103的阻抗和/或容抗即可。

因此，第j级第一子移位寄存器单元101a的输出端电连接的补偿电阻R在第一导电层M1和/或第二导电层M2上的走线长度可以等于第j+1级第一子移位寄存器单元101a的输出端电连接的补偿电阻R在第一导电层M1和/或第二导电层M2上的走线长度；第j级第一子移位寄存器单元101a的输出端电连接的补偿电容C的两个极板在第一导电层M1和第四导电层M4上的交叠面积可以等于第j+1级第一子移位寄存器单元101a的输出端电连接的补偿电容C的两个极板在第一导电层M1和第四导电层M4上的交叠面积。

在一些实施例中，可选地，第二移位寄存器单元102的输出端还可以与负载调节单元电连接，并通过负载调节单元与对应行像素电路电连接。负载调节单元可以用于调节第二移位寄存器单元102的输出负载，以减小第一移位寄存器单元101的输出负载与第二移位寄存器单元102的输出负载之间的差异，从而较好地改善显示面板亮度不均的现象。该负载调节单元也可以称为阻抗调节单元，用于调节第二移位寄存器单元102的阻抗。

由于第二移位寄存器单元102的输出端电连接的像素电路20的行数N2大于第一移位寄存器单元101的输出端电连接的像素电路20的行数N1，所以负载调节单元的负载需要小于负载补偿单元103的负载，以使第一移位寄存器单元101的输出负载与第二移位寄存器单元102的输出负载尽可能地保持一致。

在一些实施例中，可选地，负载调节单元可以包括调节电容和/或调节电阻。第二移位寄存器单元102的输出端通过第三连接走线、第一扫描信号线S1与N2行像素电路中部分行像素电路电连接，通过第三连接走线、第二扫描信号线S2与N2行像素电路中另一部分行像素电路电连接。调节电阻可以串联于第三连接走线上，调节电容的第一极板可以与第三连接走线电连接，调节电容的第二极板可以与恒定电位端电连接。恒定电位端可以包括接地端。

在一些实施例中，可选地，负载调节单元可以仅包括调节电容或仅包括调节电阻，相应地，第三连接走线上也可以仅电连接调节电容或仅串联调节电阻，调节电容和调节电阻均可单独用于第二移位寄存器单元102的输出负载补偿。

由于负载调节单元的负载需要小于负载补偿单元103的负载，所以负载调节单元的阻抗和/或容抗需要小于负载补偿单元103的阻抗和/或容抗，即调节电阻的阻抗需要小于补偿电阻R的阻抗，调节电容的容抗需要小于补偿电容C的容抗。

基于上述实施例提供的扫描驱动电路10，相应地，本申请实施例还提供了一种阵列基板，阵列基板包括如上述实施例提供的扫描驱动电路10。

基于上述实施例提供的阵列基板，相应地，本申请实施例还提供了一种显示面板，显示面板包括如上述实施例提供的阵列基板。

应当理解的是，本申请实施例附图提供的电路的具体结构仅仅是一些示例，并不用于限定本申请。另外，在不矛盾的情况下，本申请提供的上述各实施例可以相互结合。

需要明确的是，本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同或相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。依照本申请如上文所述的实施例，这些实施例并没有详尽叙述所有的细节，也不限制该申请仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本申请的原理和实际应用，从而使所属技术领域技术人员能很好地利用本申请以及在本申请基础上的修改使用。本申请仅受权利要求书及其全部范围和等效物的限制。

本领域技术人员应能理解，上述实施例均是示例性而非限制性的。在不同实施例中出现的不同技术特征可以进行组合，以取得有益效果。本领域技术人员在研究附图、说明书及权利要求书的基础上，应能理解并实现所揭示的实施例的其他变化的实施例。在权利要求书中，术语“包括”并不排除其他结构；数量涉及“一个”但不排除多个；术语“第一”、“第二”用于标示名称而非用于表示任何特定的顺序。权利要求中的任何附图标记均不应被理解为对保护范围的限制。某些技术特征出现在不同的从属权利要求中并不意味着不能将这些技术特征进行组合以取得有益效果。

Claims (10)

1.一种扫描驱动电路，其特征在于，所述扫描驱动电路包括多个级联的移位寄存器单元，所述移位寄存器单元包括第一移位寄存器单元和第二移位寄存器单元，所述第一移位寄存器单元的输出端用于向负载补偿单元和N1行像素电路传输信号，所述第二移位寄存器单元的输出端与N2行像素电路电连接，N1＜N2且N1和N2均为正整数。

2.根据权利要求1所述的扫描驱动电路，其特征在于，每行像素电路与一第一扫描信号线以及一第二扫描信号线对应；

所述第一移位寄存器单元的输出端通过所述第一扫描信号线与对应行像素电路电连接，或者，所述第一移位寄存器单元的输出端通过所述第二扫描信号线与对应行像素电路电连接；

所述第二移位寄存器单元的输出端通过所述第一扫描信号线与所述N2行像素电路中部分行像素电路电连接，以及所述第二移位寄存器单元的输出端通过所述第二扫描信号线与所述N2行像素电路中另一部分行像素电路电连接；

优选地，所述第二移位寄存器单元的输出端通过所述第一扫描信号线与所述N2行像素电路中的N2/2行像素电路电连接，以及所述第二移位寄存器单元的输出端通过所述第二扫描信号线与所述N2行像素电路中其余的N2/2行像素电路电连接；

优选地，N2等于两倍的N1；

优选地，所述像素电路包括：

驱动模块，所述驱动模块的控制端与第一节点电连接，所述驱动模块的第一端与第二节点电连接，所述驱动模块的第二端与第三节点电连接；

第一复位模块，所述第一复位模块的控制端与所述第一扫描信号线电连接，所述第一复位模块的第一端与第一参考电压信号线电连接，所述第一复位模块的第二端与所述第一节点电连接，所述第一复位模块用于在所述第一扫描信号线的控制下，将所述第一参考电压信号线的第一参考电压信号传输至所述第一节点，以对所述第一节点进行复位；

阈值补偿模块，所述阈值补偿模块的控制端与所述第二扫描信号线电连接，所述阈值补偿模块的第一端与所述第一节点电连接，所述阈值补偿模块的第二端与所述第三节点电连接；

所述第一移位寄存器单元的输出端通过所述第一扫描信号线与对应行像素电路的所述第一复位模块电连接，或者，所述第一移位寄存器单元的输出端通过所述第二扫描信号线与对应行像素电路的所述阈值补偿模块电连接；

所述第二移位寄存器单元的输出端通过所述第一扫描信号线与所述N2行像素电路中部分行像素电路的所述第一复位模块电连接，以及所述第二移位寄存器单元的输出端通过所述第二扫描信号线与所述N2行像素电路中另一部分行像素电路的所述阈值补偿模块电连接；

优选地，所述第一复位模块和所述阈值补偿模块均为氧化物薄膜晶体管；

优选地，所述第一复位模块和所述阈值补偿模块均为N型晶体管；

优选地，对于同一行像素电路，在一个显示帧内，所述第一扫描信号线的有效电平区间与所述第二扫描信号线的有效电平区间间隔设置；

优选地，在一个显示帧内，所述第一移位寄存器单元的输出端向N1行像素电路传输信号，所述第二移位寄存器单元的输出端向N2行像素电路传输信号；

优选地，所述第一移位寄存器单元的数量为多个，至少两个所述第一移位寄存单元共用一个所述负载补偿单元；或者，多个所述第一移位寄存器单元的输出端一一对应地向多个所述负载补偿单元传输信号。

3.根据权利要求2所述的扫描驱动电路，其特征在于，多个所述第一移位寄存器单元包括x1个级联的第一子移位寄存器单元和/或x2个级联的第二子移位寄存器单元，x1和x2均为正整数；

最后一级所述第一子移位寄存器单元的输出端与第一级所述第二移位寄存器单元的输入端电连接，最后一级所述第二移位寄存器单元的输出端与第一级所述第二子移位寄存器单元的输入端电连接；

所述第一子移位寄存器单元的输出端通过所述第一扫描信号线与对应行像素电路的所述第一复位模块电连接，所述第二子移位寄存器单元的输出端通过所述第二扫描信号线与对应行像素电路的所述阈值补偿模块电连接；

优选地，第j级所述第一子移位寄存器单元的输出端通过所述第一扫描信号线与第2j-1行像素电路的所述第一复位模块和第2j行像素电路的所述第一复位模块电连接，j为正整数；

和/或，第i级所述第二移位寄存器单元的输出端通过所述第二扫描信号线与第2i-1行像素电路的所述阈值补偿模块和第2i行像素电路的所述阈值补偿模块电连接，第i级所述第二移位寄存器单元的输出端通过所述第一扫描信号线与第2i+9行像素电路的所述第一复位模块和第2i+10行像素电路的所述第一复位模块电连接，i为正整数；

和/或，倒数第j级所述第二子移位寄存器单元的输出端通过所述第二扫描信号线与倒数第2j-1行像素电路的所述阈值补偿模块和倒数第2j行像素电路的所述阈值补偿模块电连接。

4.根据权利要求1或3所述的扫描驱动电路，其特征在于，所述负载补偿单元包括补偿电容和/或补偿电阻；

优选地，所述补偿电阻串联于所述第一子移位寄存器单元的输出端与对应行像素电路之间；所述补偿电容的第一极板与所述第一子移位寄存器单元的输出端电连接，所述补偿电容的第二极板与恒定电位端电连接；

优选地，所述补偿电阻串联于所述第二子移位寄存器单元的输出端与对应行像素电路之间；所述补偿电容的第一极板与所述第二子移位寄存器单元的输出端电连接，所述补偿电容的第二极板与恒定电位端电连接；

优选地，所述恒定电位端包括接地端。

5.根据权利要求4所述的扫描驱动电路，其特征在于，所述扫描驱动电路应用于显示面板，所述显示面板包括异层设置的衬底、多晶硅半导体层、第一导电层、第二导电层、第三导电层、第四导电层，以及第五导电层；

所述补偿电阻位于所述第一导电层至所述第五导电层中的任意一层或所述多晶硅半导体层；和/或，所述补偿电容的第一极板和第二极板分别位于所述第一导电层至所述第五导电层中不同的两层；

优选地，所述补偿电阻位于所述第一导电层、所述第二导电层或所述第五导电层；

优选地，所述补偿电容的第一极板位于所述第一导电层，所述补偿电容的第二极板位于所述第四导电层；或，所述补偿电容的第一极板和第二极板中的一个位于所述第五导电层；

优选地，所述多晶硅半导体层、所述第一导电层、所述第二导电层，以及所述第五导电层的阻抗大于所述第三导电层和所述第四导电层的阻抗；

优选地，所述第一导电层、所述第二导电层以及所述第五导电层的材料为钼。

6.根据权利要求4所述的扫描驱动电路，其特征在于，第j级所述第一子移位寄存器单元的输出端电连接的像素电路的数量小于第j+1级所述第一子移位寄存器单元的输出端电连接的像素电路的数量；

第j级所述第一子移位寄存器单元的输出端电连接的所述负载补偿单元的阻抗和/或容抗大于第j+1级所述第一子移位寄存器单元的输出端电连接的所述负载补偿单元的阻抗和/或容抗；

优选地，第j级所述第一子移位寄存器单元的输出端电连接的所述补偿电阻的走线长度大于第j+1级所述第一子移位寄存器单元的输出端电连接的所述补偿电阻的走线长度；

优选地，第j级所述第一子移位寄存器单元的输出端电连接的所述补偿电容的两个极板的交叠面积大于第j+1级所述第一子移位寄存器单元的输出端电连接的所述补偿电容的两个极板的交叠面积。

7.根据权利要求4所述的扫描驱动电路，其特征在于，第j级所述第一子移位寄存器单元的输出端电连接的像素电路的数量等于第j+1级所述第一子移位寄存器单元的输出端电连接的像素电路的数量；

第j级所述第一子移位寄存器单元的输出端电连接的所述负载补偿单元的阻抗和/或容抗等于第j+1级所述第一子移位寄存器单元的输出端电连接的所述负载补偿单元的阻抗和/或容抗；

优选地，第j级所述第一子移位寄存器单元的输出端电连接的所述补偿电阻的走线长度等于第j+1级所述第一子移位寄存器单元的输出端电连接的所述补偿电阻的走线长度；

优选地，第j级所述第一子移位寄存器单元的输出端电连接的所述补偿电容的两个极板的交叠面积等于第j+1级所述第一子移位寄存器单元的输出端电连接的所述补偿电容的两个极板的交叠面积。

8.根据权利要求1所述的扫描驱动电路，其特征在于，所述第二移位寄存器单元的输出端与负载调节单元电连接；所述负载调节单元的负载小于所述负载补偿单元的负载；

优选地，所述负载调节单元包括调节电容和/或调节电阻。

9.一种阵列基板，其特征在于，包括如权利要求1至8中任一项所述的扫描驱动电路。

10.一种显示面板，其特征在于，包括如权利要求9所述的阵列基板。