CN117135899A - 半导体器件 - Google Patents

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Abstract

公开了半导体器件。所述半导体器件包括：基底；下部有源图案，与基底间隔开并且在第一方向上延伸；上部有源图案，在下部有源图案上，上部有源图案与下部有源图案间隔开并且在第一方向上延伸；栅极结构，在基底上，栅极结构在与第一方向相交的第二方向上延伸；以及切割图案，在基底上，切割图案在第一方向上延伸以切割栅极结构。栅极结构包括：下部栅电极，下部有源图案穿透下部栅电极；上部栅电极，连接到下部栅电极，并且上部有源图案穿透上部栅电极；以及绝缘图案，在切割图案的一侧上，绝缘图案沿着第二方向与上部栅电极一起布置。

Description

半导体器件
本申请基于并要求于2022年5月27日在韩国知识产权局提交的第10-2022-0065510号韩国专利申请的优先权，所述韩国专利申请的内容通过引用全部包含于此。
技术领域
本公开涉及一种半导体器件和制造半导体器件的方法，更具体地，涉及一种包括多桥沟道的半导体器件和制造半导体器件的方法。
背景技术
作为用于增加集成电路器件的密度的缩放技术之一，多栅极晶体管已经被提出，在多栅极晶体管中，具有鳍状或纳米线形状的硅主体形成在基底上，并且栅极形成在硅主体的表面上。
由于这样的多栅极晶体管利用三维沟道，所以缩放被容易地执行。此外，即使不增加多栅极晶体管的栅极长度，也可改善电流控制能力。此外，可有效地抑制漏极电压影响沟道区的电位的短沟道效应(SCE)。
发明内容
一个方面是提供一种具有改进的设计灵活性和集成度的半导体器件。
另一方面是提供一种制造具有改进的设计灵活性和集成度的半导体器件的方法。
根据一个或多个实施例的一个方面，提供一种半导体器件，所述半导体器件包括：基底；下部有源图案，与基底间隔开并且在第一方向上延伸；上部有源图案，在下部有源图案上，上部有源图案与下部有源图案间隔开并且在第一方向上延伸；栅极结构，在基底上，栅极结构在与第一方向相交的第二方向上延伸；以及切割图案，在基底上，切割图案在第一方向上延伸以切割栅极结构。栅极结构包括：下部栅电极，下部有源图案穿透下部栅电极；上部栅电极，连接到下部栅电极，并且上部有源图案穿透上部栅电极；以及绝缘图案，在切割图案的一侧上，绝缘图案沿着第二方向与上部栅电极一起布置。
根据一个或多个实施例的另一方面，提供一种半导体器件，所述半导体器件包括：基底；切割图案，在基底上，切割图案在第一方向上延伸；第一下部栅电极，从切割图案的第一侧在与第一方向相交的第二方向延伸；第二下部栅电极，从切割图案的与第一侧背对的第二侧在第二方向延伸，第二下部栅电极沿着第二方向与第一下部栅电极一起布置；第一上部栅电极，在第一下部栅电极上，第一上部栅电极在第二方向上延伸并连接到第一下部栅电极；绝缘图案，在第二下部栅电极上，绝缘图案沿着第二方向与第一上部栅电极一起布置；第一下部有源图案，在第一方向上延伸并穿透第一下部栅电极；第二下部有源图案，在第一方向上延伸并穿透第二下部栅电极；第一上部有源图案，在第一方向上延伸并穿透第一上部栅电极；叠置接触件，连接到第一上部栅电极；以及栅极接触件，连接到第二下部栅电极。绝缘图案使叠置接触件和栅极接触件电绝缘。
根据一个或多个实施例的另一方面，提供一种半导体器件，所述半导体器件包括：基底；切割图案，在基底上，切割图案在第一方向上延伸；第一下部栅电极，从切割图案的第一侧在与第一方向相交的第二方向上延伸；第二下部栅电极，从切割图案的第二侧在第二方向上延伸，切割图案的第二侧与切割图案的第一侧背对，第二下部栅电极沿着第二方向与第一下部栅电极一起布置；第一上部栅电极，在第一下部栅电极上，第一上部栅电极在第二方向上延伸并连接到第一下部栅电极；绝缘图案，在第二下部栅电极上，绝缘图案沿着第二方向与第一上部栅电极一起布置；第三下部栅电极，在第一方向上与第二下部栅电极间隔开并在第二方向上延伸；第三上部栅电极，在第三下部栅电极上，第三上部栅电极在第二方向上延伸并连接到第三下部栅电极；第一下部有源图案，在第一方向上延伸并穿透第一下部栅电极；第一上部有源图案，在第一方向上延伸并穿透第一上部栅电极；第二下部有源图案，在第一方向上延伸并穿透第三下部栅电极；第二上部有源图案，在第一方向上延伸并穿透第三上部栅电极；共享源极/漏极接触，连接第二下部有源图案的下部源极/漏极区和第二上部有源图案的上部源极/漏极区；以及叠置接触件，连接第一上部栅电极和共享源极/漏极接触件。
附图说明
通过参照附图详细描述本发明构思的示例性实施例，本发明构思的以上和其他方面和特征将变得更加清楚，其中：
图1是用于说明根据一些实施例的半导体器件的示例性电路图。
图2是用于说明根据一些实施例的半导体器件的示例性布局图。
图3是沿图2的线A-A截取的示意性剖视图。
图4是沿图2的线B-B截取的示意性剖视图。
图5是沿图2的线C-C截取的示意性剖视图。
图6是用于说明根据一些实施例的半导体器件的示例性剖视图。
图7是用于说明根据一些实施例的半导体器件的示例性布局图。
图8是沿图7的线A-A截取的示意性剖视图。
图9是用于说明根据一些实施例的半导体器件的示例性布局图。
图10是沿图9的线A-A截取的示意性剖视图。
图11是用于说明根据一些实施例的半导体器件的示例性电路图。
图12是用于说明根据一些实施例的半导体器件的示例性布局图。
图13是沿图12的线D-D截取的示意性剖视图。
图14是用于说明根据一些实施例的半导体器件的示例性布局图。
图15是沿图14的线D-D截取的示意性剖视图。
图16是用于说明根据一些实施例的半导体器件的示例性布局图。
图17是沿图16的线D-D截取的示意性剖视图。
图18是用于说明根据一些实施例的半导体器件的示例性布局图。
图19是沿图18的线D-D截取的示意性剖视图。
图20是用于说明根据一些实施例的半导体器件的示例性布局图。
图21是沿图20的线D-D截取的示意性剖视图。
图22是用于说明根据一些实施例的半导体器件的示例性布局图。
图23是沿图22的线D-D截取的示意性剖视图。
图24至图30是用于说明根据一些实施例的制造半导体存储器器件的方法的中间步骤图。
图31至图34是用于说明根据一些实施例的制造半导体存储器器件的方法的中间步骤图。
图35至图37是用于说明根据一些实施例的制造半导体存储器器件的方法的中间步骤图。
具体实施方式
在本说明书中，尽管使用诸如“第一”和“第二”的术语来描述各种元件或组件，但是不言而喻，这些元件或组件不受这些术语的限制。这些术语仅用于将单个元件或组件与其他元件或组件区分开。因此，不言而喻，下面提到的“第一”元件或“第一”组件可以是本说明书的范围内的“第二”元件或“第二”组件。
下面将参照图1至图23描述根据示例性实施例的半导体器件。尽管下面的实施例主要将静态随机存取存储器(SRAM)元件描述为半导体器件，但这仅是示例性的。本公开所属技术领域的普通技术人员将理解，本公开的技术理念不仅可应用于SRAM元件，而且还可应用于其他各种半导体器件(诸如，逻辑元件)。
图1是用于说明根据一些实施例的半导体器件的示例性电路图。图2是用于说明根据一些实施例的半导体器件的示例性布局图。图3是沿图2的线A-A截取的示意性剖视图。图4是沿图2的线B-B截取的示意性剖视图。图5是沿图2的线C-C截取的示意性剖视图。
参照图1，根据一些实施例的半导体器件包括并联连接在电源节点VDD与接地节点VSS之间的一对反相器INV1和INV2、以及连接到反相器INV1和INV2中的每个的输出节点的第一传输晶体管PS1和第二传输晶体管PS2。
第一传输晶体管PS1可连接到互补位线/BL，第二传输晶体管PS2可连接到位线BL。第一传输晶体管PS1的栅极和第二传输晶体管PS2的栅极可连接到字线WL。
为了构造单个锁存电路，第一反相器INV1的输入节点连接到第二反相器INV2的输出节点，并且第二反相器INV2的输入节点连接到第一反相器INV1的输出节点。
第一反相器INV1包括串联连接的第一上拉晶体管PU1和第一下拉晶体管PD1，第二反相器INV2包括串联连接的第二上拉晶体管PU2和第二下拉晶体管PD2。第一上拉晶体管PU1和第二上拉晶体管PU2可以是P型场效应晶体管(PFET)，第一下拉晶体管PD1和第二下拉晶体管PD2可以是N型场效应晶体管(NFET)。
参照图2至图5，根据一些实施例的半导体器件包括基底100、场绝缘膜102、第一有源图案110A和110B、第二有源图案210A和210B、第一栅极结构G1、第二栅极结构G2、下部源极/漏极区160A、上部源极/漏极区160B、第一切割图案至第三切割图案GC1、GC2和GC3、第一层间绝缘膜至第四层间绝缘膜320、330、340和350、第一下部源极/漏极接触件至第四下部源极/漏极接触件181A、183A、184A和186A、第一上部源极/漏极接触件183B和第二上部源极/漏极接触件186B、第一共享源极/漏极接触件182和第二共享源极/漏极接触件185、第一叠置接触件190A、第二叠置接触件190B、第一栅极接触件192和第二栅极接触件194。
基底100可以是体硅或绝缘体上硅(SOI)。在一些实施例中，基底100可以是硅基底，或者可包括其他材料(例如，硅锗、SGOI(绝缘体上硅锗)、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓)。在一些实施例中，基底100可以是形成在基体基底(basesubstrate)上的外延层。为了便于说明和简明，下面将基底100描述为硅基底。
第一有源图案110A和110B以及第二有源图案210A和210B可在第一方向Y上并排延伸。也就是说，第一有源图案110A和110B以及第二有源图案210A和210B可在第一方向Y上延伸很长，并且可沿着与第一方向Y相交的第二方向X布置。
第一有源图案110A和110B可包括第一下部有源图案110A和第一上部有源图案110B，第一下部有源图案110A和第一上部有源图案110B顺序地堆叠在基底100上并且彼此间隔开。第一下部有源图案110A可与基底100间隔开，并且第一上部有源图案110B可与第一下部有源图案110A间隔开。例如，基底100、第一下部有源图案110A和第一上部有源图案110B可沿着与第一方向Y和第二方向X相交的第三方向Z顺序地布置。
在一些实施例中，第一下部有源图案110A可包括顺序堆叠在基底100上且彼此间隔开的多个片状图案(sheet pattern)(例如，第一片状图案112和第二片状图案113)。在一些实施例中，第一上部有源图案110B可包括顺序堆叠在第一下部有源图案110A上并且彼此间隔开的多个片状图案(例如，第三片状图案114和第四片状图案115)。
在一些实施例中，第一鳍状图案111可形成在基底100与第一下部有源图案110A之间。在一些示例中，第一鳍状图案111也可被认为是第一下部有源图案110A的一部分。第一鳍状图案111从基底100的上侧突出并且在第一方向Y上延伸。第一鳍状图案111可通过蚀刻基底100的一部分来形成，或者可以是从基底100生长的外延层。
第二有源图案210A和210B可包括第二下部有源图案210A和第二上部有源图案210B，第二下部有源图案210A和第二上部有源图案210B顺序地堆叠在基底100上并且彼此间隔开。第二下部有源图案210A可与基底100间隔开，并且第二上部有源图案210B可与第二下部有源图案210A间隔开。例如，基底100、第二下部有源图案210A和第二上部有源图案210B可沿着第三方向Z顺序地布置。
在一些实施例中，第二下部有源图案210A可包括顺序地堆叠在基底100上并且彼此间隔开的多个片状图案(例如，第五片状图案212和第六片状图案213)。在一些实施例中，第二上部有源图案210B可包括顺序地堆叠在第二下部有源图案210A上并且彼此间隔开的多个片状图案(例如，第七片状图案214和第八片状图案215)。
在一些实施例中，第二鳍状图案211可形成在基底100与第二下部有源图案210A之间。在一些示例中，第二鳍状图案211也可被认为是第二下部有源图案210A的一部分。第二鳍状图案211可从基底100的上侧突出并且在第一方向Y上延伸。第二鳍状图案211可通过蚀刻基底100的一部分来形成，或者可以是从基底100生长的外延层。
第一有源图案110A和110B以及第二有源图案210A和210B可各自包括作为元素半导体材料的硅(Si)或锗(Ge)。在一些实施例中，第一有源图案110A和110B以及第二有源图案210A和210B可各自包括化合物半导体(例如，IV-IV族化合物半导体或III-V族化合物半导体)。IV-IV族化合物半导体可包括例如二元化合物或三元化合物(包括碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两种或更多种)，或者包括通过用IV族元素掺杂这些元素而获得的化合物。III-V族化合物半导体可以是例如通过将作为III族元素的铝(Al)、镓(Ga)和铟(In)中的至少一种与作为V族元素的磷(P)、砷(As)和锑(Sb)中的一种组合而形成的二元化合物、三元化合物和四元化合物中的一种。
在一些实施例中，分隔图案311和312可分别形成在第一下部有源图案110A与第一上部有源图案110B之间和第二下部有源图案210A与第二上部有源图案210B之间。例如，分隔图案311可形成在第一下部有源图案110A与第一上部有源图案110B之间。分隔图案311和312可分别与第一下部有源图案110A和第二下部有源图案210A间隔开，并且第一上部有源图案110B和第二上部有源图案210B可分别与分隔图案311和312间隔开。例如，第一下部有源图案110A、分隔图案311和第一上部有源图案110B可沿着第三方向Z顺序地布置，并且第二下部有源图案210A、分隔图案312和第二上部有源图案210B可沿着第三方向Z顺序地布置。
分隔图案311和312可包括绝缘材料(例如但不限于氧化硅、氮化硅、氮氧化硅、碳氧化硅、硼氮化硅、硼碳氮化硅、氧碳氮化硅和它们的组合中的至少一种)。在一些其他实施例中，可省略分隔图案311和312。
场绝缘膜102可形成在基底100上。在一些实施例中，场绝缘膜102可覆盖第一鳍状图案111的侧表面的至少一部分和第二鳍状图案211的侧表面的至少一部分。场绝缘膜102可包括例如但不限于氧化硅膜、氮化硅膜、氧氮化硅膜和它们的组合中的至少一种。
可在基底100和场绝缘膜102上形成第一栅极结构G1和第二栅极结构G2。第一栅极结构G1和第二栅极结构G2可在第二方向X上并排延伸。也就是说，第一栅极结构G1和第二栅极结构G2各自在第二方向X上延伸，并且可沿着第一方向Y布置。第一栅极结构G1和第二栅极结构G2可分别与第一有源图案110A和110B以及第二有源图案210A和210B交叉。
第一栅极结构G1和第二栅极结构G2可分别围绕第一有源图案110A和110B的外围以及第二有源图案210A和210B的外围。也就是说，第一有源图案110A和110B以及第二有源图案210A和210B可各自在第一方向Y上延伸并且穿透第一栅极结构G1和第二栅极结构G2。
第一栅极结构G1和第二栅极结构G2可各自包括下部栅极区R1和上部栅极区R2。
下部栅极区R1可在基底100和场绝缘膜102上沿第二方向X延伸。第一下部有源图案110A和第二下部有源图案210A可在第一方向Y上延伸并且穿透下部栅极区R1。
上部栅极区R2可在下部栅极区R1上沿第二方向X延伸。第一上部有源图案110B和第二上部有源图案210B可在第一方向Y上延伸并且穿透上部栅极区R2。此外，上部栅极区R2可连接到下部栅极区R1。例如，上部栅极区R2可直接堆叠在下部栅极区R1上方。
在一些实施例中，分隔图案311和312可介于下部栅极区R1与上部栅极区R2之间。例如，下部栅极区R1与上部栅极区R2之间的边界可与分隔图案311和312的侧表面相邻。
第一栅极结构G1和第二栅极结构G2可各自包括栅极介电膜120、栅电极131A至134A和131B至134B、以及栅极间隔件140。
栅电极131A至134A和131B至134B可各自包括导电材料(例如但不限于TiN、WN、TaN、Ru、TiC、TaC、Ti、Ag、Al、TiAl、TiAlN、TiAlC、TaCN、TaSiN、Mn、Zr、W、Al和它们的组合中的至少一种)。栅电极131A至134A和131B至134B可各自通过替换工艺形成，但不限于此。
虽然栅电极131A至134A和131B至134B各自被示出为单个膜，但是这仅是示例，并且在一些实施例中，栅电极131A至134A和131B至134B中的每个可通过堆叠多个导电膜来形成。例如，栅电极131A至134A和131B至134B可各自包括调节功函数(work function)的功函数调节膜以及填充由功函数调节膜形成的空间的填充导电膜。功函数调节膜可包括例如TiN、TaN、TiC、TaC、TiAlC和它们的组合中的至少一种。填充导电膜可包括例如W或Al。
在一些实施例中，下部栅极区R1和上部栅极区R2可包括彼此不同的导电材料。例如，下部栅极区R1和上部栅极区R2可包括导电类型彼此不同的功函数调节膜。作为示例，下部栅极区R1可包括p型功函数调节膜，上部栅极区R2可包括n型功函数调节膜。在一些其他实施例中，下部栅极区R1和上部栅极区R2可包括彼此相同的导电材料。
栅极介电膜120可介于有源图案110A、110B、210A和210B与栅电极131A至134A和131B至134B之间。栅极介电膜120可包括介电材料(例如，氧化硅、氮氧化硅、氮化硅和具有比氧化硅高的介电常数的高介电常数材料中的至少一种)。高介电常数材料可包括例如但不限于氧化铪、氧化铪硅、氧化铪铝、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌和它们的组合中的至少一种。
栅极间隔件140可形成在基底100和场绝缘膜102上。栅极间隔件140可覆盖栅电极131A至134A和131B至134B的侧表面。例如，栅极间隔件140可沿着栅电极131A至134A和131B至134B的侧表面在第二方向X上延伸。在一些实施例中，有源图案110A、110B、210A和210B可在第一方向Y上延伸并穿透栅极间隔件140。
栅极间隔件140可包括绝缘材料(例如但不限于氧化硅、氮化硅、氮氧化硅、碳氧化硅、硼氮化硅、碳氮化硼硅、氧碳氮化硅和它们的组合中的至少一种)。
在一些实施例中，栅极介电膜120可包括顺序堆叠在有源图案110A、110B、210A和210B上的第一子介电膜122和第二子介电膜124。
第一子介电膜122可围绕第一片状图案112至第四片状图案115和第五片状图案212至第八片状图案215的外围。例如，第一子介电膜122可沿着第一片状图案112至第四片状图案115和第五片状图案212至第八片状图案215的外围共形地延伸。第一子介电膜122可沿着从场绝缘膜102暴露的第一鳍状图案111和第二鳍状图案211延伸。第一子介电膜122的一部分可介于有源图案110A、110B、210A和210B与栅极间隔件140之间。
在一些实施例中，第一子介电膜122可以是通过氧化有源图案110A、110B、210A和210B的表面而形成的氧化物膜。作为示例，当有源图案110A、110B、210A和210B包括硅(Si)时，第一子介电膜122可包括氧化硅。
第二子介电膜124可围绕第一子介电膜122的外围。第二子介电膜124的一部分可介于栅电极131A至134A和131B至134B与栅极间隔件140之间。例如，第二子介电膜124可沿着第一子介电膜122的外围和栅极间隔件140的内表面的轮廓共形地延伸。此外，第二子介电膜124还可沿着场绝缘膜102的上表面延伸。
在一些实施例中，第二子介电膜124可包括具有比氧化硅高的介电常数的高介电常数材料。
下部源极/漏极区160A可形成在下部栅极区R1的至少一侧上。第一下部有源图案110A和第二下部有源图案210A可穿透下部栅极区R1(例如，栅电极131A至134A)和栅极间隔件140，并且可连接到下部源极/漏极区160A。下部源极/漏极区160A可通过栅极间隔件140与下部栅极区R1电绝缘(参见例如图6)。
在一些实施例中，下部源极/漏极区160A可包括外延层。例如，下部源极/漏极区160A可以是通过外延生长方法从第一下部有源图案110A和第二下部有源图案210A生长的外延层。
上部源极/漏极区160B可形成在上部栅极区R2的至少一侧上。第一上部有源图案110B和第二上部有源图案210B可穿透上部栅极区R2(例如，栅电极131B至134B)和栅极间隔件140，并且可连接到上部源极/漏极区160B。此外，上部源极/漏极区160B可通过栅极间隔件140与上部栅极区R2电绝缘(参见例如图6)。
在一些实施例中，上部源极/漏极区160B可包括外延层。例如，上部源极/漏极区160B可以是通过外延生长方法从第一上部有源图案110B和第二上部有源图案210B生长的外延层。
下部源极/漏极区160A可具有第一导电类型，并且上部源极/漏极区160B可具有不同于下部源极/漏极区160A的第二导电类型。作为示例，第一导电类型可以是p型，并且第二导电类型可以是n型。在这种情况下，第一下部有源图案110A和第二下部有源图案210A可用作NFET的沟道区，并且第一上部有源图案110B和第二上部有源图案210B可用作PFET的沟道区。然而，这仅是示例性的，并且不言而喻，第一导电类型可以是p型，第二导电类型可以是n型。
可在基底100和场绝缘膜102上形成第一切割图案GC1、第二切割图案GC2和第三切割图案GC3。第一切割图案至第三切割图案GC1、GC2和GC3可在第一方向Y上并排延伸。也就是说，第一切割图案至第三切割图案GC1、GC2和GC3可分别沿第一方向Y延伸并且沿第二方向X布置。
第一切割图案至第三切割图案GC1、GC2和GC3可在第一方向Y上延伸，以切割第一栅极结构G1和/或第二栅极结构G2。例如，可形成介于第一有源图案110A和110B与第二有源图案210A和210B之间的第一切割图案GC1。可形成与第一切割图案GC1间隔开的第二切割图案GC2，其中，第一有源图案110A和110B介于第二切割图案GC2与第一切割图案GC1之间。可形成与第一切割图案GC1间隔开的第三切割图案GC3，其中，第二有源图案210A和210B介于第三切割图案GC3与第一切割图案GC1之间。第一切割图案GC1至第三切割图案GC3可各自在第一方向Y上延伸，以切割第一栅极结构G1和第二栅极结构G2。
作为示例，第一栅极结构G1的下部栅极区R1可包括第一下部栅电极131A和第二下部栅电极132A，第一下部栅电极131A和第二下部栅电极132A通过第一切割图案GC1彼此间隔开。作为示例，第一栅极结构G1的上部栅极区R2可包括通过第一切割图案GC1和第二切割图案GC2分离的第一上部栅电极131B。作为示例，第二栅极结构G2的下部栅极区R1可包括通过第一切割图案GC1分离的第三下部栅电极133A和第四下部栅电极134A。作为示例，第二栅极结构G2的上部栅极区R2可包括通过第一切割图案GC1和第三切割图案GC3分离的第四上部栅电极134B。
第一切割图案至第三切割图案GC1、GC2和GC3中的每个可包括绝缘材料(例如但不限于氧化硅、氮化硅、氮氧化硅、碳氧化硅、硼氮化硅、碳氮化硼硅、氧碳氮化硅和它们的组合中的至少一种)。
尽管栅极介电膜120仅被示出为被第一切割图案至第三切割图案GC1、GC2和GC3切割，但这仅是示例。作为另一示例，栅极介电膜120可进一步沿着第一切割图案至第三切割图案GC1、GC2和GC3的侧表面延伸。
第一栅极结构G1可包括第一绝缘图案151，并且第二栅极结构G2可包括第二绝缘图案152。第一绝缘图案151和第二绝缘图案152可各自位于下部栅极区R1上。第一绝缘图案151和第二绝缘图案152可各自通过替换上部栅极区R2的至少一部分来形成。作为示例，第一绝缘图案151可位于第二下部栅电极132A上。这样的第一绝缘图案151可沿着第二方向X与第一上部栅电极131B一起布置。作为示例，第二绝缘图案152可位于第三下部栅电极133A上。第二绝缘图案152可沿着第二方向X与第四上部栅电极134B一起布置。
在一些实施例中，第一绝缘图案151的上表面可与第一上部栅电极131B的上表面共面。在一些实施例中，第一绝缘图案151的下表面可与第一上部栅电极131B的下表面共面。
在一些实施例中，第一切割图案GC1可将第一上部栅电极131B和第一绝缘图案151分离。例如，第一上部栅电极131B可位于第一切割图案GC1的一侧上，并且第一绝缘图案151可位于第一切割图案GC1的另一侧上。在一些实施例中，第一绝缘图案151可介于第一切割图案GC1与第三切割图案GC3之间。例如，第一绝缘图案151可在第一切割图案GC1与第三切割图案GC3之间在第二方向X上延伸很长。
在一些实施例中，第一切割图案GC1可将第四上部栅电极134B和第二绝缘图案152分离。例如，第四上部栅电极134B可位于第一切割图案GC1的另一侧上，并且第一绝缘图案151可位于第一切割图案GC1的一侧上。在一些实施例中，第二绝缘图案152可介于第一切割图案GC1与第二切割图案GC2之间。例如，第二绝缘图案152可在第一切割图案GC1与第二切割图案GC2之间在第二方向X上延伸很长。
第一绝缘图案151和第二绝缘图案152可各自包括绝缘材料(例如但不限于氧化硅、氮化硅、氮氧化硅、碳氧化硅、硼氮化硅、碳氮化硼硅、氧碳氮化硅和它们的组合中的至少一种)。
第一层间绝缘膜至第四层间绝缘膜320、330、340和350可顺序地堆叠在基底100和场绝缘膜102上。例如，第一层间绝缘膜320可覆盖下部源极/漏极区160A的侧表面。第二层间绝缘膜330的一部分可介于下部源极/漏极区160A与上部源极/漏极区160B之间。第三层间绝缘膜340可覆盖上部源极/漏极区160B的侧表面。第四层间绝缘膜350可覆盖第一栅极结构G1、第二栅极结构G2和第三层间绝缘膜340。层间绝缘膜320、330、340和350之间的边界仅是示例，并且不限于此。
第一下部源极/漏极接触件至第四下部源极/漏极接触件181A、183A、184A和186A可连接到下部源极/漏极区160A。例如，连接到第一下部有源图案110A的下部源极/漏极区160A的第一下部源极/漏极接触件181A可形成在第二栅极结构G2的一侧上。作为示例，连接到第一下部有源图案110A的下部源极/漏极区160A的第二下部源极/漏极接触件183A可形成在第一栅极结构G1的一侧上。例如，连接到第二下部有源图案210A的下部源极/漏极区160A的第三下部源极/漏极接触件184A可形成在第一栅极结构G1的一侧上。作为示例，连接到第二下部有源图案210A的下部源极/漏极区160A的第四下部源极/漏极接触件186A可形成在第二栅极结构G2的一侧上。
第一下部源极/漏极接触件至第四下部源极/漏极接触件181A、183A、184A和186A的形状和布置仅是示例，并且不限于所示的那些形状和布置。
第一上部源极/漏极接触件183B和第二上部源极/漏极接触件186B可连接到上部源极/漏极区160B。例如，连接到第一上部有源图案110B的上部源极/漏极区160B的第一上部源极/漏极接触件183B可形成在第一栅极结构G1的一侧上。作为示例，连接到第二上部有源图案210B的上部源极/漏极区160B的第二上部源极/漏极接触件186B可形成在第二栅极结构G2的一侧上。
第一上部源极/漏极接触件183B和第二上部源极/漏极接触件186B的形状、布置等仅是示例性的，并且不限于所示的那些形状、布置等。
第一共享源极/漏极接触件182和第二共享源极/漏极接触件185可连接到下部源极/漏极区160A和上部源极/漏极区160B。作为示例，连接到第一下部有源图案110A的下部源极/漏极区160A和第一上部有源图案110B的上部源极/漏极区160B的第一共享源极/漏极接触件182可形成在第一栅极结构G1与第二栅极结构G2之间。作为示例，连接到第二下部有源图案210A的下部源极/漏极区160A和第二上部有源图案210B的上部源极/漏极区160B的第二共享源极/漏极接触件185可形成在第一栅极结构G1与第二栅极结构G2之间。
第一共享源极/漏极接触件182和第二共享源极/漏极接触件185的形状、布置等仅是示例性的，并且不限于所示的那些形状、布置等。
第一叠置接触件190A可电连接第一上部栅电极131B和第二共享源极/漏极接触件185。例如，第一叠置接触件190A的一部分可与第一上部栅电极131B叠置，并且第一叠置接触件190A的另一部分可与第二共享源极/漏极接触件185叠置。
在一些实施例中，第一叠置接触件190A可包括在彼此不同的方向上延伸的第一延伸部P1和第二延伸部P2。第一叠置接触件190A的第一延伸部P1可在第二方向X上延伸，并且与第一上部栅电极131B、第一切割图案GC1和第一绝缘图案151叠置。第一叠置接触件190A的第二延伸部P2可在第一方向Y上从第一延伸部P1延伸并且与第二共享源极/漏极接触件185叠置。因此，第一叠置接触件190A可与第二下部栅电极132A电气地间隔开。也就是说，第一上部栅电极131B和第二下部栅电极132A可通过第一绝缘图案151电绝缘。
第二叠置接触件190B可电连接第四上部栅电极134B和第一共享源极/漏极接触件182。例如，第二叠置接触件190B的一部分可与第四上部栅电极134B叠置，并且第二叠置接触件190B的另一部分可与第一共享源极/漏极接触件182叠置。
在一些实施例中，第二叠置接触件190B可包括在彼此不同的方向上延伸的第一延伸部P1和第二延伸部P2。第二叠置接触件190B的第一延伸部P1可在第二方向X上延伸，并且与第四上部栅电极134B、第一切割图案GC1和第二绝缘图案152叠置。第二叠置接触件190B的第二延伸部P2可在第一方向Y上从第一延伸部P1延伸，并且与第一共享源极/漏极接触件182叠置。
第一栅极接触件192可连接到第二下部栅电极132A。在一些实施例中，第一栅极接触件192可穿透第一绝缘图案151并且可连接到第二下部栅电极132A。因此，第一栅极接触件192可与第一叠置接触件190A电气地间隔开。也就是说，第一栅极接触件192和第一叠置接触件190A可通过第一绝缘图案151电绝缘。
第二栅极接触件194可连接到第三下部栅电极133A。在一些实施例中，第二栅极接触件194可穿透第二绝缘图案152，并且可连接到第三下部栅电极133A。因此，第二栅极接触件194可与第二叠置接触件190B电气地间隔开。也就是说，第二栅极接触件194和第二叠置接触件190B可通过第二绝缘图案152电绝缘。
第三下部栅电极133A可被设置为第一传输晶体管PS1的栅电极。例如，第二栅极接触件194可被设置为字线(图1的WL)的节点。因此，第一传输晶体管PS1可连接到字线(图1的WL)。
与第三下部栅电极133A交叉的第一下部有源图案110A可被设置为第一传输晶体管PS1的沟道区。例如，可形成连接到第一下部源极/漏极接触件181A的第一结合接触件(landing contact)191A。第一接合接触件191A可被设置为互补位线(图1的/BL)的节点。因此，第一传输晶体管PS1可连接到互补位线(图1的/BL)。
在一些实施例中，在平面图中，第一接合接触件191A可介于第一有源图案110A和110B与第一切割图案GC1之间。
第一下部栅电极131A和第一上部栅电极131B可被设置为第一反相器(图1的INV1)的栅电极。与第一下部栅电极131A交叉的第一下部有源图案110A可被设置为第一上拉晶体管PU1的沟道区。例如，可形成连接到第二下部源极/漏极接触件183A的第二接合接触件193A。第二接合接触件193A可被设置为电源节点(图1的VDD)。与第一上部栅电极131B交叉的第一上部有源图案110B可被设置为第一下拉晶体管PD1的沟道区。例如，可形成连接到第一上部源极/漏极接触件183B的第三接合接触件193B。第三接合接触件193B可被设置为接地节点(图1的VSS)。
在一些实施例中，第二接合接触件193A可与第二切割图案GC2叠置。在一些实施例中，第三接合接触件193B可与第一切割图案GC1叠置。
第二下部栅电极132A可被设置为第二传输晶体管PS2的栅电极。例如，第一栅极接触件192可被设置为字线(图1的WL)的节点。因此，第二传输晶体管PS2可连接到字线(图1的WL)。
与第二下部栅电极132A相交的第二下部有源图案210A可被设置为第二传输晶体管PS2的沟道区。例如，可形成连接到第三下部源极/漏极接触件184A的第四接合接触件194A。第四接合接触件194A可被设置为位线(图1的BL)的节点。因此，第二传输晶体管PS2可连接到位线(图1的BL)。
在一些实施例中，在平面图中，第四接合接触件194A可介于第二有源图案210A和210B与第一切割图案GC1之间。
第四下部栅电极134A和第四上部栅电极134B可被设置为第二反相器(图1的INV2)的栅电极。与第四下部栅电极134A交叉的第二下部有源图案210A可被设置为第二上拉晶体管PU2的沟道区。例如，可形成连接到第四下部源极/漏极接触件186A的第五接合接触件196A。第五接合接触件196A可被设置为电源节点(图1的VDD)。与第四上部栅电极134B交叉的第二上部有源图案210B可被设置为第二下拉晶体管PD2的沟道区。例如，可形成连接到第二上部源极/漏极接触件186B的第六接合接触件196B。第六接合接触件196B可被设置为接地节点(图1的VSS)。
在一些实施例中，第五接合接触件196A可与第三切割图案GC3叠置。在一些实施例中，第六接合接触件196B可与第一切割图案GC1叠置。
如上所述，第一叠置接触件190A可电连接第一上部栅电极131B和第二共享源极/漏极接触件185。因此，第一反相器(图1的INV1)的输入节点可连接到第二反相器(图1的INV2)的输出节点。
如上所述，第二叠置接触件190B可电连接第四上部栅电极134B和第一共享源极/漏极接触件182。因此，第二反相器(图1的INV2)的输入节点可连接到第一反相器(图1的INV1)的输出节点。
随着半导体器件逐渐变得高度集成，各个电路图案被进一步小型化，以在相同面积中实现更多的半导体器件。虽然由于这个原因已经研究了使用堆叠的多栅极晶体管的半导体器件，但是由于电路图案的复杂性，这样的半导体器件难以提高集成度。
然而，根据一些实施例的半导体器件可通过包括第一绝缘图案151和/或第二绝缘图案152来改善堆叠的多栅极晶体管的集成度。例如，如上所述，第一绝缘图案151可形成在第二下部栅电极132A上(参见图3)。由于第一绝缘图案151代替第二下部栅电极132A上的栅电极，所以即使第一叠置接触件190A的一部分与第二下部栅电极132A叠置(参见图1)，也可切断第一叠置接触件190A与第一栅接触件192之间的电连接。因此，可提供一种具有改进的设计灵活性和集成度的半导体器件。
图6是用于说明根据一些实施例的半导体器件的示例性剖视图。为了便于说明和简明，将简要说明或省略上面使用图1至图5解释的内容的重复部分。
参照图6，根据一些实施例的半导体器件包括第一内部间隔件145A和/或第二内部间隔件145B。
第一内部间隔件145A可形成在第一片状图案112与第二片状图案113之间的下部栅极区R1的侧表面上。第一内部间隔件145A也可形成在第一鳍状图案111与第一片状图案112之间。第二内部间隔件145B可形成在第三片状图案114与第四片状图案115之间的上部栅极区R2的侧表面上。
第一内部间隔件145A和第二内部间隔件145B可各自包括例如但不限于氮化硅、氮氧化硅、碳氧化硅、硼氮化硅、碳氮化硼硅、氧碳氮化硅和它们的组合中的至少一种。第一内部间隔件145A和第二内部间隔件145B可各自包括与栅极间隔件140相同的材料，或者可包括与栅极间隔件140不同的材料。
尽管图6仅示出了存在第一内部间隔件145A和第二内部间隔件145B两者，但这仅是示例性的。在一些实施例中，可省略第一内部间隔件145A和第二内部间隔件145B中的一个。
图7是用于说明根据一些实施例的半导体器件的示例性布局图。图8是沿图7的线A-A截取的示意性剖视图。为了便于解释和简明，将简要解释或省略上面使用图1至图6解释的内容的重复部分。
参照图1、图7和图8，在根据一些实施例的半导体器件中，第一栅极结构G1的上部栅极区R2包括通过第一切割图案GC1彼此分离的第一上部栅电极131B和第二上部栅电极132B，并且第二栅极结构G2的上部栅极区R2包括通过第一切割图案GC1彼此分离的第三上部栅电极133B和第四上部栅电极134B。
第二上部栅电极132B可通过第一绝缘图案151与第二下部栅电极132A电分离，并且第三上部栅电极133B可通过第二绝缘图案152与第三下部栅电极133A电分离。尽管以下描述集中于第一绝缘图案151，但是将理解，第二绝缘图案152也可以是类似的。
在一些实施例中，如图8中所示，第一绝缘图案151可包括水平绝缘部151a和垂直绝缘部151b。水平绝缘部151a可介于第二下部栅电极132A与第二上部栅电极132B之间。垂直绝缘部151b可在第三方向Z上从水平绝缘部151a延伸。垂直绝缘部151b可沿着第二方向X与第二上部栅电极132B一起布置。
第二上部栅电极132B可介于第一切割图案GC1与垂直绝缘部151b之间。第一叠置接触件190A的第一延伸部P1可在第二方向X上延伸并且与第一上部栅电极131B、第一切割图案GC1和第二上部栅电极132B叠置。第一栅极接触件192可穿透垂直绝缘部151b并连接到第二下部栅电极132A。因此，第一绝缘图案151可将第一栅极接触件192和第一叠置接触件190A电分离。
图9是用于说明根据一些实施例的半导体器件的示例性布局图。图10是沿图9的线A-A截取的示意性剖视图。为了便于解释和简明，将简要解释或省略上面使用图1至图8解释的内容的重复部分。
参照图1、图9和图10，在根据一些实施例的半导体器件中，第一绝缘图案151介于第一切割图案GC1与第二上部栅电极132B之间，并且第二绝缘图案152介于第一切割图案GC1与第三上部栅电极133B之间。
第二上部栅电极132B可连接到第二下部栅电极132A，并且第三上部栅电极133B可连接到第三下部栅电极133A。第一栅极接触件192可通过第二上部栅电极132B连接到第二下部栅电极132A，并且第二栅极接触件194可通过第三上部栅电极133B连接到第三下部栅电极133A。
第一叠置接触件190A的第一延伸部P1可在第二方向X上延伸，并且与第一上部栅电极131B、第一切割图案GC1和第一绝缘图案151叠置。因此，第一绝缘图案151可将第一栅极接触件192和第一叠置接触件190A电分离。
第二叠置接触件190B的第一延伸部P1可在第二方向X上延伸，并且与第四上部栅电极134B、第一切割图案GC1和第二绝缘图案152叠置。因此，第二绝缘图案152可将第二栅极接触件194和第二叠置接触件190B电分离。
图11是用于说明根据一些实施例的半导体器件的示例性电路图。图12是用于说明根据一些实施例的半导体器件的示例性布局图。图13是沿图12的线D-D截取的示意性剖视图。图14是用于说明根据一些实施例的半导体器件的示例性布局图。图15是沿图14的线D-D截取的示意性剖视图。图16是用于说明根据一些实施例的半导体器件的示例性布局图。图17是沿图16的线D-D截取的示意性剖视图。为了便于解释和简明，将简要解释或省略上面使用图1至图10解释的内容的重复部分。
参照图11，根据一些实施例的半导体器件包括彼此邻近的第一单位元件I和第二单位元件II。
第一单位元件I和第二单位元件II中的每个包括并联连接在电源节点VDD与接地节点VSS之间的一对反相器INV1和INV2、以及连接到反相器INV1和INV2中的每个的输出节点的第一传输晶体管PS1和第二传输晶体管PS2。
在一些实施例中，第一单位元件I和第二单位元件II可共享一条位线BL。例如，可在一条位线BL的两侧形成彼此平行延伸的两条互补位线/BL。此时，第一单位元件I可被限定在两条互补位线/BL之中的一条互补位线/BL与位线BL之间。第二单位元件II可被限定在两条互补位线/BL之中的另一互补位线/BL与位线BL之间。
参照图11至图17，在根据一些实施例的半导体器件中，第一单位元件I和第二单位元件II中的每个包括基底100、第一有源图案110A和110B、第二有源图案210A和210B、场绝缘膜102、第一栅极结构G1、第二栅极结构G2、下部源极/漏极区160A、上部源极/漏极区160B、第一切割图案至第三切割图案GC1、GC2和GC3、第一层间绝缘膜至第四层间绝缘膜320、330、340和350、第一下部源极/漏极接触件至第四下部源极/漏极接触件181A、183A、184A和186A、第一上部源极/漏极接触件183B和第二上部源极/漏极接触件186B、第一共享源极/漏极接触件182和第二共享源极/漏极接触件185、第一叠置接触件190A、第二叠置接触件190B、第一栅极接触件192和第二栅极接触件194。
在一些实施例中，第二切割图案GC2可不与第二绝缘图案152交叉，第三切割图案GC3可不与第一绝缘图案151交叉。此外，在一些实施例中，第一栅极接触件192可沿着第一方向Y与第三切割图案GC3一起布置，第二栅极接触件194可沿着第一方向Y与第二切割图案GC2一起布置。在一些实施例中，第一单位元件I和第二单位元件II可基于穿过第三切割图案GC3和第一栅极接触件192的平面对称地布置。第一栅极接触件192可被设置为字线(图11的WL)的节点。因此，第一单位元件I和第二单位元件II可共享一条字线(图11的WL)。这使得可提供具有进一步改进的集成度的半导体器件。
参照图11至图13，在根据一些实施例的半导体器件中，第一叠置接触件190A的第一延伸部P1与第一绝缘图案151叠置，并且第一栅极接触件192穿透第一绝缘图案151并连接到第二下部栅电极132A。第二叠置接触件190B的第一延伸部P1与第一绝缘图案151叠置，并且第二栅极接触件194穿透第二绝缘图案152并连接到第三下部栅电极133A。由于这样的构造可类似于上面使用图2至图5描述的构造，因此为了简洁起见，下面将不提供详细描述。
参照图11、图14和图15，在根据一些实施例的半导体器件中，第一绝缘图案151和第二绝缘图案152各自包括水平绝缘部151a和垂直绝缘部151b。由于这样的构造可类似于上面使用图7和图8描述的构造，因此为了简洁起见，下面将不提供详细描述。
参照图11、图16和图17，在根据一些实施例的半导体器件中，第一绝缘图案151介于第一切割图案GC1与第二上部栅电极132B之间，并且第二绝缘图案152介于第一切割图案GC1与第三上部栅电极133B之间。由于这样的构造可类似于上面使用图9和图10描述的构造，因此为了简洁起见，下面将不提供详细描述。
图18是用于说明根据一些实施例的半导体器件的示例性布局图。图19是沿图18的线D-D截取的示意性剖视图。图20是用于说明根据一些实施例的半导体器件的示例性布局图。图21是沿图20的线D-D截取的示意性剖视图。图22是用于说明根据一些实施例的半导体器件的示例性布局图。图23是沿图22的线D-D截取的示意性剖视图。为了便于解释和简明，将简要解释或省略上面使用图1至图17解释的内容的重复部分。
参照图11以及图18至图23，在根据一些实施例的半导体器件中，第一上部有源图案110B不与第二绝缘图案152交叉，并且第二上部有源图案210B不与第一绝缘图案151交叉。
在这种情况下，可改善第一栅极接触件192和第二栅极接触件194的工艺裕度。另外，可减小由第一上部有源图案110B在第二绝缘图案152中产生的寄生电容、以及由第二上部有源图案210B在第一绝缘图案151中产生的寄生电容。因此，可提供一种具有进一步改进的设计灵活性和集成度的半导体器件。
将参照图1至图37描述根据示例性实施例的用于制造半导体器件的方法。
图24至图30是用于说明根据一些实施例的制造半导体存储器器件的方法的中间步骤图。为了便于解释和简明，将简要解释或省略上面使用图1至图23解释的内容的重复部分。
参照图24，在基底100上形成第一有源图案110A和110B以及第二有源图案210A和210B。
第一有源图案110A和110B可包括顺序地堆叠在基底100上并且彼此间隔开的第一下部有源图案110A和第一上部有源图案110B。第二有源图案210A和210B可包括顺序地堆叠在基底100上并且彼此间隔开的第二下部有源图案210A和第二上部有源图案210B。
例如，可在基底100上形成与第一有源图案110A和110B以及第二有源图案210A和210B交替堆叠的牺牲图案。牺牲图案可包括对第一有源图案110A和110B以及第二有源图案210A和210B具有蚀刻选择性的材料。作为示例，第一有源图案110A和110B以及第二有源图案210A和210B可各自包括硅(Si)，并且牺牲图案可包括硅锗(SiGe)。然后可选择性地去除牺牲图案。
在一些实施例中，可在有源图案110A、110B、210A和210B的表面上形成第一子介电膜122。第一子介电膜122可以是但不限于通过氧化有源图案110A、110B、210A和210B的表面而形成的氧化物膜。
参照图25，顺序地形成栅极介电膜120和初始栅电极130。
例如，可在第一子介电膜122和场绝缘膜102上形成第二子介电膜124。第二子介电膜124可包括但不限于具有比氧化硅高的介电常数的高介电常数材料。因此，可形成包括第一子介电膜122和第二子介电膜124的栅极介电膜120。
可在栅极介电膜120上形成初始栅电极130。初始栅电极130可在第二方向X上延伸。此外，初始栅电极130可包括下部栅极区R1和上部栅极区R2。因此，第一有源图案110A和110B以及第二有源图案210A和210B可分别在第一方向Y上延伸并且穿透初始栅电极130。
参照图26，形成切割图案GC1、GC2和GC3。
切割图案GC1、GC2和GC3可在第一方向Y上延伸以切割初始栅电极130。切割图案GC1、GC2和GC3中的每个可包括绝缘材料(例如，氧化硅、氮化硅、氮氧化硅、碳氧化硅、硼氮化硅、碳氮化硼硅、氧碳氮化硅和它们的组合中的至少一种)。
参照图27，去除初始栅电极130的上部栅极区R2。
例如，可执行初始栅电极130的凹陷工艺。因此，可形成与第一下部有源图案110A交叉的第一下部栅电极131A和与第二下部有源图案210A交叉的第二下部栅电极132A。
参照图28，在下部栅极区R1上形成初始绝缘图案150。
初始绝缘图案150可代替其中初始栅电极130的上部栅极区R2被去除的区域。例如，初始绝缘图案150可在下部栅极区R1上沿第二方向X延伸。此外，可通过切割图案GC1、GC2和GC3切割初始绝缘图案150。
初始绝缘图案150可包括绝缘材料(例如，氧化硅、氮化硅、氮氧化硅、碳氧化硅、硼氮化硅、碳氮化硼硅、氧碳氮化硅和它们的组合中的至少一种)。
参照图29，在上部栅极区R2内部形成第一沟槽150t1。
第一沟槽150t1可暴露第一下部栅电极131A。例如，可去除第一下部栅电极131A上的初始绝缘图案150。因此，可形成位于第二下部栅电极132A上的第一绝缘图案151。
参照图30，在第一下部栅电极131A上形成第一上部栅电极131B。
第一上部栅电极131B可代替其中初始绝缘图案150被去除的区域。例如，第一上部栅电极131B可在第一下部栅电极131A上沿第二方向X延伸。此外，第一上部栅电极131B可连接到第一下部栅电极131A。
接下来，参照图3，形成第一叠置接触件190A和第一栅极接触件192。因此，可制造上面使用图2至图5描述的半导体器件。
图31至图34是用于说明根据一些实施例的制造半导体存储器器件的方法的中间步骤图。为了便于说明和简明，将简要说明或省略使用图1至图30说明的内容的重复部分。作为参考，图31是用于说明图28之后的步骤的中间步骤图。
参照图31，在上部栅极区R2内部形成第一沟槽150t1。
第一沟槽150t1可暴露第一下部栅电极131A。例如，可执行初始绝缘图案150的凹陷工艺。初始绝缘图案150可被凹陷，以暴露第一下部栅电极131A并覆盖第二下部栅电极132A。因此，可形成位于第二下部栅电极132A上的水平绝缘部151a。
参照图32，在第一下部栅电极131A上形成第一上部栅电极131B，在水平绝缘部151a上形成第二上部栅电极132B。
第一上部栅电极131B和第二上部栅电极132B可代替其中初始绝缘图案150被去除的区域。因此，第一上部栅电极131B和第一下部栅电极131A可互连，并且第二上部栅电极132B和第二下部栅电极132A可通过水平绝缘部151a电绝缘。
参照图33，在第二上部栅电极132B内部形成第二沟槽150t2。
例如，可去除与第三切割图案GC3邻近的第二上部栅电极132B。因此，可形成介于第一切割图案GC1与第二沟槽150t2之间的第二上部栅电极132B。
尽管水平绝缘部151a仅被示出为在形成第二沟槽150t2的工艺期间未被蚀刻，但这仅是示例。作为另一示例，可在形成第二沟槽150t2的工艺期间蚀刻水平绝缘部151a以暴露第二下部栅电极132A。
参照图34，形成填充第二沟槽150t2的垂直绝缘部151b。
因此，可形成包括水平绝缘部151a和垂直绝缘部151b的第一绝缘图案151。水平绝缘部151a和垂直绝缘部151b可包括相同的绝缘材料，或者可包括不同的绝缘材料。
接下来，参照图8，形成第一叠置接触件190A和第一栅极接触件192。因此，可制造上面使用图7和图8描述的半导体器件。
图35至图37是用于说明根据一些实施例的制造半导体存储器器件的方法的中间步骤图。为了便于说明和简明，将简要说明或省略使用图1至图30说明的内容的重复部分。作为参考，图35是用于说明图27之后的步骤的中间步骤图。
参照图35，在下部栅极区R1上形成第一上部栅电极131B和第二上部栅电极132B。
因此，第一上部栅电极131B和第一下部栅电极131A可互连，并且第二上部栅电极132B和第二下部栅电极132A可互连。
参照图36，在第二上部栅电极132B内部形成第三沟槽150t3。
例如，可去除与第一切割图案GC1邻近的第二上部栅电极132B。因此，可形成介于第三切割图案GC3与第三沟槽150t3之间的第二上部栅电极132B。
参照图37，形成填充第三沟槽150t3的第一绝缘图案151。
因此，可形成介于第一切割图案GC1与第二上部栅电极132B之间的第一绝缘图案151。
接下来，参照图10，形成第一叠置接触件190A和第一栅极接触件192。因此，可制造上面使用图9和图10描述的半导体器件。
虽然已经参照附图具体示出和描述了各种实施例，但是本领域普通技术人员将理解，在不脱离由所附权利要求限定的本公开的精神和范围的情况下，可在其中进行形式和细节上的各种改变。因此，期望各种实施例在所有方面都被认为是说明性的而非限制性的，参照所附权利要求而不是前面的描述来指示本公开的范围。

Claims (20)

1.一种半导体器件，包括：
基底；
下部有源图案，与基底间隔开并且在第一方向上延伸；
上部有源图案，在下部有源图案上，上部有源图案与下部有源图案间隔开并且在第一方向上延伸；
栅极结构，在基底上，栅极结构在与第一方向相交的第二方向上延伸；以及
切割图案，在基底上，切割图案在第一方向上延伸以切割栅极结构，
其中，栅极结构包括：
下部栅电极，下部有源图案穿透下部栅电极；
上部栅电极，连接到下部栅电极，并且上部有源图案穿透上部栅电极；以及
绝缘图案，在切割图案的一侧上，绝缘图案沿着第二方向与上部栅电极一起布置。
2.根据权利要求1所述的半导体器件，还包括：
下部源极/漏极区，在栅极结构的侧表面上，下部源极/漏极区连接到下部有源图案；以及
上部源极/漏极区，在栅极结构的侧表面上，上部源极/漏极区连接到上部有源图案。
3.根据权利要求2所述的半导体器件，
其中，下部源极/漏极区和上部源极/漏极区具有彼此不同的导电类型。
4.根据权利要求2所述的半导体器件，还包括：
下部源极/漏极接触件，连接到下部源极/漏极区且不连接到上部源极/漏极区；
上部源极/漏极接触件，连接到上部源极/漏极区且不连接到下部源极/漏极区；以及
共享源极/漏极接触件，连接到下部源极/漏极区和上部源极/漏极区。
5.根据权利要求1至权利要求4中的任意一项所述的半导体器件，还包括：
叠置接触件，在栅极结构上，叠置接触件连接到上部栅电极，
其中，叠置接触件的至少一部分与切割图案和绝缘图案叠置。
6.根据权利要求1至权利要求4中的任意一项所述的半导体器件，还包括：
栅极接触件，在栅极结构上，栅极接触件穿透绝缘图案并连接到下部栅电极。
7.根据权利要求1至权利要求4中的任意一项所述的半导体器件，
其中，上部栅电极的上表面与绝缘图案的上表面共面。
8.根据权利要求1至权利要求4中的任意一项所述的半导体器件，
其中，上部栅电极的下表面与绝缘图案的下表面共面。
9.一种半导体器件，包括：
基底；
切割图案，在基底上，切割图案在第一方向上延伸；
第一下部栅电极，从切割图案的第一侧在与第一方向相交的第二方向上延伸；
第二下部栅电极，从切割图案的与第一侧背对的第二侧在第二方向上延伸，第二下部栅电极沿着第二方向与第一下部栅电极一起布置；
第一上部栅电极，在第一下部栅电极上，第一上部栅电极在第二方向上延伸并连接到第一下部栅电极；
绝缘图案，在第二下部栅电极上，绝缘图案沿着第二方向与第一上部栅电极一起布置；
第一下部有源图案，在第一方向上延伸并穿透第一下部栅电极；
第二下部有源图案，在第一方向上延伸并穿透第二下部栅电极；
第一上部有源图案，在第一方向上延伸并穿透第一上部栅电极；
叠置接触件，连接到第一上部栅电极；以及
栅极接触件，连接到第二下部栅电极，
其中，绝缘图案使叠置接触件和栅极接触件电绝缘。
10.根据权利要求9所述的半导体器件，
其中，叠置接触件的至少一部分与切割图案和绝缘图案叠置，并且
栅极接触件穿透绝缘图案并连接到第二下部栅电极。
11.根据权利要求9所述的半导体器件，还包括：
第二上部栅电极，在第二下部栅电极上，第二上部栅电极在第二方向上延伸。
12.根据权利要求11所述的半导体器件，
其中，第二上部栅电极介于切割图案与绝缘图案之间，并且
绝缘图案包括：
水平绝缘部，介于第二下部栅电极与第二上部栅电极之间；以及
垂直绝缘部，沿着第二方向与第二上部栅电极一起布置。
13.根据权利要求12所述的半导体器件，
其中，叠置接触件的至少一部分与切割图案和第二上部栅电极叠置，并且
栅极接触件穿透垂直绝缘部并连接到第二下部栅电极。
14.根据权利要求11所述的半导体器件，
其中，绝缘图案介于切割图案与第二上部栅电极之间，并且
第二上部栅电极连接到第二下部栅电极。
15.根据权利要求14所述的半导体器件，
其中，叠置接触件的至少一部分与切割图案和绝缘图案叠置，并且
栅极接触件连接到第二上部栅电极。
16.一种半导体器件，包括：
基底；
切割图案，在基底上，切割图案在第一方向上延伸；
第一下部栅电极，从切割图案的第一侧在与第一方向相交的第二方向上延伸；
第二下部栅电极，从切割图案的第二侧在第二方向上延伸，切割图案的第二侧与切割图案的第一侧背对，第二下部栅电极沿着第二方向与第一下部栅电极一起布置；
第一上部栅电极，在第一下部栅电极上，第一上部栅电极在第二方向上延伸并连接到第一下部栅电极；
绝缘图案，在第二下部栅电极上，绝缘图案沿着第二方向与第一上部栅电极一起布置；
第三下部栅电极，在第一方向上与第二下部栅电极间隔开并在第二方向上延伸；
第三上部栅电极，在第三下部栅电极上，第三上部栅电极在第二方向上延伸并连接到第三下部栅电极；
第一下部有源图案，在第一方向上延伸并穿透第一下部栅电极；
第一上部有源图案，在第一方向上延伸并穿透第一上部栅电极；
第二下部有源图案，在第一方向上延伸并穿透第三下部栅电极；
第二上部有源图案，在第一方向上延伸并穿透第三上部栅电极；
共享源极/漏极接触件，连接第二下部有源图案的下部源极/漏极区和第二上部有源图案的上部源极/漏极区；以及
叠置接触件，连接第一上部栅电极和共享源极/漏极接触件。
17.根据权利要求16所述的半导体器件，其中，叠置接触件包括：
第一延伸部，在第二方向上延伸并且连接到第一上部栅电极；以及
第二延伸部，在第一方向上从第一延伸部延伸并且连接到共享源极/漏极接触件。
18.根据权利要求17所述的半导体器件，
其中，叠置接触件的第一延伸部与切割图案和绝缘图案叠置。
19.根据权利要求17所述的半导体器件，还包括：
第二上部栅电极，在第二下部栅电极上，第二上部栅电极在第二方向上延伸，
其中，叠置接触件的第一延伸部与切割图案和第二上部栅电极叠置。
20.根据权利要求16或17所述的半导体器件，还包括：
栅极接触件，连接到第二下部栅电极，
其中，绝缘图案使叠置接触件和栅极接触件电绝缘。
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