CN117129734A - 电流采样电路 - Google Patents

Abstract

本公开的实施例提供一种电流采样电路。电流采样电路包括：第一晶体管、第二晶体管、第三晶体管、第一电压保持电路、第二电压保持电路、电流镜电路、以及运放。第一晶体管耦接第二晶体管、第一电压保持电路和运放。第二晶体管耦接第二电压保持电路和运放。第三晶体管耦接第二电压保持电路、运放和电流镜电路。第一电压保持电路被配置为将运放的同相输入端的电压保持为第一晶体管导通时在第一晶体管的第二极处的电压。第二电压保持电路被配置为将运放的反相输入端的电压保持为与运放的同相输入端的电压相等。电流镜电路被配置为生成第三晶体管的漏源电流的镜像电流，并从电流采样电路的输出端输出镜像电流。

Description

电流采样电路

技术领域

本公开的实施例涉及集成电路技术领域，具体地，涉及电流采样电路。

背景技术

在实际应用中一些负载的电流值不适合直接检测，因此可使用电流采样电路来间接检测流过负载的电流值。具体地，电流采样电路可对流过负载的电流值进行采样，并输出采样电流值。通过测量输出的采样电流值来获取负载电流值的大小和负载的运行情况。通常，电流采样电路可将采样电流提供给后一级比较器电路，该比较器电路可将采样电流转换成采样电压，并将采样电压与参考电压相比较，以指示采样电流值的大小。电流采样电路可应用于无线充电发射电路、降压式变换电路(BUCK电路)等电路中。

发明内容

本文中描述的实施例提供了一种电流采样电路。

根据本公开的第一方面，提供了一种电流采样电路。电流采样电路包括：第一晶体管、第二晶体管、第三晶体管、第一电压保持电路、第二电压保持电路、电流镜电路、以及运放。其中，第一晶体管的控制极耦接第二晶体管的控制极和输入信号端。第一晶体管的第一极耦接第二晶体管的第一极和第一电压端。第一晶体管的第二极耦接第一电压保持电路的输入端。第二晶体管的第二极耦接第二电压保持电路的输出端和运放的反相输入端。第三晶体管的控制极耦接运放的输出端。第三晶体管的第一极耦接第二晶体管的第二极。第三晶体管的第二极耦接电流镜电路的输入端。第一电压保持电路被配置为将运放的同相输入端的电压保持为第一晶体管导通时在第一晶体管的第二极处的电压。第二电压保持电路被配置为将运放的反相输入端的电压保持为与运放的同相输入端的电压相等。电流镜电路被配置为生成第三晶体管的漏源电流的镜像电流，并从电流采样电路的输出端输出镜像电流。

在本公开的一些实施例中，第一电压保持电路包括：压控开关和电容器。其中，压控开关的第一端耦接第一晶体管的第二极。压控开关的第二端耦接电容器的第一端。压控开关被配置为在第一晶体管导通之后闭合以及在第一晶体管截止之前断开。电容器的第二端耦接第一电压端。

在本公开的一些实施例中，输入信号端被输入第一方波信号。压控开关的受控输入端被输入第二方波信号。第一方波信号的有效电平在时域上覆盖第二方波信号的有效电平。

在本公开的一些实施例中，电流镜电路包括：第四晶体管和第五晶体管。其中，第四晶体管的控制极耦接第五晶体管的控制极。第四晶体管的第一极耦接第二电压端。第四晶体管的第二极耦接第三晶体管的第二极和第四晶体管的控制极。第五晶体管的第一极耦接第二电压端。第五晶体管的第二极耦接电流采样电路的输出端。

在本公开的一些实施例中，第二电压保持电路包括：第一电流源电路。其中，第一电流源电路被配置为向运放的反相输入端提供第一电流以将运放的反相输入端的电压保持为与运放的同相输入端的电压相等。

在本公开的一些实施例中，第二晶体管导通时第二晶体管的漏源电流与第一电流的比值为K：1，K大于100。

在本公开的一些实施例中，第一电流源电路包括：第六晶体管。其中，第六晶体管的控制极耦接偏置电压端。第六晶体管的第一极耦接第一电压端。第六晶体管的第二极耦接运放的反相输入端。

在本公开的一些实施例中，第一晶体管的宽长比是第二晶体管的宽长比的N倍，N大于1。

在本公开的一些实施例中，第一晶体管的宽长比是第二晶体管的宽长比的N倍，N大于100。

根据本公开的第二方面，提供了一种电流采样电路。电流采样电路包括：第一晶体管至第六晶体管、压控开关、电容器、以及运放。其中，第一晶体管的控制极耦接第二晶体管的控制极和输入信号端。第一晶体管的第一极耦接第二晶体管的第一极和第一电压端。第一晶体管的第二极耦接压控开关的第一端。第二晶体管的第二极耦接第六晶体管的第二极和运放的反相输入端。第三晶体管的控制极耦接运放的输出端。第三晶体管的第一极耦接第二晶体管的第二极。第三晶体管的第二极耦接第四晶体管的控制极和第二极。第四晶体管的控制极耦接第五晶体管的控制极。第四晶体管的第一极耦接第二电压端。第五晶体管的第一极耦接第二电压端。第五晶体管的第二极耦接电流采样电路的输出端。第六晶体管的控制极耦接偏置电压端。第六晶体管的第一极耦接第一电压端。压控开关的第二端耦接电容器的第一端。电容器的第二端耦接第一电压端。

在本公开的一些实施例中，输入信号端被输入第一方波信号。压控开关的受控输入端被输入第二方波信号。第一方波信号的有效电平在时域上覆盖第二方波信号的有效电平。

附图说明

为了更清楚地说明本公开的实施例的技术方案，下面将对实施例的附图进行简要说明，应当知道，以下描述的附图仅仅涉及本公开的一些实施例，而非对本公开的限制，其中：

图1是一种电流采样电路的示例性电路图；

图2是根据本公开的实施例的电流采样电路的示意性框图；

图3是根据本公开的实施例的电流采样电路的示例性电路图；

图4是用于如图3所示的电流采样电路的一些信号的时序图；以及

图5是根据本公开的实施例的电流采样电路的另一示例性电路图。

在附图中，最后两位数字相同的标记对应于相同的元素。需要注意的是，附图中的元素是示意性的，没有按比例绘制。

具体实施方式

为了使本公开的实施例的目的、技术方案和优点更加清楚，下面将结合附图，对本公开的实施例的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域技术人员在无需创造性劳动的前提下所获得的所有其它实施例，也都属于本公开保护的范围。

除非另外定义，否则在此使用的所有术语(包括技术和科学术语)具有与本公开主题所属领域的技术人员所通常理解的相同含义。进一步将理解的是，诸如在通常使用的词典中定义的那些的术语应解释为具有与说明书上下文和相关技术中它们的含义一致的含义，并且将不以理想化或过于正式的形式来解释，除非在此另外明确定义。如在此所使用的，将两个或更多部分“连接”或“耦接”到一起的陈述应指这些部分直接结合到一起或通过一个或多个中间部件结合。

在本公开的所有实施例中，由于晶体管的源极和漏极(发射极和集电极)是对称的，并且N型晶体管和P型晶体管的源极和漏极(发射极和集电极)之间的导通电流方向相反，因此在本公开的实施例中，将晶体管的受控中间端称为控制极，将晶体管的其余两端分别称为第一极和第二极。本公开的实施例中所采用的晶体管主要是MOS(Metal OxideSemiconductor，金属氧化物半导体)晶体管。另外，诸如“第一”和“第二”的术语仅用于将一个部件(或部件的一部分)与另一个部件(或部件的另一部分)区分开。

图1示出了一种电流采样电路100的示例性电路图。在图1的示例中，电流采样电路100可包括：第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、以及运放。第一晶体管M1、第二晶体管M2、第三晶体管M3是PMOS晶体管，第四晶体管M4、第五晶体管M5是NMOS晶体管。第一晶体管M1可作为功率管用于控制对外接负载(在图1中示出为负载电流源I_L)的供电。在一些应用场景中，电流采样电路100的输入信号端Input可被输入方波信号，以控制第一晶体管M1的导通和截止。当方波信号处于高电平时第一晶体管M1截止。当方波信号处于低电平时第一晶体管M1导通。因此，在上下文中可将低电平称为该方波信号的有效电平。当第一晶体管M1导通时，V_{GS_M1}＝V_{GS_M2}，V_{DS_M1}＝V_{DS_M2}，其中，V_{GS_M1}表示第一晶体管M1的栅源电压，V_{GS_M2}表示第二晶体管M2的栅源电压，V_{DS_M1}表示第一晶体管M1的漏源电压，V_{DS_M2}表示第二晶体管M2的漏源电压。由于运放的两个输入端虚短，A点电压V_A与B点电压V_B相等。A点电压V_A＝VDD-V_{DS_M1}，B点电压V_B＝VDD-V_{DS_M2}。在电流采样电路100中，可使得第一晶体管M1的宽长比是第二晶体管M2的宽长比的N倍。N大于1。所以I_pass＝NI_Ms，其中，I_pass表示第一晶体管M1的漏源电流，I_Ms表示第二晶体管M2的漏源电流。因此负载电流I_L＝NI_sense，I_sense表示第三晶体管M3的漏源电流。第四晶体管M4和第五晶体管M5构成电流镜电路。该电流镜电路可生成第三晶体管M3的漏源电流I_sense的镜像电流I'_sense，并从电流采样电路100的输出端输出镜像电流I'_sense，作为采样电流。在负载电流I_L的值不适合直接测量的情况下，可以通过检测镜像电流I'_sense的值，再根据式I_L＝NI'_sense计算出负载电流I_L的值。

在从输入信号端Input输入的方波信号处于高电平时第一晶体管M1和第二晶体管M2截止，A点电压V_A会被负载电流I_L迅速拉到低电平(例如，零电位)，B点电压V_B会被拉到第三晶体管M3的Vth电位，Vth表示第三晶体管M3的阈值电压。此时，V_A<V_B，运放的输出端输出信号为低电平信号(例如，零电位)。

在第一晶体管M1和第二晶体管M2截止时A点电压V_A和B点电压V_B都有大的电压跳变且V_A和V_B之间的压差变化过大，使得运放无法正常工作，电流采样电路100工作在开环的状态。因此在第一晶体管M1重新导通时，环路需要重新建立，导致电流采样电路100的响应速度慢。第一晶体管M1再次导通前运放输出为低电平(第三晶体管M3的栅极电压M_{G_M3}为0V)，当第一晶体管M1和第二晶体管M2再次导通时，第三晶体管M3的源极电压M_{S_M3}为VDD-V_{DS_M2}，因此，在第一晶体管M1和第二晶体管M2再次导通的瞬间第三晶体管M3的栅源电压M_{GS_M3}为0-(VDD-V_{DS_M2})＝V_{DS_M2}-VDD。此时，第三晶体管M3被开到最大，因此第三晶体管M3的漏源电流I_sense会发生大的跳变，导致检测的镜像电流I'_sense不准确。在一个示例中，镜像电流I'_sense会被提供给后一级比较器电路。该比较器电路将镜像电流I'_sense转换成采样电压，并将该采样电压与参考电压进行比较。当采样电压超过参考电压时该比较器输出指示信号以指示采样电流过大。如果镜像电流I'_sense发生过冲(大的跳变)，则在过冲瞬间会导致后一级比较器的误指示。

本公开的实施例提出了一种电流采样电路。图2示出了根据本公开的实施例的电流采样电路200的示意性框图。如图2所示，电流采样电路200包括：第一晶体管M1、第二晶体管M2、第三晶体管M3、第一电压保持电路210、第二电压保持电路220、电流镜电路230、以及运放。其中，第一晶体管M1的控制极耦接第二晶体管M2的控制极和输入信号端Input。第一晶体管M1的第一极耦接第二晶体管M2的第一极和第一电压端V1。第一晶体管M1的第二极耦接第一电压保持电路210的输入端。第二晶体管M2的第二极耦接第二电压保持电路220的输出端和运放的反相输入端。第三晶体管M3的控制极耦接运放的输出端。第三晶体管M3的第一极耦接第二晶体管M2的第二极。第三晶体管M3的第二极耦接电流镜电路230的输入端。

第一电压保持电路210可耦接运放的同相输入端和第一晶体管M1的第二极。第一电压保持电路210被配置为将运放的同相输入端的电压保持为第一晶体管M1导通时在第一晶体管M1的第二极处的电压。

第二电压保持电路220可耦接第一电压端V1和运放的反相输入端。第二电压保持电路220被配置为将运放的反相输入端的电压保持为与运放的同相输入端的电压相等。

电流镜电路230可耦接第三晶体管M3的第二极、电流采样电路200的输出端和第二电压端V2。电流镜电路230被配置为生成第三晶体管M3的漏源电流I_sense的镜像电流，并从电流采样电路200的输出端输出镜像电流I'_sense。

在图2的示例中，从第一电压端V1输出高电压信号VDD，第二电压端V2接地。第一电压保持电路210使运放的同相输入端的电压保持为第一晶体管M1导通时在第一晶体管M1的第二极处的电压，即V_C＝V_A＝VDD-V_{DS_M1}。第二电压保持电路220将运放的反相输入端的电压保持为与运放的同相输入端的电压相等，即V_B＝V_C＝VDD-V_{DS_M2}。其中，V_{DS_M1}＝V_{DS_M2}。这样即使第一晶体管M1和第二晶体管M2截止，运放也可输出高电平信号。在一个示例中，运放输出的高电平信号可等于VDD/2。当第二晶体管M2从截止转变为导通时，第三晶体管M3的源极电压变为VDD-V_{DS_M2}，因此第三晶体管M3的栅源电压M_{GS_M3}等于VDD/2-(VDD-V_{DS_M2})＝V_{DS_M2}-VDD/2。这样相比于图1的示例，第三晶体管M3的栅源电压M_{GS_M3}更小，且环路持续工作在闭环，从而避免第三晶体管M3的漏源电流I_sense过冲。

图3示出了根据本公开的实施例的电流采样电路200的示例性电路图。如图3所示，第一电压保持电路210可包括：压控开关S1和电容器C1。其中，压控开关S1的第一端耦接第一晶体管M1的第二极。压控开关S1的第二端耦接电容器C1的第一端。压控开关S1被配置为在第一晶体管M1导通之后闭合以及在第一晶体管M1截止之前断开。电容器C1的第二端耦接第一电压端V1。

电流镜电路230可包括：第四晶体管M4和第五晶体管M5。其中，第四晶体管M4的控制极耦接第五晶体管M5的控制极。第四晶体管M4的第一极耦接第二电压端V2。第四晶体管M4的第二极耦接第三晶体管M3的第二极和第四晶体管M4的控制极。第五晶体管M5的第一极耦接第二电压端V2。第五晶体管M5的第二极耦接电流采样电路200的输出端。

第二电压保持电路220可包括：第一电流源电路221。其中，第一电流源电路221可耦接第一晶体管M1的第一极和第二晶体管M2的第二极和运放的反向输入端。第一电流源电路221被配置为向运放的反相输入端提供第一电流I_S以将运放的反相输入端的电压保持为与运放的同相输入端的电压相等。

第一晶体管M1的控制极耦接第二晶体管M2的控制极和输入信号端Input。第一晶体管M1的第一极耦接第二晶体管M2的第一极和第一电压端V1。第二晶体管M2的第一极耦接第一电压端V1。第三晶体管M3的控制极耦接运放的输出端。第三晶体管M3的第一极耦接第二晶体管M2的第二极。

在图3的示例中，从第一电压端V1输出高电压信号VDD，第二电压端V2接地。第一晶体管M1、第二晶体管M2、第三晶体管M3是PMOS晶体管，第四晶体管M4和第五晶体管M5是NMOS晶体管。第二晶体管M2导通时第二晶体管M2的漏源电流I_Ms与第一电流I_S的比值为K：1。在一个示例中，K可大于100。本领域技术人员应理解K的取值可根据实际应用做出适应性调整。第一晶体管M1的宽长比是第二晶体管M2的宽长比的N倍。N大于1。在一个示例中，N可大于100。本领域技术人员应理解，基于上述发明构思对图3所示的电路进行的变型也应落入本公开的保护范围之内。在该变型中，上述晶体管和电压端也可以具有与图3所示的示例不同的设置。

下面结合图3的示例来说明根据本公开的实施例的电流采样电路200的工作过程。

电流采样电路200的输入信号端Input被输入第一方波信号Input，压控开关S1的受控输入端被输入第二方波信号。在本公开的一些实施例中，压控开关S1可在其受控输入端接收到高电平信号时闭合，在其受控输入端接收到低电平信号时断开。在这种情况下，可将高电平称为压控开关S1的有效电平。在本公开的另一些实施例中，压控开关S1可在其受控输入端接收到低电平信号时闭合，在其受控输入端接收到高电平信号时断开。在这种情况下，可将低电平称为压控开关S1的有效电平。图4示出了第一方波信号的时序图和在两种情况下第二方波信号的时序图。其中，第二方波信号OE1用于高电平是有效电平的压控开关S1，第二方波信号OE2用于低电平是有效电平的压控开关S1。

针对高电平是有效电平的压控开关S1，如图4所示，第二方波信号OE1在第一方波信号Input变为有效电平之后变为有效电平，在第一方波信号Input变为无效电平之前变为无效电平。具体地，第一方波信号Input的下降沿在第二方波信号OE1的上升沿之前，第一方波信号Input的上升沿在第二方波信号OE1的下降沿之后，这样第一方波信号Input的有效电平在时域上覆盖第二方波信号OE1的有效电平，从而使得压控开关S1在第一晶体管M1导通之后闭合以及在第一晶体管M1截止之前断开。

针对低电平是有效电平的压控开关S1，第二方波信号OE2在第一方波信号Input变为有效电平之后变为有效电平，在第一方波信号Input变为无效电平之前变为无效电平。具体地，第一方波信号Input的下降沿在第二方波信号OE2的下降沿之前，第一方波信号Input的上升沿在第二方波信号OE2的上升沿之后，这样第一方波信号Input的有效电平在时域上覆盖第二方波信号OE2的有效电平，从而使得压控开关S1在第一晶体管M1导通之后闭合以及在第一晶体管M1截止之前断开。

回到图3，以压控开关S1的有效电平是高电平为例进行说明。当输入的第一方波信号Input处于低电平时，第一晶体管M1导通，第二晶体管M2导通。当第二方波信号OE1处于高电平信号时，压控开关S1闭合。压控开关S1和电容器C1构成采样保持电路，压控开关S1闭合后，第一晶体管M1经A点、C点从电容器C1的第二端向电容器C1充电。A点电压V_A、B点电压V_B、C点电压V_C相等，即V_A＝V_B＝V_C＝VDD-V_{DS_M1}。此时运放输出电压为VDD/2。

当输入的第一方波信号Input处于高电平时，第一晶体管M1截止，而压控开关S1在第一晶体管M1截止前已经断开。A点电压V_A被拉到低电平(例如，零电位)，由于电容器C1两端的电压不能突变，即使A点电压V_A被拉到低电平(例如，零电位)，C点电压V_C仍保持在压控开关S1断开前的电压。即V_A＝0，V_C＝VDD-V_{DS_M1}。第二晶体管M2截止的瞬间B点电压V_B被第三晶体管M3的漏源电流I_sense拉低，因此V_C＞V_B。在B点存在多处寄生电容，例如第二晶体管M2的栅漏电容、第三晶体管M3的栅源电容以及运放的反相输入端所耦接的其它元件的寄生电容。此时，第一电流源电路221可输出第一电流I_S以向B点的寄生电容充电，从而将B点电压V_B重新拉高至V_B＝V_C，即运放的反相输入端的电压与运放的同相输入端的电压相等，运放输出电压仍然为VDD/2。当第一晶体管M1和第二晶体管M2再次导通时，第三晶体管的栅源电压V_{GS_M3}小于VDD/2-(VDD-V_{DS_M2})＝V_{DS_M2}-VDD/2，且环路持续工作在闭环，从而避免了第三晶体管M3的漏源电流I_sense产生大的过冲。

与图1所示的电流采样电路100相比，电流采样电路200在第一晶体管M1和第二晶体管M2截止后，运放的同相输入端和反相输入端的输入电压仍保持相等，运放正常工作，环路仍工作在闭环状态，电流采样电路200的响应速度更快。而且第一晶体管M1导通前运放输出为高电平，第一晶体管M1导通时第三晶体管M3的栅源电压V_{GS_M3}电压小于V_{DS_M2}-VDD/2。这样相比于图1的示例，第三晶体管M3的栅源电压M_{GS_M3}更小，第三晶体管M3的漏源电流I_sense不会产生大的过冲。

此外，如上所述，可将第一电流Is的值设置成使得第二晶体管M2导通时第二晶体管M2的漏源电流I_Ms与第一电流I_S的比值为K：1。在一个示例中，K可大于100。在进一步的示例中，K可大于1000。第一电流I_S远小于第二晶体管M2的漏源电流I_Ms，所以第一电流I_S对电流采样电路200的影响很小。这样在第二晶体管M2导通时，第一电流I_S与第二晶体管M2的漏源电流I_Ms的和也不会影响第三晶体管M3的漏源电流I_sense的精度。

图5示出了根据本公开的实施例的电流采样电路200的另一示例性电路图。在图5的示例中示出了第一电流源电路521可采取的实现方式。如图5所示，第一电流源电路521可包括：第六晶体管M6。其中，第六晶体管M6的控制极耦接偏置电压端Vb。第六晶体管M6的第一极耦接第一电压端V1。第六晶体管M6的第二极耦接运放的反相输入端。第六晶体管M6可采用PMOS晶体管来实现。通过偏置电压端Vb向第六晶体管M6的控制极提供偏置电压，第六晶体管M6可生成第一电流Is。第一电流Is可向B点充电，从而在B点电压V_B下降时将B点电压V_B拉高至V_B＝V_C，从而运放的反相输入端的电压与运放的同相输入端的电压相等。

综上所述，根据本公开的实施例的电流采样电路在功率管截止后能够维持运放正常工作，提高了电流采样电路的响应速度，避免了采样电流的过冲现象，提高了电流采样电路的采样精度。

附图中的流程图和框图显示了根据本公开的多个实施例的装置和方法的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或指令的一部分，所述模块、程序段或指令的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或动作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。

除非上下文中另外明确地指出，否则在本文和所附权利要求中所使用的词语的单数形式包括复数，反之亦然。因而，当提及单数时，通常包括相应术语的复数。相似地，措辞“包含”和“包括”将解释为包含在内而不是独占性地。同样地，术语“包括”和“或”应当解释为包括在内的，除非本文中明确禁止这样的解释。在本文中使用术语“示例”之处，特别是当其位于一组术语之后时，所述“示例”仅仅是示例性的和阐述性的，且不应当被认为是独占性的或广泛性的。

适应性的进一步的方面和范围从本文中提供的描述变得明显。应当理解，本申请的各个方面可以单独或者与一个或多个其它方面组合实施。还应当理解，本文中的描述和特定实施例旨在仅说明的目的并不旨在限制本申请的范围。

以上对本公开的若干实施例进行了详细描述，但显然，本领域技术人员可以在不脱离本公开的精神和范围的情况下对本公开的实施例进行各种修改和变型。本公开的保护范围由所附的权利要求限定。

Claims (10)

1.一种电流采样电路，包括：第一晶体管、第二晶体管、第三晶体管、第一电压保持电路、第二电压保持电路、电流镜电路、以及运放，

其中，所述第一晶体管的控制极耦接所述第二晶体管的控制极和输入信号端，所述第一晶体管的第一极耦接所述第二晶体管的第一极和第一电压端，所述第一晶体管的第二极耦接所述第一电压保持电路的输入端；

所述第二晶体管的第二极耦接第二电压保持电路的输出端和所述运放的反相输入端；

所述第三晶体管的控制极耦接所述运放的输出端，所述第三晶体管的第一极耦接所述第二晶体管的所述第二极，所述第三晶体管的第二极耦接所述电流镜电路的输入端；

所述第一电压保持电路被配置为将所述运放的同相输入端的电压保持为所述第一晶体管导通时在所述第一晶体管的第二极处的电压；

所述第二电压保持电路被配置为将所述运放的反相输入端的电压保持为与所述运放的同相输入端的电压相等；

所述电流镜电路被配置为生成所述第三晶体管的漏源电流的镜像电流，并从所述电流采样电路的输出端输出所述镜像电流。

2.根据权利要求1所述的电流采样电路，其中，所述第一电压保持电路包括：压控开关和电容器，

其中，所述压控开关的第一端耦接所述第一晶体管的所述第二极，所述压控开关的第二端耦接所述电容器的第一端，所述压控开关被配置为在所述第一晶体管导通之后闭合以及在所述第一晶体管截止之前断开；

所述电容器的第二端耦接所述第一电压端。

3.根据权利要求2所述的电流采样电路，其中，所述输入信号端被输入第一方波信号，所述压控开关的受控输入端被输入第二方波信号，所述第一方波信号的有效电平在时域上覆盖所述第二方波信号的有效电平。

4.根据权利要求1所述的电流采样电路，其中，所述电流镜电路包括：第四晶体管和第五晶体管，

其中，所述第四晶体管的控制极耦接所述第五晶体管的控制极，所述第四晶体管的第一极耦接第二电压端，所述第四晶体管的第二极耦接所述第三晶体管的所述第二极和所述第四晶体管的所述控制极；

所述第五晶体管的第一极耦接所述第二电压端，所述第五晶体管的第二极耦接所述电流采样电路的所述输出端。

5.根据权利要求1所述的电流采样电路，其中，所述第二电压保持电路包括：第一电流源电路，

其中，所述第一电流源电路被配置为向所述运放的所述反相输入端提供第一电流以将所述运放的所述反相输入端的电压保持为与所述运放的所述同相输入端的电压相等。

6.根据权利要求5所述的电流采样电路，其中，所述第二晶体管导通时所述第二晶体管的漏源电流与所述第一电流的比值为K：1，K大于100。

7.根据权利要求5或6所述的电流采样电路，其中，所述第一电流源电路包括：第六晶体管，

其中，所述第六晶体管的控制极耦接偏置电压端，所述第六晶体管的第一极耦接所述第一电压端，所述第六晶体管的第二极耦接所述运放的所述反相输入端。

8.根据权利要求1所述的电流采样电路，其中，所述第一晶体管的宽长比是所述第二晶体管的宽长比的N倍，N大于1。

9.一种电流采样电路，包括：第一晶体管至第六晶体管、压控开关、电容器、以及运放，

其中，所述第一晶体管的控制极耦接第二晶体管的控制极和输入信号端，所述第一晶体管的第一极耦接所述第二晶体管的第一极和第一电压端，所述第一晶体管的第二极耦接所述压控开关的第一端；

所述第二晶体管的第二极耦接所述第六晶体管的第二极和所述运放的反相输入端；

第三晶体管的控制极耦接所述运放的输出端，所述第三晶体管的第一极耦接所述第二晶体管的所述第二极，所述第三晶体管的第二极耦接第四晶体管的控制极和第二极；

所述第四晶体管的所述控制极耦接第五晶体管的控制极，所述第四晶体管的第一极耦接第二电压端；

所述第五晶体管的第一极耦接所述第二电压端，所述第五晶体管的第二极耦接所述电流采样电路的输出端；

所述第六晶体管的控制极耦接偏置电压端，所述第六晶体管的所述第一极耦接所述第一电压端；

所述压控开关的第二端耦接所述电容器的第一端；

所述电容器的第二端耦接所述第一电压端。

10.根据权利要求9所述的电流采样电路，其中，所述输入信号端被输入第一方波信号，所述压控开关的受控输入端被输入第二方波信号，所述第一方波信号的有效电平在时域上覆盖所述第二方波信号的有效电平。