CN117121196A - 具有液态金属互连的封装衬底z分解 - Google Patents

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T·A·易卜拉欣
K·N·梅亚潘
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徐定颖
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Abstract

一种z分解的集成电路封装衬底组件包括第一衬底部件(无核心贴片)、第二衬底部件(核心贴片)和第三衬底部件(插入物)。无核心贴片包括更薄的电介质层和更高密度的路由，并且可以包括嵌入式桥，以允许附接到无核心贴片的集成电路管芯之间的通信。核心层充当无核心贴片和插入物之间的中间层互连，并且包括将核心贴片物理和电连接到无核心贴片和插入物的液态金属互连。核心贴片通孔包括液态金属插塞。一些通孔可以被磁性插塞包围并与磁性插塞同轴对准，以提供改善的功率信号传输。插入物包括较厚的电介质层和较低密度的路由。相对于单片衬底，该衬底组件可以降低成本并提供改进的整体产量和电性能。

Description

具有液态金属互连的封装衬底Z分解
相关申请的交叉引用
本申请要求2021年6月11日提交的美国专利申请号17/345，912的优先权，其名称为“具有液态金属互连的封装衬底Z分解”。该优先权申请通过引用结合于此。
背景技术
由于在连续的产品世代中需要更多性能，甚至在减小晶体管尺寸的情况下，高性能处理器的管芯面积也不断扩大。封装衬底中用于将信号从集成电路管芯路由到封装输入/输出引脚(焊盘或凸块)的构建层的数量已经随着增加管芯面积以及增加管芯和封装信号计数而增加。由于生产具有更多层的衬底所需的更复杂的衬底制造工艺，构建层计数的这种增加导致增加的封装成本和降低的产量。
附图说明
图1是未组装的衬底组件的横截面图。
图2是嵌入在第一衬底部件内的示例桥的横截面图。
图3是组装后的图1的衬底组件的横截面图。
图4A是包括衬底组件的示例集成电路部件的横截面图。
图4B是图4A的集成电路部件的俯视图。
图5A是未组装的衬底组件的局部横截面图。
图5B是组装后的图5A的衬底组件的局部横截面图。
图6A-6C是可以用在衬底部件中的示例通孔变型的横截面图。
图7A-7E示出了在衬底部件中创建包括液态金属的通孔的示例方法。
图8A-8F示出了在衬底部件上创建包括液态金属和表面互连的通孔的示例方法。
图9是组装衬底组件的示例方法。
图10是创建核心贴片(patch)的示例方法。
图11是根据本文公开的任何实施例的可以包括在衬底组件中的晶片和管芯的俯视图。
图12是根据本文公开的任何实施例的可以包括在衬底组件中的集成电路器件的横截面侧视图。
图13是根据本文公开的任何实施例的可以包括衬底组件的集成电路器件组件的横截面侧视图。
图14是根据本文公开的任何实施例的可以包括衬底组件的示例处理设备的框图。
具体实施方式
随着高性能处理器的性能在连续产品世代中推进，处理器管芯面积已经增加并将继续增加。管芯面积的增加和增加的处理器复杂性导致管芯和封装信号计数、封装衬底中的构建层的数量以及构建层所消耗的面积的增加，这继而可以导致增加的封装制造复杂性、产量损失和成本。
试图减少构建面积、构建层计数和改善封装衬底的现有方法包括X-Y分解、重构和z-分解。在这些方法中的一些方法中，可能限制产量的技术，诸如在封装衬底中使用嵌入式桥来在管芯之间路由信号，被包括在与其他衬底部件分离的衬底贴片部件中。
一些现有的z分解方法涉及中间层互连的使用，但是这些方法会降低信号性能。例如，在一种现有的z分解方法中，插入物上的贴片(PoINT)，中间层互连是由于有损耗的球栅阵列(BGA)互连而导致电损耗的点。PoINT解决方案遭受额外的缺点。由于PoINT解决方案中的贴片通常具有对称的正面和背面层计数，其中背面层用于功率信号路由的PoINT贴片导致浪费背面层的高互连路由能力。
本文公开的技术利用z分解方法中的液态金属互连来为集成电路部件提供衬底组件。所公开的衬底组件包括具有附接到一个或多个集成电路管芯的较高密度互连路由的无核心贴片、具有提供封装输入/输出和功率连接的较低密度互连路由的插入物、以及具有液态金属互连以将无核心贴片连接到插入物的核心贴片。
如此处所使用的，短语“通信地耦合”指的是部件向另一部件发送信号或从另一部件接收信号的能力。该信号可以是任何类型的信号，诸如输入信号、输出信号或功率信号。部件可以经由有线或无线通信介质(例如，导电迹线、导电接触、空气)向与其通信地耦合的另一部件发送或接收信号。通信地耦合的部件的示例包括位于同一封装中的集成电路管芯，其经由封装衬底中的嵌入式桥进行通信，以及附接到印刷电路板的集成电路部件，其向附接到印刷电路板的其他集成电路部件或电子器件发送信号或从其接收信号。
在以下描述中，阐述了具体细节，但是在没有这些具体细节的情况下，也可以实践本文描述的技术的实施例。还没有详细示出公知的电路、结构和技术，以避免模糊对本说明书的理解。诸如“实施例”、“各种实施例”、“一些实施例”等的短语可以包括特征、结构或特性，但是不是每个实施例都必须包括特定的特征、结构或特性。
一些实施例可以具有针对其他实施例描述的一些、全部特征，或者没有针对其他实施例描述的特征。“第一”、“第二”、“第三”等描述共同的对象，并指示所指的类似对象的不同实例。这样的形容词并不意味着这样描述的对象必须在时间或空间上、在等级上或以任何其他方式处于给定的顺序。“连接”可以指示元件直接物理或电接触，并且“耦合”可以指示元件协作或交互，但是它们可以或可以不直接物理或电接触。此外，关于本公开的实施例使用的术语“包括”、“包含”、“具有”等是同义的。由词语“基本上”修饰的术语包括与未修饰术语的含义略有不同的排列、取向、间隔或位置。例如，与通孔基本同轴对准的磁性插塞的中心轴线可能与通孔的中心轴线偏离若干度。在另一个示例中，被描述为基本上具有所列尺寸的衬底组件特征，诸如通孔宽度，可以在所列尺寸的百分之几内变化。
现在参考附图，这些附图不一定是按比例绘制的，其中相似或相同的数字可以用于表示不同附图中相同或相似的部分。不同附图中相似或相同数字的使用并不意味着包括相似或相同数字的所有附图构成单个或相同的实施例。具有不同字母后缀的相似数字可以代表相似部件的不同实例。附图通常通过示例而非限制的方式示出了本文件中讨论的各种实施例。
在以下描述中，出于解释的目的，阐述了许多具体细节，以便提供对其的透彻理解。然而，显而易见的是，可以在没有这些具体细节的情况下实践新颖的实施例。在其他实例中，为了便于其描述，以框图形式示出了公知的结构和器件。意图是覆盖权利要求的范围内的所有修改、等同物和替代物。
图1是未组装的衬底组件的横截面图。衬底组件100包括第一衬底部件104、第二衬底部件108和第三衬底部件112。第一衬底部件104可以被称为无核心贴片，并且可以特征在于相对于第二和第三衬底部件112更薄的电介质和互连层以及更高密度互连路由，并且包括一个或多个嵌入式桥，以允许所附接的集成电路管芯之间的通信。第二衬底部件108可以被称为核心贴片，并且可以特征在于比无核心贴片中的电介质层更厚的电介质层，并且充当中间层互连以将第一衬底部件104连接到第三衬底部件112。第三衬底部件112可以被称为插入物，并且可以特征在于相对于第一衬底部件104更厚的电介质和互连层以及更低密度互连路由。当组装时，衬底组件100提供了从集成电路管芯到封装外部的信号的路由，以及将这些信号从集成电路管芯连接的较细节距空间转换到封装连接的较松节距。
第一衬底部件104包括印刷电路板(PCB)，该印刷电路板包括电介质层116和互连层120。各个互连层120设置在相邻的电介质层116之间，并包括导电迹线124。第一衬底部件104被示为具有六个电介质层116和五个互连层120。第一衬底部件104可以被认为是具有单侧互连路由的衬底部件。因此，第一衬底部件104可以被认为是“5-0-0”衬底部件，具有五个正面互连路由层(互连层120)、零个核心互连路由层和零个背面互连层。第一衬底部件104的第一面128包括由绝缘材料136分离的导电接触138和附接到导电接触138的耦合部件132。导电接触138附接到耦合部件132，耦合部件132可以是例如LGA焊球或焊料凸块。与第一衬底部件104相对的第二面140包括由绝缘材料148分离的导电接触144。过孔146将相邻互连层120的导电迹线124或导电接触138或144连接到导电迹线124。
第一衬底部件104是无核心元件，因为电介质层116和互连层120没有布置在比电介质层116厚的一个或多个“核心”电介质层周围。在一些实施例中，电介质层116包括Anijomoto构建膜。
第一衬底部件104还包括嵌入式桥122，其提供附接到第一面128的集成电路管芯之间的通信。图2是嵌入在第一衬底部件内的示例桥(例如，桥122)的横截面图。第一衬底部件204包括电介质层206。第一集成电路管芯208经由连接到管芯导电接触264和衬底导电接触210的耦合部件256附接到衬底部件204的面212。第二集成电路管芯216经由连接到管芯导电接触266和衬底导电接触220的耦合部件260附接到面212。
桥导电接触224和226位于桥200的面228上。桥过孔232和桥导电迹线236在导电接触224和226之间提供导电路径。衬底过孔240和衬底导电迹线244提供了从衬底导电接触210到桥导电接触224的导电路径，并且衬底过孔248和衬底导电迹线252提供了从衬底导电接触220到桥导电接触226的导电路径。导电接触210、220、224、226、过孔232、240、248和导电迹线236、244、252一起提供集成电路管芯208和216之间的导电路径，从而允许它们通信地耦合。
尽管嵌入式桥200被示出为完全嵌入在衬底部件204内，但是在一些实施例中，它可以部分嵌入，其中桥面228是第一衬底部件204的面212的一部分。在这样的实施例中，桥导电接触224和226可以位于衬底部件204的面212处，并且集成电路管芯208和212可以分别经由耦合部件256和260连接到桥导电接触224和226。
回到图1，第二衬底部件108包括印刷电路板，该印刷电路板包括第一面156、相对的第二面160和电介质层152。尽管在电介质层152之间没有互连层，但是在其他实施例中，第二衬底部件108可以包括设置在一对或多对相邻电介质层152之间、第一面156上和/或第二面160上的互连层。第二衬底部件108还包括延伸穿过第二衬底部件108的通孔164和168。各个通孔164和168包括液态金属插塞170。包括液态金属的耦合部件174(液态金属耦合部件)位于第一面156处的通孔164和168的端部，并且液态金属耦合部件178位于第二面160处的通孔164和168的端部。液态金属耦合部件可以是作为液态金属印刷过程的结果而已经被放置在期望位置的一定量的液态金属。
在本文所述的任何实施例中，液态金属互连是衬底部件的任何互连，该衬底部件包括包含导电材料的通孔、位于衬底部件的第一面上并设置在通孔的第一端的第一耦合部件，以及第二耦合部件，其位于与第一面相对的衬底部件的第二面上，并且设置在与通孔的第一端相对的通孔的第二端，并且其中通孔、第一耦合部件和第二耦合部件中的至少一个包括液态金属。
通孔164被包括磁性材料的插塞186(磁性插塞)包围。在一些实施例中，磁性插塞186与磁性插塞186围绕的通孔164基本上同轴对准。也就是说，磁性插塞和通孔具有基本相同的中心轴线(例如，轴线185)。磁性插塞186可以充当嵌入式电感器，其改善功率信号的质量(例如，通过减少压降和/或纹波)，该功率信号可以通过通孔164被路由到集成电路管芯或集成在集成电路管芯上的电压调节器(例如，完全集成的电压调节器(FIVR))。通孔168没有围绕它们的磁性插塞。在一些实施例中，非功率信号通过未被磁性插塞包围的通孔(例如，通孔168)路由，并且功率信号可以通过被磁性插塞包围的通孔(例如，通孔164)路由。磁性插塞186可以包括磁性膏(诸如Anijomoto磁性膏)、锰铁氧体、锰/锌铁氧体或其他合适的磁性材料。
尽管第二衬底部件108被示为包括五个电介质层152，但是在其他实施例中，第二衬底部件108可以具有更少(并且少至仅仅一个电介质层)或更多的电介质层。此外，如下面将更详细讨论的，具有导电迹线的互连层可以位于面156和/或面160上，以允许信号在第二衬底部件108的任一面或两面上路由。在第一和第二面156和160上具有互连路由的实施例中，第二衬底部件108可以被认为是具有零个正面层、两个核心层和零个背面层的“0-2-0”衬底部件。
第二衬底部件108可以被称为核心贴片，因为电介质层152比第一衬底部件中的电介质层116厚。在一些实施例中，电介质层152可以由环氧树脂、玻璃纤维增强的环氧树脂、具有无机填料的环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。
插塞170和耦合部件174和178可以包括任何合适的液态金属，该液态金属在衬底组件的正常操作温度下是液态的。在一些实施例中，液态金属包括镓或镓合金，诸如例如镓和铟的合金、镓、铟和锡的共晶合金以及镓、铟和锌的共晶合金。插塞170和耦合部件174和148中使用的液态金属可以是柔性的和可拉伸的。因此，它们可以适应制造变化，这可以导致产量的提高和改善的机械强度。例如，液态金属耦合部件174和178可以适应封装的集成电路部件中的弯曲或翘曲，或者衬底组件部件之间的弯曲或翘曲中的差异。
在一些实施例中，第二衬底部件108可以是硅插入物，其中硅通孔(TSV)用于路由信号通过部件。在这样的实施例中，液态金属耦合部件可以设置在TSV的端部。
第三衬底部件112包括印刷电路板(PCB)，该印刷电路板包括电介质层182和互连层184。各个互连层184设置在相邻的电介质层之间，并且包括一个或多个导电迹线187。第三衬底部件112被示为具有七个电介质层182和六个互连层184，但是在其他实施例中，第三衬底部件112可以具有更多或更少的电介质或互连层。在一些实施例中，第三衬底部件112包括12个互连层。第三衬底部件112的第一面191包括由绝缘材料190分离的导电接触188。第三衬底部件112的第二面192包括由绝缘材料196分离的导电接触194。过孔198将属于相邻互连层184或导电接触188或194的导电迹线187连接到导电迹线187。导电接触194可以是LGA(连接盘(land)栅格阵列)焊盘，当包括衬底组件的集成电路部件插入插座时，插座引脚可以连接到该焊盘。在其他实施例中，导电接触194可以附接到诸如焊球或焊料凸块之类的耦合部件，用于将包括衬底组件100的集成电路部件直接附接到印刷电路板(例如，母板、系统板、主板、插入物)。在一些实施例中，第三衬底部件112是堆叠过孔层压核心(SVLC)。
绝缘材料136、148、190和196可以包括阻焊剂或另一种绝缘材料。耦合部件132和256可以是本文描述的任何耦合部件，例如焊球或焊料凸块。导电接触138、144、188和194可以是本文所述的任何导电接触，诸如例如接合垫。
衬底组件100提供了优于插入物上贴片(PoINT)封装衬底实施例的优点。PoINT解决方案的贴片部件包括任一侧带有构建层的核心中间部分。由于贴片部件上更远离集成电路管芯的构建层通常用于路由功率信号，这些构建层可以提供的高密度路由益处可能被浪费。相比之下，一起考虑的第一和第二衬底部件104和108仅在核心中间部分-无核心贴片104的一侧上包括高密度互连路由能力。这导致第一和第二衬底部件相对于PoINT贴片共同具有更少的层，这可以转化为衬底组件100相对于PoINT衬底实施例的更低的总z高度。此外，与PoINT实施例中使用的球栅阵列(BGA)焊球相比，使用液态金属互连来连接衬底部件提供了损耗更小的电连接。此外，液态金属互连比其他类型的互连可更容易脱离。这允许通过容易地将有缺陷的衬底部件换成不同的衬底部件来而不必施加额外的热量(例如，使用回流炉)来实现分离对衬底组件中低产量部件的改进的风险管理。此外，将可能对产量有负面影响的嵌入式桥的使用归属于无核心贴片提高了衬底组件的总产量，因为在发现无核心贴片有缺陷时，好的核心贴片和好的插入物可以与不同的无核心贴片一起重新使用。
图3是组装后的图1的衬底组件的横截面图。第一衬底部件104经由液态金属耦合部件174附接到第二衬底部件108，并且第三衬底部件112经由液态金属耦合部件178附接到第二衬底部件108。组装的衬底组件100可以被认为是“5-0-6”衬底，具有六个正面互连层(第三衬底部件112的六个内部互连路由层)、零核心互连路由层(互连层184)和五个背面互连路由层(互连层120)。
图4A是包括衬底组件的示例集成电路部件的横截面图。集成电路部件400包括经由第一耦合部件416(例如，BGA焊球、焊料凸块)附接到衬底组件408的多个集成电路管芯404。第一耦合部件416可附接到位于集成电路管芯404上的管芯导电接触(例如，焊盘、凸块)(未示出)。衬底组件408包括经由第一耦合部件416附接到集成电路管芯404的第一衬底部件412(例如，第一衬底部件104)。第一衬底部件412经由第二耦合部件424附接到第二衬底部件428，并且第二衬底部件428继而经由第三耦合部件436附接到第三衬底部件432。集成电路部件400经由第四耦合部件444附接到印刷电路板440。集成电路部件400包括包封集成电路管芯404和衬底组件408的包封物448。包封物448可以包括金属、陶瓷、塑料或其组合。
集成电路部件400可以通信地耦合到附接到印刷电路板440的一个或多个其他部件，诸如另一集成电路部件(例如，存储器、处理器单元、网络接口控制器、I/O控制器)或任何其他处理设备部件(例如，电池、天线)。集成电路400和印刷电路板440可以位于电子设备的外壳中。
图4B是图4A的集成电路部件的俯视图。集成电路部件400包括四个集成电路管芯404。通过具有带有较高密度互连路由(例如，第一衬底部件412)和较低密度互连路由(例如，第三衬底部件432)的分离的衬底部件，提供较高密度互连路由的部件的x-y面积可以小于提供较低密度互连路由的部件的x-y面积。图4B示出了第一衬底部件412的x-y面积小于第三衬底部件432的x-y面积。第二衬底部件428在图4A和4B中被示为具有比第一衬底部件412稍大的x-y面积，但是在其他实施例中，部件428的x-y面积可以比所示的更大或更小。通常，第二衬底部件428的x-y面积可以是大于或等于第一衬底部件412的面积并且小于或等于第三衬底部件432的面积的任何面积。
在一些实施例中，集成电路管芯404包括不同类型的集成电路管芯(例如，高性能处理器单元、高效(低功率)处理器单元、存储器)。包括不同类型的集成电路管芯404的集成电路部件400可以被称为异构集成电路部件。
图5A和5B示出了包括突起的衬底组件。图5A是未组装的衬底组件的局部横截面图。衬底组件500类似于图1所示的衬底组件100，并且包括第一衬底部件504、第二衬底部件508和第三衬底部件512。部分示出了第一和第三部件504和512。第一衬底部件504的各个导电接触544包括从部件504的面540延伸的突起590。位于第三部件512的面586上的导电接触588包括类似的突起596。突起590和596可以有助于提高第二部件508与第一和第三衬底部件504和512之间的连接的机械强度、可靠性和/或电性能。在一些实施例中，突起590和596可以包括金属，诸如铜。在其他实施例中，突起590和596可以包括其他金属或其他导电材料。
突起590和594可以进一步帮助衬底部件之间的连接性，因为液态金属耦合部件的拉伸性可以使部件之间的连接成为自对准连接。一旦突起590或594已经接触液态金属耦合部件，如果突起经历横向位移，液态金属可以拉伸以保持互连与突起的物理和电接触。
图5B是组装后的图5A的衬底组件的局部横截面图。突起590延伸到液态金属耦合部件574中，并且突起594延伸到液态金属耦合部件598中。突起590和594被图示为具有柱状形状因子，但是在其他实施例中可以具有不同的形状或纵横比。在一些实施例中，突起590和594可以具有焊盘形状。在突起590包括柱的实施例中，柱可以包括焊料帽。
图6A-6C是可以用在第二衬底部件(例如，核心贴片)中的示例通孔变型的横截面图。通孔604和608延伸穿过核心贴片600的电介质层612，其中通孔604被磁性插塞616包围并基本上与磁性插塞616同轴对准(同轴通孔)，并且通孔608没有被磁性插塞包围。图6A示出了包括通孔的示例核心贴片600，该通孔包括液态金属和液态金属耦合部件。核心贴片600包括通孔604-1和608-1，通孔604-1和608-1包括含有液态金属的插塞620。通孔604-1和608-1附接到液态金属耦合部件624。这样，图6A中的通孔604-1和608-1分别类似于图1所示的通孔164和168。
在一些实施例中，由磁性插塞包围的通孔的通孔到通孔间距(尺寸A)在10-100μm的范围内。在一些实施例中，尺寸A可以基本上为450um或550um。在一些实施例中，没有被磁性插塞包围的通孔的通孔到通孔间距(尺寸A’)可以基本上是325um或332.5um。在一些实施例中，包括磁性插塞的通孔的宽度(例如，钻孔直径)(尺寸B)在100-600μm的范围内。在一些实施例中，尺寸B可以基本上为350um或450um。在一些实施例中，包括液态金属的通孔插塞的宽度(例如钻孔直径)(尺寸C)在100-600μm的范围内。在一些实施例中，尺寸C可以基本上是0.15um。在一些实施例中，通孔插塞的高度(尺寸D)在100-1200μm的范围内。在一些实施例中，包括液态金属的耦合部件从衬底部件的面突出的距离(尺寸E)在5-200μm的范围内。在一些实施例中，设置在包围磁性插塞的通孔的端部的包括液态金属的耦合部件的宽度(尺寸G)可以基本上是295um、320um或350um。在一些实施例中，设置在未被磁性插塞包围的通孔的端部的包括液态金属的耦合部件的宽度(尺寸H)可以基本上是265um。
图6B示出了示例核心贴片600，其包括包含液态金属的镀通孔和包含液态金属的耦合部件。在图6B的实施例中，核心贴片600包括通孔604-2和608-2，通孔604-2和608-2包括含有液态金属的插塞620。包括液态金属的耦合部件624位于通孔604-2和608-2的端部。通孔604-2和608-2的壁634镀有包括导电材料的层628。在一些实施例中，层628包括铜，尽管在其他实施例中可以使用其他合适的导电材料。在一些实施例中，沿着通孔的壁的层628的厚度(尺寸F)在5-50μm的范围内。
图6C示出了示例性核心贴片600，其包括镀通孔和包含液态金属的耦合部件。在图6C的实施例中，核心贴片600包括具有包括非液态金属导电材料(例如，铜)的插塞630的通孔604-3和608-3，以及设置在通孔604-3和608-3的端部的包括液态金属的耦合部件624。
在一些实施例中，通孔604-1、604-2、608-1和608-2没有被插塞620完全填充。也就是说，这些通孔可以被插塞620和630部分填充。在一些实施例中，插塞620和630可以包含空隙。在一些实施例中，插塞620可以包括除液态金属之外的一种或多种材料(例如，铜或另一种导电材料)。在这些实施例中，插塞620可以包括液态金属和非液态金属材料的混合物，或者一个或多个液态金属区域和一个或多个非液态金属材料区域的组合。
尽管图6A-6C中的衬底部件600被示出为在两面上都具有包括液态金属的耦合部件，但是在其他实施例中，衬底部件的仅一面上的耦合部件可以包括液态金属，并且另一面上的耦合部件可以包括不同的导电材料，诸如铜。
图7A-7E示出了在核心贴片中创建包括液态金属的通孔的示例方法。图7A示出了将在其中形成通孔的衬底部件700(例如，第二衬底部件108、508、600)。衬底部件700是包括电介质层704的电路板。图7B示出了在衬底部件700中创建包括磁性材料的插塞708。磁性插塞708是通过钻出穿过衬底部件700的孔、用磁性材料填充该孔、去除过多的磁性材料并在已经填充该孔之后固化衬底部件而创建的。在一些实施例中，去除过多的磁性材料可以包括研磨掉过多的磁性材料。磁性材料可以包括磁性膏(诸如Anijomoto磁性膏)、锰铁氧体、锰/锌铁氧体或其他合适的磁性材料。图7C示出了将管芯附接膜712添加到衬底部件700的第一面716和相对的第二面720。
图7D示出了在其中将创建互连插塞的衬底部件700中创建孔724。孔724通过钻透衬底部件700的电介质层704来创建，并且孔726通过钻透磁性插塞708来创建。孔724和726可以具有相同或不同的宽度。在一些实施例中，孔726的创建可以包括使用高压水射流作为冲洗过程，而不是去污过程，以从孔726中去除碎屑。图7E示出了包括液态金属的通孔728的创建和包括液态金属的耦合部件736的创建。通孔728的创建包括在孔724和726中创建包括液态金属的插塞732。耦合部件736的创建包括在核心贴片的第一面716和第二面720上印刷液态金属特征。在衬底部件的面上印刷液态金属特征可以包括用于印刷液态金属特征的现有方法，诸如在美国专利号9,835,648(2017年12月5日公布)中公开的。
图8A-8F示出了在核心贴片上创建包括液态金属和表面互连的通孔的示例方法。图8A-8B示出了在衬底部件800(例如，第二衬底部件108、508、600)中创建磁性插塞808，衬底部件800是包括电介质层804的电路板。磁性插塞的创建可以如上面关于图7A-7B所讨论的那样执行。图8C示出了将导电层822添加到衬底部件的第一面816和相对的第二面820。导电层822可以包括铜或其他合适的导电材料。图8D示出了在第一和第二面816和820上创建导电迹线特征826。导电迹线特征826可通过光刻工艺创建，其中图案从掩模转移，并且导电层822的不受掩模保护的区域被选择性地去除，例如，经由化学蚀刻。图8E示出了将管芯附接膜812添加到第一面816和相对的第二面820。
图8F示出了包括液态金属的通孔828和包括液态金属的耦合部件836的创建。通孔830是通过钻透衬底部件800的电介质层804以创建延伸穿过核心贴片的孔并且在孔中创建包括液态金属的插塞832而创建的。通孔828是通过钻透衬底部件800的磁性材料插塞808以创建延伸穿过核心贴片的孔并且在孔中创建包括液态金属的插塞832来创建的。在一些实施例中，孔的创建可以包括使用高压水射流作为冲洗，以从孔中去除碎屑。耦合部件836的创建包括在核心贴片的第一面816和第二面820上印刷液态金属特征，这可以使用现有方法来执行，如上所述。导电迹线特征826可以允许信号在衬底部件的任一面上路由和/或电连接多个耦合部件。尽管图中未示出，但是包括液态金属的耦合部件可以在耦合部件和包括液态金属的通孔插塞之间具有包括导电材料的一个或多个层，诸如铜或其他合适的导电材料的层。
图9是组装衬底组件的示例方法。方法900可以由例如集成电路部件供应商来执行。在910，第一衬底部件被附接到第二衬底部件。在920，第三衬底部件被附接到第二衬底部件。第一衬底部件包括：位于第一衬底部件的面上的多个第一导电接触；包括导电迹线的一个或多个第一互连层；一个或多个第一电介质层，所述第一互连层中的各个互连层设置在相邻的第一电介质层之间。第二衬底部件包括：一个或多个第二电介质层；包括液态金属的多个第一耦合部件；包括液态金属的多个第二耦合部件；以及延伸穿过第二电介质层的多个通孔，通孔中的各个通孔具有设置在各个通孔的第一端的第一耦合部件和设置在与各个通孔的第一端相对的通孔的第二端的第二耦合部件。第三衬底部件包括：位于第三衬底部件的面上的多个第二导电接触；包括导电迹线的一个或多个第二互连层；和一个或多个第三电介质层，第二互连层中的各个第二互连层设置在相邻的第三电介质层之间。多个第一耦合部件连接到多个第一导电接触。多个第二耦合部件连接到多个第二导电接触。第二衬底部件设置在第一衬底部件和第三衬底部件之间。
在其他实施例中，方法900可以包括额外的要素，例如，方法900可以进一步包括在不施加热量来实现脱离的情况下从第二衬底部件脱离第一衬底部件；以及将不同的第一衬底部件附接到第二衬底部件以替换第一衬底部件。在另一个示例中，方法900可以进一步包括在不施加热量来实现脱离的情况下从第一衬底部件脱离第三衬底部件；以及将不同的第三衬底部件附接到第二衬底部件，以替换第一衬底部件。
图10是创建核心贴片的示例方法。方法1000可以由集成电路供应商来执行。在1100，穿过包括多个电介质层的电路板钻出第一孔，第一孔延伸穿过多个电介质层。在1110，用包括磁性材料的第一插塞填充第一孔。在1120，穿过第一插塞钻出第二孔。在1130，用包含液态金属的第二插塞填充第二孔，第二插塞被第一插塞包围并与第一插塞基本上同轴对准。
在其他实施例中，方法1000可以包括额外的要素。例如，方法1000可以进一步包括在电路板的第一面上印刷包括液态金属的耦合部件，该耦合部件设置在第二插塞的端部。在另一个示例中，方法1000可以进一步包括用包含铜的层镀覆第一孔的壁。
图11是晶片1100和管芯1102的俯视图，晶片1100和管芯1102可以包括在本文公开的任何衬底组件(例如，作为包括衬底组件的衬底部件中的任何一个)或者附接到衬底组件的集成电路管芯中。晶片1100可以由半导体材料组成，并且可以包括一个或多个管芯1102，所述一个或多个管芯1102具有形成在晶片1100的表面上的集成电路结构。各个管芯1102可以是包括任何合适的集成电路的集成电路产品的重复单元。在半导体产品的制造完成之后，晶片1100可以经历分割工艺，其中管芯1102彼此分离以提供集成电路产品的分立“芯片”。管芯1102可以是任何集成电路管芯。管芯1102可以包括一个或多个晶体管(例如，下文论述的图12的晶体管1240中的一些)、用以将电信号路由到晶体管的支持电路、无源部件(例如，信号迹线、电阻器、电容器或电感器)和/或任何其它集成电路部件。在一些实施例中，晶片1100或管芯1102可以包括存储器设备(例如，随机存取存储器(RAM)设备，诸如静态RAM(SRAM)设备、磁性RAM(MRAM)设备、电阻RAM(RRAM)设备、导电桥接RAM(CBRAM)设备等)、逻辑设备(例如，AND(与)、OR(或)、NAND(与非)或NOR(或非)门)、衬底核心贴片(例如，第二衬底部件108)或任何其他合适的电路元件。这些设备中的多个可以组合在单个管芯1102上。例如，由多个存储器设备形成的存储器阵列可与处理器单元(例如，图14的处理器单元1402)或被配置成将信息存储在存储器设备中或执行存储在存储器阵列中的指令的其它逻辑形成在同一管芯1102上。本文公开的各种集成电路部件可以使用管芯到晶片组装技术来制造，其中位于集成电路部件内的一些集成电路管芯被附接到包括其他集成电路管芯的晶片1100，并且晶片1100随后被分割。
图12是集成电路器件1200的横截面侧视图，该集成电路器件1200可以被包括在本文公开的任何衬底组件中或附接到本文公开的任何衬底组件。一个或多个集成电路器件1200可以包括在一个或多个管芯1102中(图11)。集成电路器件1200可以形成在管芯衬底1202(例如，图11的晶片1100)上，并且可以包括在管芯(例如，图11的管芯1102)中。管芯衬底1202可以是由包括例如n型或p型材料系统(或两者的组合)的半导体材料系统组成的半导体衬底。管芯衬底1202可以包括例如使用体硅或绝缘体上硅(SOI)子结构形成的晶体衬底。在一些实施例中，管芯衬底1202可以使用替代材料形成，替代材料可以与硅结合或者不与硅结合，替代材料包括但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。被分类为II-VI族、III-V族或IV族的另外的材料也可以用于形成管芯衬底1202。尽管这里描述了可以由其形成管芯衬底1202的材料的若干示例，但是可以使用可以用作集成电路器件1200的基础的任何材料。管芯衬底1202可以是单切管芯(例如，图11的管芯1102)或晶片(例如，图11的晶片1100)的一部分。
集成电路器件1200可以包括设置在管芯衬底1202上的一个或多个器件层1204。器件层1204可以包括形成在管芯衬底1202上的一个或多个晶体管1240(例如，金属氧化物半导体场效应晶体管(MOSFET))的特征。晶体管1240可以包括例如一个或多个源极和/或漏极(S/D)区1220、控制S/D区1220之间的电流的栅极1222以及一个或多个S/D接触1224，以路由到或来自S/D区1220的电信号。为了清楚起见，晶体管1240可以包括未示出的附加特征，诸如器件隔离区、栅极接触等。晶体管1240不限于图12所示的类型和配置，并且可以包括各种其他类型和配置，诸如例如平面晶体管、非平面晶体管或两者的组合。非平面晶体管可以包括FinFET晶体管，诸如双栅极晶体管或三栅极晶体管，以及环绕或全环绕栅极晶体管，诸如纳米带、纳米片或纳米线晶体管。
各个晶体管1240可以包括由至少两层形成的栅极1222、栅极电介质和栅极电极。栅极电介质可以包括一层或多层的堆叠。一个或多个层可以包括氧化硅、二氧化硅、碳化硅和/或高k电介质材料。
高k电介质材料可以包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌的元素。可以在栅极电介质中使用的高k材料的示例包括但不限于氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物和铌酸铅锌。在一些实施例中，当使用高k材料时，可以在栅极电介质上执行退火工艺以改善其质量。
取决于晶体管1240是p型金属氧化物半导体(PMOS)还是n型金属氧化物半导体(NMOS)晶体管，栅极电极可以形成在栅极电介质上，并且可以包括至少一种p型功函数金属或n型功函数金属。在一些实施方式中，栅极电极可以由两个或更多个金属层的堆叠组成，其中一个或多个金属层是功函数金属层，并且至少一个金属层是填充金属层。出于其他目的，可以包括另外的金属层，诸如阻挡层。
对于PMOS晶体管，可以用于栅极电极的金属包括但不限于钌、钯、铂、钴、镍、导电金属氧化物(例如，氧化钌)，以及下面参考NMOS晶体管讨论的任何金属(例如，用于功函数调节)。对于NMOS晶体管，可用于栅极电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金、这些金属的碳化物(例如，碳化铪、碳化锆、碳化钛、碳化钽和碳化铝)，以及上文参考PMOS晶体管讨论的任何金属(例如，用于功函数调节)。
在一些实施例中，当沿着源极-沟道-漏极方向观察晶体管1240的横截面时，栅极电极可以由U形结构组成，该U形结构包括基本平行于管芯衬底1202的表面的底部和基本垂直于管芯衬底1202的顶表面的两个侧壁部分。在其他实施例中，形成栅极电极的金属层中的至少一个可以简单地是基本平行于管芯衬底1202的顶表面的平面层，并且不包括基本垂直于管芯衬底1202的顶表面的侧壁部分。在其他实施例中，栅极电极可以由U形结构和平面非U形结构的组合组成。例如，栅极电极可以由形成在一个或多个平面的非U形层上的一个或多个U形金属层组成。
在一些实施例中，一对侧壁间隔物可以形成在栅极堆叠的相对侧上，以支撑栅极堆叠。侧壁间隔物可以由诸如氮化硅、氧化硅、碳化硅、掺杂碳的氮化硅和氮氧化硅的材料形成。用于形成侧壁间隔物的工艺在本领域中是众所周知的，并且通常包括沉积和蚀刻工艺步骤。在一些实施例中，可以使用多个间隔物对；例如，两对、三对或四对侧壁间隔物可以形成在栅极堆叠的相对侧上。
S/D区1220可以邻近各个晶体管1240的栅极1222形成在管芯衬底1202内。例如，可以使用注入/扩散工艺或蚀刻/沉积工艺来形成S/D区1220。在前一种工艺中，诸如硼、铝、锑、磷或砷的掺杂剂可以被离子注入到管芯衬底1202中，以形成S/D区1220。激活掺杂剂并使它们进一步扩散到管芯衬底1202中的退火工艺可以跟随离子注入工艺。在后一工艺中，可以首先蚀刻管芯衬底1202，以在S/D区1220的位置处形成凹陷。然后可以执行外延沉积工艺，以用用于制造S/D区1220的材料填充凹陷。在一些实施方式中，可以使用诸如硅锗或碳化硅的硅合金来制造S/D区1220。在一些实施例中，外延沉积的硅合金可以用诸如硼、砷或磷的掺杂剂原位掺杂。在一些实施例中，S/D区1220可以使用一种或多种替代的半导体材料形成，诸如锗或III-V族材料或合金。在进一步的实施例中，一层或多层金属和/或金属合金可以用于形成S/D区1220。
诸如功率和/或输入/输出(I/O)信号的电信号可以通过设置在器件层1204上的一个或多个互连层(在图12中示为互连层1206-1210)被路由到器件层1204的器件(例如，晶体管1240)和/或从器件层1204的器件(例如，晶体管1240)路由。例如，器件层1204的导电特征(例如，栅极1222和S/D接触1224)可以与互连层1206-1210的互连结构1228电耦合。一个或多个互连层1206-1210可以形成集成电路器件1200的金属化堆叠(也称为“ILD堆叠”)1219。
互连结构1228可以布置在互连层1206-1210内，以根据多种设计来路由电信号；特别地，该布置不限于图12所示的互连结构1228的特定配置。尽管图12中描绘了特定数量的互连层1206-1210，但是本公开的实施例包括具有比所描绘的更多或更少的互连层的集成电路器件。
在一些实施例中，互连结构1228可以包括填充有诸如金属的导电材料的线1228a和/或过孔1228b。线1228a可以被布置成在与器件层1204形成在其上的管芯衬底1202的表面基本平行的平面的方向上路由电信号。例如，从图12的角度来看，线1228a可以在进出页面的方向上和/或在穿过页面的方向上路由电信号。过孔1228b可以被布置成在基本垂直于器件层1204形成在其上的管芯衬底1202的表面的平面的方向上路由电信号。在一些实施例中，过孔1228b可以将不同互连层1206-1210的线1228a电耦合在一起。
互连层1206-1210可以包括设置在互连结构1228之间的电介质材料1226，如图12所示。在一些实施例中，设置在互连层1206-1210的不同互连层中的互连结构1228之间的电介质材料1226可以具有不同的成分；在其他实施例中，不同互连层1206-1210之间的电介质材料1226的成分可以相同。器件层1204也可以包括设置在晶体管1240和金属化堆叠底层之间的电介质材料1226。包括在器件层1204中的电介质材料1226可以具有与包括在互连层1206-1210中的电介质材料1226不同的成分；在其他实施例中，器件层1204中的电介质材料1226的成分可以与互连层1206-1210中的任何一个中包括的电介质材料1226相同。
第一互连层1206(称为金属1或“M1”)可以直接形成在器件层1204上。在一些实施例中，如图所示，第一互连层1206可以包括线1228a和/或过孔1228b。第一互连层1206的线1228a可以与器件层1204的接触(例如，S/D接触1224)耦合。第一互连层1206的过孔1228b可以与第二互连层1208的线1228a耦合。
第二互连层1208(称为金属2或“M2”)可以直接形成在第一互连层1206上。在一些实施例中，第二互连层1208可以包括过孔1228b，以将第二互连层1208的线1228与第三互连层1210的线1228a耦合。尽管为了清楚起见，线1228a和过孔1228b在结构上用各个互连层内的线划界，但是在一些实施例中，线1228a和过孔1228b在结构上和/或材料上可以是连续的(例如，在双镶嵌工艺期间同时填充)。
根据结合第二互连层1208或第一互连层1206描述的类似技术和配置，可以在第二互连层1208上连续形成第三互连层1210(称为金属3或“M3”)(以及根据需要的附加互连层)。在一些实施例中，在集成电路器件1200的金属化堆叠1219中“较高”(即，更远离器件层1204)的互连层可以比金属化堆叠1219中较低的互连层更厚，较高互连层中的线1228a和过孔1228b比较低互连层中的线和过孔更厚。
集成电路器件1200可以包括阻焊材料1234(例如，聚酰亚胺或类似材料)和形成在互连层1206-1210上的一个或多个导电接触1236。在图12中，导电接触1236被示出为采用接合垫的形式。导电接触1236可以与互连结构1228电耦合，并且被配置为将(多个)晶体管1240的电信号路由到外部器件。例如，焊料接合可以形成在一个或多个导电接触1236上，以将包括集成电路器件1200的集成电路管芯与另一个部件(例如，印刷电路板)机械和/或电耦合。集成电路器件1200可以包括额外的或替代的结构来路由来自互连层1206-1210的电信号；例如，导电接触1236可以包括将电信号路由到外部部件的其他类似特征(例如，柱、引脚、支柱)。适当时，导电接触1236可以用作本文公开的各种实施例中示出和描述的导电接触。
在其中集成电路器件1200是双侧管芯的一些实施例中，集成电路器件1200可以在(多个)器件层1204的相对侧上包括另一个金属化堆叠(未示出)。该金属化堆叠可以包括如上参考互连层1206-1210所讨论的多个互连层，以在(多个)器件层1204和集成电路器件1200的与导电接触1236相对的一侧上的附加导电接触(未示出)之间提供导电路径(例如，包括导电线和过孔)。适当时，这些额外的导电接触可用作本文公开的各种实施例中示出和描述的导电接触。
在其中集成电路器件1200是双侧管芯的其他实施例中，集成电路器件1200可以包括穿过管芯衬底1202的一个或多个硅通孔(TSV)；这些TSV可以与(多个)器件层1204接触，并且可以在(多个)器件层1204和集成电路器件1200的与导电接触1236相对的一侧上的附加导电接触(未示出)之间提供导电路径。适当时，这些额外的导电接触可用作本文公开的各种实施例中示出和描述的导电接触。多个集成电路器件1200可以与各个堆叠器件中的一个或多个TSV堆叠，以提供从一个器件到堆叠中任何其他器件之间的连接。例如，一个或多个高带宽存储器(HBM)集成电路管芯可以堆叠在基础集成电路管芯的顶部，并且HBM管芯中的TSV可以提供各个HBM和基础集成电路管芯之间的连接。导电接触可以在堆叠中的相邻集成电路管芯之间提供额外的连接。在一些实施例中，导电接触可以是细节距焊料凸块(微凸块)。
图13是集成电路器件组件1300的横截面侧视图，该集成电路器件组件1300可以包括本文公开的任何衬底组件。在一些实施例中，集成电路器件组件1300可以是衬底组件100。集成电路器件组件1300包括设置在电路板1302(可以是母板、系统板或主板)上的多个部件。集成电路器件组件1300包括设置在电路板1302的第一面1340和电路板1302的相对的第二面1342上的部件；通常，部件可以设置在一个或两个面1340和1342上。下面参考集成电路器件组件1300讨论的任何集成电路部件可以采取本文公开的衬底组件或衬底部件的实施例中的任何合适的实施例的形式。
在一些实施例中，电路板1302可以是包括多个金属(或互连)层的印刷电路板(PCB),所述多个金属(或互连)层通过电介质材料层彼此分离并通过导电过孔互连。各个金属层包括导电迹线。任何一个或多个金属层可以以期望的电路图案形成，以在耦合到电路板1302的部件之间路由电信号(可选地与其他金属层结合)。在其他实施例中，电路板1302可以是非PCB衬底。在一些实施例中，电路板1302可以是例如电路板440。图13所示的集成电路器件组件1300包括通过耦合部件1316耦合到电路板1302的第一面1340的插入物上封装结构1336。耦合部件1316可以将插入物上封装结构1336电耦合和机械耦合到电路板1302，并且可以包括焊球(如图13所示)、引脚(例如，作为引脚栅格阵列(PGA)的一部分)、接触(例如，作为连接盘栅格阵列(LGA)的一部分)、插座的公部和母部、粘合剂、底部填充材料和/或任何其他合适的电和/或机械耦合结构。适当时，耦合部件1316可用作针对本文所述的任何衬底组件或衬底组件部件所示出或描述的耦合部件。
插入物上封装结构1336可以包括通过耦合部件1318耦合到插入物1304的集成电路部件1320。耦合部件1318可以采取用于该应用的任何合适的形式，诸如上面参考耦合部件1316讨论的形式。尽管在图13中示出了单个集成电路部件1320，但是多个集成电路部件可以耦合到插入物1304；实际上，附加的插入物可以耦合到插入物1304。插入物1304可以提供用于桥接电路板1302和集成电路部件1320的中间衬底。
集成电路部件1320可以是封装或未封装的集成电路产品，其包括一个或多个集成电路管芯(例如，图11的管芯1102、图12的集成电路器件1200)和/或一个或多个其他合适的部件。集成电路部件1320可以是本文描述的任何集成电路部件(例如，集成电路部件400)。封装的集成电路部件包括安装在封装衬底上的一个或多个集成电路管芯，其中集成电路管芯和封装衬底包封在诸如金属、塑料、玻璃或陶瓷的外壳材料中。在未封装的集成电路部件1320的一个示例中，单个单片集成电路管芯包括附接到管芯上的接触的焊料凸块。焊料凸块允许管芯直接附接到插入物1304。集成电路部件1320可以包括一个或多个计算系统部件，诸如一个或多个处理器单元(例如，片上系统(SoC)、处理器核心、图形处理器单元(GPU)、加速器、芯片组处理器)、I/O控制器、存储器或网络接口控制器。在一些实施例中，集成电路部件1320可以包括一个或多个附加的有源或无源器件，诸如电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器、静电放电(ESD)器件和存储器器件。
在其中集成电路部件1320包括多个集成电路管芯的实施例中，管芯可以是相同类型的(同类多管芯集成电路部件)或者两种或更多种不同类型的(异类多管芯集成电路部件)。多管芯集成电路部件可以被称为多芯片封装(MCP)或多芯片模块(MCM)。
除了包括一个或多个处理器单元之外，集成电路部件1320可以包括附加部件，诸如嵌入式DRAM、堆叠式高带宽存储器(HBM)、共享高速缓冲存储器、输入/输出(I/O)控制器或存储器控制器。这些附加部件中的任何一个都可以位于与处理器单元相同的集成电路管芯上，或者位于与包括处理器单元的集成电路管芯分离的一个或多个集成电路管芯上。这些分离的集成电路管芯可以被称为“小芯片”。在其中集成电路部件包括多个集成电路管芯的实施例中，管芯之间的互连可以由封装衬底、一个或多个硅插入物、嵌入在封装衬底中的一个或多个硅桥(诸如嵌入式多管芯互连桥(EMIB))或其组合来提供。
通常，插入物1304可以将连接扩展到更宽的节距或将连接重新路由到不同的连接。例如，插入物1304可以将集成电路部件1320耦合到耦合部件1316的一组球栅阵列(BGA)导电接触，用于耦合到电路板1302。在图13所示的实施例中，集成电路部件1320和电路板1302被附接到插入物1304的相对侧；在其他实施例中，集成电路部件1320和电路板1302可以附接到插入物1304的同一侧。在一些实施例中，三个或更多个部件可以通过插入物1304互连。
在一些实施例中，插入物1304可以形成为PCB，包括通过电介质材料层彼此分离并通过导电过孔互连的多个金属层。在一些实施例中，插入物1304可以由环氧树脂、玻璃纤维增强的环氧树脂、具有无机填料的环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在一些实施例中，插入物1304可以由替代的刚性或柔性材料形成，所述刚性或柔性材料可以包括上述用于半导体衬底的相同材料，诸如硅、锗和其他III-V族和IV族材料。插入物1304可以包括金属互连1308和过孔1310，包括但不限于通孔过孔1310-1(从插入物1304的第一面1350延伸到插入物1304的第二面1354)、盲过孔1310-2(从插入物1304的第一或第二面1350或1354延伸到内部金属互连)和掩埋过孔1310-3(连接不同层的金属互连)。
在一些实施例中，插入物1304可以包括硅插入物。延伸穿过硅插入物的硅通孔(TSV)可以将硅插入物的第一面上的连接连接到硅插入物的相对的第二面。在一些实施例中，包括硅插入物的插入物1304可以进一步包括一个或多个路由层，以将插入物1304的第一面上的连接路由到插入物1304的相对的第二面。
插入物1304还可以包括嵌入式器件1314，包括无源和有源器件二者。这种器件可以包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器、静电放电(ESD)器件和存储器器件。诸如射频器件、功率放大器、功率管理器件、天线、阵列、传感器和微机电系统(MEMS)器件之类的更复杂的器件也可以形成在插入物1304上。插入物上封装结构1336可以采取本领域已知的任何插入物上封装结构的形式。在其中插入物是非印刷电路板的实施例中。
集成电路器件组件1300可以包括通过耦合部件1322耦合到电路板1302的第一面1340的集成电路部件1324。耦合部件1322可以采取上面参考耦合部件1316讨论的任何实施例的形式，并且集成电路部件1324可以采取上面参考集成电路部件1320讨论的任何实施例的形式。
图13所示的集成电路器件组件1300包括通过耦合部件1328耦合到电路板1302的第二面1342的封装上封装结构1334。封装上封装结构1334可以包括通过耦合部件1330耦合在一起的集成电路部件1326和集成电路部件1332，使得集成电路部件1326设置在电路板1302和集成电路部件1332之间。耦合部件1328和1330可以采取上面讨论的耦合部件1316的任何实施例的形式，并且集成电路部件1326和1332可以采取上面讨论的集成电路部件1320的任何实施例的形式。封装上封装结构1334可以根据本领域已知的任何封装上封装结构来配置。
图14是示例性电气设备1400的框图，该电气设备1400可以包括本文公开的一个或多个衬底组件。例如，电气设备1400的任何合适的部件可以包括本文公开的集成电路器件组件1300、集成电路部件1320、集成电路器件1200或集成电路管芯1102中的一个或多个，并且可以布置在本文公开的任何衬底组件100中。多个部件在图14中被示出为包括在电气设备1400中，但是这些部件中的任何一个或多个可以被省略或复制，如适合于应用。在一些实施例中，电气设备1400中包括的一些或所有部件可以附接到一个或多个母板主板或系统板。在一些实施例中，这些部件中的一个或多个被制造在单个片上系统(SoC)管芯上。
另外，在各种实施例中，电气设备1400可以不包括图14所示的一个或多个部件，但是电气设备1400可以包括用于耦合到一个或多个部件的接口电路。例如，电气设备1400可以不包括显示设备1406，但是可以包括显示设备1406可以耦合到的显示设备接口电路(例如，连接器和驱动器电路)。在另一组示例中，电气设备1400可以不包括音频输入设备1424或音频输出设备1408，但是可以包括音频输入设备1424或音频输出设备1408可以耦合到的音频输入或输出设备接口电路(例如，连接器和支持电路)。
电气设备1400可以包括一个或多个处理器单元1402(例如，一个或多个处理器单元)。如本文所使用的，术语“处理器单元”、“处理单元”或“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的一部分。处理器单元1402可以包括一个或多个数字信号处理器(DSP)、专用集成电路(ASIC)、中央处理单元(CPU)、图形处理单元(GPU)、通用GPU(GPGPU)、加速处理单元(APU)、现场可编程门阵列(FPGA)、神经网络处理单元(NPU)、数据处理器单元(DPU)、加速器(例如，图形加速器、压缩加速器、人工智能加速器)、控制器密码处理器(在硬件内执行密码算法的专用处理器)、服务器处理器、控制器或任何其他合适类型的处理器单元。这样，处理器单元可以被称为XPU(或xPU)。
电气设备1400可以包括存储器1404，存储器1404本身可以包括一个或多个存储器器件，诸如易失性存储器(例如，动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM))、非易失性存储器(例如，只读存储器(ROM)、闪速存储器、基于硫族化物的相变非电压存储器)、固态存储器和/或硬盘驱动器。在一些实施例中，存储器1404可以包括与处理器单元1402位于相同的集成电路管芯上的存储器。该存储器可以用作高速缓冲存储器(例如，1级(L1)、2级(L2)、3级(L3)、4级(L4)、最后一级高速缓存(LLC))，并且可以包括嵌入式动态随机存取存储器(eDRAM)或自旋转移矩磁性随机存取存储器(STT-MRAM)。
在一些实施例中，电气设备1400可以包括一个或多个处理器单元1402，所述处理器单元与电气设备1400中的另一个处理器单元1402是异构的或非对称的。在包括架构、微架构、热、功耗特性等的一系列品质度量方面，在系统中的处理单元1402之间可能存在各种差异。这些差异可以将其自身有效地表现为电气设备1400中的处理器单元1402之间的非对称性和异构性。
在一些实施例中，电气设备1400可以包括通信部件1412(例如，一个或多个通信部件)。例如，通信部件1412可以管理用于向和从电气设备1400传输数据的无线通信。术语“无线”及其派生词可用于描述可以通过使用通过非固体介质的调制电磁辐射来传送数据的电路、设备、系统、方法、技术、通信信道等。术语“无线”并不意味着相关联的设备不包含任何线，尽管在一些实施例中它们可能不包含任何线路。
通信部件1412可以实现多种无线标准或协议中的任何一种，包括但不限于电气和电子工程师协会(IEEE)标准，包括Wi-Fi(IEEE 1302.11系列)、IEEE 1302.16标准(例如，IEEE 1302.16-2005修正案)、长期演进(LTE)项目以及任何修正、更新和/或修订(例如，高级LTE项目、超移动宽带(UMB)项目(也称为“3302.16”项目)等)。IEEE 1302.16兼容的宽带无线接入(BWA)网络通常被称为WiMAX网络，这是代表微波接入全球互通的首字母缩写，是通过IEEE 1302.16标准的一致性和互操作性测试的产品的认证标志。通信部件1412可以根据全球移动通信系统(GSM)、通用分组无线业务(GPRS)、通用移动电信系统(UMTS)、高速分组接入(HSPA)、演进HSPA(E-HSPA)或LTE网络来操作。通信部件1412可以根据增强型数据GSM演进(EDGE)、GSM EDGE无线接入网(GERAN)、通用陆地无线接入网(UTRAN)或演进的UTRAN(E-UTRAN)来操作。通信部件1412可以根据码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、演进数据优化(EV-DO)及其衍生协议，以及被指定为3G、4G、5G及以上的任何其他无线协议来操作。在其他实施例中，通信部件1412可以根据其他无线协议来操作。电气设备1400可以包括天线1422，以便于无线通信和/或接收其他无线通信(诸如AM或FM无线电传输)。
在一些实施例中，通信部件1412可以管理有线通信，诸如电、光或任何其他合适的通信协议(例如，IEEE 1302.3以太网标准)。如上所述，通信部件1412可以包括多个通信部件。例如，第一通信部件1412可以专用于诸如Wi-Fi或蓝牙之类的短距离无线通信，并且第二通信部件1412可以专用于诸如全球定位系统(GPS)、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO等之类的长距离无线通信。在一些实施例中，第一通信部件1412可以专用于无线通信，并且第二通信部件1412可以专用于有线通信。
电气设备1400可以包括电池/电源电路1414。电池/电源电路1414可以包括一个或多个能量存储设备(例如，电池或电容器)和/或用于将电气设备1400的部件耦合到与电气设备1400分离的能量源(例如，AC线路电源)的电路。
电气设备1400可以包括显示设备1406(或对应的接口电路，如上所述)。显示设备1406可以包括一个或多个嵌入式或有线或无线连接的外部视觉指示器，诸如平视显示器、计算机监视器、投影仪、触摸屏显示器、液晶显示器(LCD)、发光二极管显示器或平板显示器。
电气设备1400可以包括音频输出设备1408(或对应的接口电路，如上所述)。音频输出设备1408可以包括生成听觉指示器的任何嵌入式或有线或无线连接的外部设备，诸如扬声器、耳机或耳塞。
电气设备1400可以包括音频输入设备1424(或对应的接口电路，如上所述)。音频输入设备1424可以包括生成表示声音的信号的任何嵌入式或有线或无线连接的设备，诸如麦克风、麦克风阵列或数字仪器(例如，具有音乐仪器数字接口(MIDI)输出的乐器)。电气设备1400可以包括全球导航卫星系统(GNSS)设备1418(或对应的接口电路，如上所述)，诸如全球定位系统(GPS)设备。如本领域中已知的，GNSS设备1418可以与基于卫星的系统通信，并且可以基于从一个或多个GNSS卫星接收的信息来确定电气设备1400的地理位置。
电气设备1400可以包括另一输出设备1410(或对应的接口电路，如上所述)。另一输出设备1410的示例可以包括音频编解码器、视频编解码器、打印机、用于向其他设备提供信息的有线或无线发射机、或者附加的存储设备。
电气设备1400可以包括另一输入设备1420(或对应的接口电路，如上所述)。另一输入设备1420的示例可以包括加速度计、陀螺仪、罗盘、图像捕获设备(例如，单视场或立体相机)、轨迹球、轨迹板、触摸板、键盘、光标控制设备，诸如鼠标、触笔、触摸屏、接近传感器、麦克风、条形码读取器、快速响应(QR)码读取器、心电图(ECG)传感器、PPG(光电体积描记图)传感器、皮肤电反应传感器、任何其他传感器或射频识别(RFID)读取器。
电气设备1400可以具有任何期望的形状因子，诸如手持或移动电气设备(例如，蜂窝电话、智能电话、移动互联网设备、音乐播放器、平板电脑、膝上型计算机、2合1可转换计算机、便携式一体化计算机、上网本计算机、超极本计算机、个人数字助理(PDA)、超移动个人计算机、便携式游戏控制台等)、台式电气设备、服务器、机架级计算解决方案(例如，刀片、托盘或底座计算系统)、工作站或其他联网计算部件、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、固定游戏控制台、智能电视、车辆控制单元、数码相机、数字录像机、可穿戴电气设备或嵌入式计算系统(例如，作为车辆、智能家用电器、消费电子产品或设备、制造设备的一部分的计算系统)。在一些实施例中，电气设备1400可以是处理数据的任何其他电子设备。在一些实施例中，电气设备1400可以包括多个分立的物理部件。给定电气设备1400可以在各种实施例中表现的设备的范围，在一些实施例中，电气设备1400可以被称为计算设备或计算系统。
以下示例涉及本文公开的技术的附加实施例。
示例1是一种装置，包括：第一衬底部件，包括：位于第一衬底部件的面上的多个第一导电接触；包括导电迹线的一个或多个第一互连层；以及一个或多个第一电介质层，所述第一互连层中的各个第一互连层设置在相邻的第一电介质层之间；第二衬底部件，包括：一个或多个第二电介质层；包括液态金属的多个第一耦合部件；包括液态金属的多个第二耦合部件；以及延伸穿过第二电介质层的多个通孔，所述通孔中的各个通孔具有设置在各个通孔的第一端的第一耦合部件和设置在与各个通孔的第一端相对的各个通孔的第二端的第二耦合部件；和第三衬底部件，包括：位于第三衬底部件的面上的多个第二导电接触；包括导电迹线的一个或多个第二互连层；和一个或多个第三电介质层，所述第二互连层中的各个第二互连层设置在相邻的第三电介质层之间；其中所述多个第一耦合部件连接到所述多个第一导电接触；其中所述多个第二耦合部件连接到所述多个第二导电接触；并且其中第二衬底部件设置在第一衬底部件和第三衬底部件之间。
示例2包括根据权利要求1所述的装置，所述装置还包括经由第三多个耦合部件附接到第一衬底部件的集成电路管芯。
示例3包括根据权利要求2所述的装置，其中所述集成电路管芯是第一集成电路管芯，所述装置还包括通过第四多个耦合部件附接到所述第一衬底部件的第二集成电路管芯。
示例4包括根据权利要求2所述的装置，其中所述第一衬底部件、所述第二衬底部件、所述第三衬底部件和所述集成电路管芯是封装集成电路部件的一部分。
示例5包括根据权利要求1-4中任一项所述的装置，其中所述第二衬底部件还包括包括导电迹线的一个或多个第三互连层，所述第三互连层中的各个第三互连层设置在相邻的第二电介质层之间。
示例6包括根据权利要求1-5之一所述的装置，其中所述第一衬底部件的面是所述第一衬底部件的第一面，所述第一衬底部件还包括在与所述第一衬底部件的第一面相对的所述第一衬底部件的第二面上的第三导电接触和第四导电接触，所述第一衬底部件还包括：嵌入在所述第一衬底部件内的桥，所述桥包括一个或多个桥导电迹线；和一个或多个衬底过孔；其中一个或多个衬底过孔和一个或多个桥导电迹线包括从第三导电接触到第四导电接触的导电路径的至少一部分。
示例7包括根据权利要求1-6之一所述的装置，其中第二衬底部件的x-y面积小于第三衬底部件的x-y面积。
示例8包括根据权利要求1-7之一所述的装置，其中通孔之一至少部分填充有液态金属。
示例9包括根据权利要求8所述的装置，其中，所述通孔之一被包括磁性材料的插塞包围。
示例10包括根据权利要求9所述的装置，其中，所述通孔之一与所述插塞基本上同轴对准。
示例11包括根据权利要求1-10中任一项所述的装置，其中所述通孔中的至少一个是镀覆通孔。
示例12包括根据权利要求1-11中任一项所述的装置，其中所述通孔中的至少一个至少部分填充有铜。
示例13包括根据权利要求1-12中任一项所述的装置，其中，所述第一导电接触中的各个第一导电接触包括与所述第一耦合部件之一连接的铜突起。
示例14包括根据权利要求1-13中任一项所述的装置，其中所述液态金属包括镓。
示例15是一种电气设备，包括：印刷电路板；以及附接到印刷电路板的集成电路部件，该集成电路部件包括：第一衬底部件，包括：位于第一衬底部件的面上的多个第一导电接触；包括导电迹线的一个或多个第一互连层；以及一个或多个第一电介质层，所述第一互连层中的各个第一互连层设置在相邻的第一电介质层之间；第二衬底部件，包括：一个或多个第二电介质层；包括液态金属的多个第一耦合部件；包括液态金属的多个第二耦合部件；以及延伸穿过第二电介质层的多个通孔，所述通孔中的各个通孔具有设置在各个通孔的第一端的第一耦合部件和设置在与各个通孔的第一端相对的各个通孔的第二端的第二耦合部件；第三衬底部件，包括：位于第三衬底部件的面上的多个第二导电接触；包括导电迹线的一个或多个第二互连层；和一个或多个第三电介质层，所述第二互连层中的各个第二互连层位于相邻的第三电介质层之间；以及附接到第一衬底部件的一个或多个集成电路管芯；其中所述多个第一耦合部件连接到所述多个第一导电接触；其中所述多个第二耦合部件连接到所述多个第二导电接触；并且其中第二衬底部件位于第一衬底部件和第三衬底部件之间。
示例16包括根据权利要求15所述的电气设备，其中印刷电路板经由插座附接到集成电路部件。
示例17包括根据权利要求15或16所述的电气设备，其中，所述集成电路部件经由所述印刷电路板通信地耦合到至少一个存储器。
示例18包括根据权利要求1-17中任一项所述的电气设备，其中，所述电气设备包括外壳，所述集成电路部件位于所述外壳内。
示例19包括权利要求1-18中任一项所述的电气设备，其中所述一个或多个集成电路管芯包括两种类型的集成电路管芯。
示例20包括根据权利要求1-19中任一项所述的电气设备，其中所述第二衬底部件还包括包含导电迹线的一个或多个第三互连层，所述第三互连层中的各个第三互连层设置在相邻的第二电介质层之间。
示例21包括根据权利要求1-20中任一项所述的电气设备，其中第一衬底部件的面是第一衬底部件的第一面，第一衬底部件还包括在与第一衬底部件的第一面相对的第一衬底部件的第二面上的第三导电接触和第四导电接触，第一衬底部件还包括：嵌入在第一衬底部件内的桥，所述桥包括一个或多个桥导电迹线；和一个或多个衬底过孔；其中一个或多个衬底过孔和一个或多个桥导电迹线包括经由桥从第三导电接触到第四导电接触的导电路径的至少一部分。
示例22包括根据权利要求1-22中任一项所述的电气设备，其中，所述通孔之一至少部分填充有液态金属。
示例23包括根据权利要求22所述的电气设备，其中，所述通孔之一被包括磁性材料的插塞包围。
示例24包括根据权利要求23所述的电气设备，其中，所述通孔之一与所述插塞基本上同轴对准。
示例25包括根据权利要求1-24中任一项所述的电气设备，其中所述通孔中的至少一个是镀覆通孔。
示例26包括根据权利要求1-25中任一项所述的电气设备，其中所述通孔中的至少一个至少部分填充有铜。
示例27包括根据权利要求1-26中任一项所述的电气设备，其中，所述第一导电接触中的各个第一导电接触包括与所述第一耦合部件之一连接的铜突起。
示例22包括根据权利要求1-27中任一项所述的电气设备，其中所述液态金属包括镓。
示例29是一种方法，包括：将第一衬底部件附接到第二衬底部件；以及将第三衬底部件附接到第二衬底部件；其中第一衬底部件包括：位于第一衬底部件的面上的多个第一导电接触；包括导电迹线的一个或多个第一互连层；一个或多个第一电介质层，所述第一互连层中的各个第一互连层设置在相邻的第一电介质层之间；并且其中第二衬底部件包括：一个或多个第二电介质层；包括液态金属的多个第一耦合部件；包括液态金属的多个第二耦合部件；以及延伸穿过第二电介质层的多个通孔，所述通孔中的各个通孔具有设置在各个通孔的第一端的第一耦合部件和设置在与各个通孔的第一端相对的各个通孔的第二端的第二耦合部件；并且其中第三衬底部件包括：位于第三衬底部件的面上的多个第二导电接触；包括导电迹线的一个或多个第二互连层；一个或多个第三电介质层，所述第二互连层中的各个第二互连层设置在相邻的第三电介质层之间；其中所述多个第一耦合部件连接到所述多个第一导电接触；其中所述多个第二耦合部件连接到所述多个第二导电接触；并且其中第二衬底部件设置在第一衬底部件和第三衬底部件之间；并且其中第一衬底部件、第二衬底部件和第三衬底部件在附接在一起时形成衬底组件。
示例30包括根据权利要求29所述的方法，还包括将一个或多个集成电路管芯附接到衬底组件。
示例31包括根据权利要求30所述的方法，还包括封装一个或多个集成电路管芯和衬底组件。
示例32包括根据权利要求29-31中任一项所述的方法，还包括：在不施加热以实现脱离的情况下从第二衬底部件脱离第一衬底部件；以及将不同的第一衬底部件附接到第二衬底部件以替换第一衬底部件。
示例33包括根据权利要求29-32中任一项所述的方法，还包括：在不施加热以实现脱离的情况下从第一衬底部件脱离第三衬底部件；以及将不同的第三衬底部件附接到第二衬底部件，以替换第一衬底部件。
示例34是一种方法，包括：穿过包括多个电介质层的电路板钻出第一孔，第一孔延伸穿过多个电介质层；用包括磁性材料的第一插塞填充第一孔；穿过第一插塞钻出第二孔；以及用包含液态金属的第二插塞填充第二孔，第二插塞被第一插塞包围并且基本上与第一插塞同轴对准。
示例35包括根据权利要求34所述的方法，其中所述第一孔包括壁，所述方法还包括用包括铜的层镀覆所述壁。
示例36包括根据权利要求34或35所述的方法，还包括在所述电路板的第一面上印刷包括液态金属的耦合部件，所述耦合部件设置在所述第二插塞的一端。
示例37包括根据权利要求34-36中任一项所述的方法，其中所述电路板包括第一面和与第一面相对的第二面，所述方法还包括：在电路板的第一面上印刷包括液态金属的第一耦合部件；以及在电路板的第二面上印刷包括液态金属的第二耦合部件，第一耦合部件设置在第二插塞的第一端，并且第二耦合部件设置在第二插塞的第二端。
示例38是一种衬底部件，包括：包括一个或多个电介质层的电路板；包括液态金属的多个第一耦合部件；包括液态金属的多个第二耦合部件；以及延伸穿过电介质层的多个通孔，所述通孔中的各个通孔具有设置在各个通孔的第一端的第一耦合部件之一和设置在与各个通孔的第一端相对的各个通孔的第二端的第二耦合部件之一。
示例39包括根据权利要求38所述的衬底部件，还包括包含导电迹线的一个或多个互连层，所述互连层中的各个互连层设置在相邻电介质层之间。
示例40包括权利要求38或39所述的衬底部件，其中所述通孔中的一者至少部分填充有液态金属。
示例41包括根据权利要求38-40中任一项所述的衬底部件，其中，所述通孔之一被包括磁性材料的插塞包围。
示例42包括根据权利要求41所述的衬底部件，其中所述通孔之一与所述插塞基本上同轴对准。
示例43包括根据权利要求38-42中任一项所述的衬底部件，其中所述通孔中的至少一个是镀覆通孔。
示例44包括根据权利要求38-43中任一项所述的衬底部件，其中所述通孔中的至少一个至少部分填充有铜。
示例45包括根据权利要求38-44中任一权利要求所述的衬底部件，其中所述液态金属包括镓。

Claims (25)

1.一种装置，包括：
第一衬底部件，包括：
位于第一衬底部件的面上的多个第一导电接触；
包括导电迹线的一个或多个第一互连层；以及
一个或多个第一电介质层，所述第一互连层中的各个第一互连层设置在相邻的第一电介质层之间；
第二衬底部件，包括：
一个或多个第二电介质层；
包括液态金属的多个第一耦合部件；
包括液态金属的多个第二耦合部件；以及
延伸穿过第二电介质层的多个通孔，所述通孔中的各个通孔具有设置在各个通孔的第一端的第一耦合部件和设置在与各个通孔的第一端相对的各个通孔的第二端的第二耦合部件；和
第三衬底部件，包括：
位于第三衬底部件的面上的多个第二导电接触；
包括导电迹线的一个或多个第二互连层；以及
一个或多个第三电介质层，所述第二互连层中的各个第二互连层设置在相邻的第三电介质层之间；
其中所述多个第一耦合部件连接到所述多个第一导电接触；
其中所述多个第二耦合部件连接到所述多个第二导电接触；并且
其中第二衬底部件设置在第一衬底部件和第三衬底部件之间。
2.根据权利要求1所述的装置，所述装置还包括经由第三多个耦合部件附接到所述第一衬底部件的集成电路管芯。
3.根据权利要求1或2所述的装置，其中所述第一衬底部件的面是所述第一衬底部件的第一面，所述第一衬底部件还包括在与所述第一衬底部件的第一面相对的所述第一衬底部件的第二面上的第三导电接触和第四导电接触，所述第一衬底部件还包括：
嵌入在第一衬底部件内的桥，所述桥包括一个或多个桥导电迹线；和
一个或多个衬底过孔；
其中一个或多个衬底过孔和一个或多个桥导电迹线包括从第三导电接触到第四导电接触的导电路径的至少一部分。
4.根据权利要求1-4中任一项所述的装置，其中所述通孔之一至少部分填充有液态金属。
5.根据权利要求4所述的装置，其中所述通孔之一被包括磁性材料的插塞包围。
6.根据权利要求5所述的装置，其中所述通孔之一与插塞基本上同轴对准。
7.根据权利要求1-6中任一项所述的装置，其中，所述第一导电接触中的各个第一导电接触包括与所述第一耦合部件之一连接的铜突起。
8.一种电气设备，包括：
印刷电路板；以及
附接到印刷电路板的集成电路部件，所述集成电路部件包括：
第一衬底部件，包括：
位于第一衬底部件的面上的多个第一导电接触；
包括导电迹线的一个或多个第一互连层；以及
一个或多个第一电介质层，所述第一互连层中的各个第一互连层设置在相邻的第一电介质层之间；
第二衬底部件，包括：
一个或多个第二电介质层；
包括液态金属的多个第一耦合部件；
包括液态金属的多个第二耦合部件；以及
延伸穿过第二电介质层的多个通孔，所述通孔中的各个通孔具有设置在各个通孔的第一端的第一耦合部件和设置在与各个通孔的第一端相对的各个通孔的第二端的第二耦合部件；
第三衬底部件，包括：
位于第三衬底部件的面上的多个第二导电接触；
包括导电迹线的一个或多个第二互连层；以及
一个或多个第三电介质层，所述第二互连层中的各个第二互连层位于相邻的第三电介质层之间；以及
附接到第一衬底部件的一个或多个集成电路管芯；
其中所述多个第一耦合部件连接到所述多个第一导电接触；
其中所述多个第二耦合部件连接到所述多个第二导电接触；并且
其中第二衬底部件位于第一衬底部件和第三衬底部件之间。
9.根据权利要求8所述的电气设备，其中所述印刷电路板经由插座附接到所述集成电路部件。
10.根据权利要求8或9所述的电气设备，其中所述集成电路部件经由印刷电路板通信地耦合到至少一个存储器。
11.根据权利要求8-10中任一项所述的电气设备，其中，所述电气设备包括外壳，所述集成电路部件位于所述外壳内。
12.根据权利要求8-11中任一项所述的电气设备，其中，所述一个或多个集成电路管芯包括两种类型的集成电路管芯。
13.根据权利要求8-12中任一项所述的电气设备，其中所述第一衬底部件的面是所述第一衬底部件的第一面，所述第一衬底部件还包括在与所述第一衬底部件的第一面相对的所述第一衬底部件的第二面上的第三导电接触和第四导电接触，所述第一衬底部件还包括：
嵌入在第一衬底部件内的桥，所述桥包括一个或多个桥导电迹线；和
一个或多个衬底过孔；
其中一个或多个衬底过孔和一个或多个桥导电迹线包括经由桥从第三导电接触到第四导电接触的导电路径的至少一部分。
14.根据权利要求8-13中任一项所述的电气设备，其中，所述通孔之一至少部分填充有液态金属。
15.根据权利要求8-14中任一项所述的电气设备，其中，所述通孔之一由包括磁性材料的插塞包围。
16.根据权利要求8-15中任一项所述的电气设备，其中，所述通孔之一与所述插塞基本上同轴对准。
17.一种方法，包括：
将第一衬底部件附接到第二衬底部件；以及
将第三衬底部件附接到第二衬底部件；
其中第一衬底部件包括：
位于第一衬底部件的面上的多个第一导电接触；
包括导电迹线的一个或多个第一互连层；
一个或多个第一电介质层，所述第一互连层中的各个第一互连层设置在相邻的第一电介质层之间；并且
其中第二衬底部件包括：
一个或多个第二电介质层；
包括液态金属的多个第一耦合部件；
包括液态金属的多个第二耦合部件；以及
延伸穿过第二电介质层的多个通孔，所述通孔中的各个通孔具有设置在各个通孔的第一端的第一耦合部件和设置在与各个通孔的第一端相对的各个通孔的第二端的第二耦合部件；并且
其中第三衬底部件包括：
位于第三衬底部件的面上的多个第二导电接触；
包括导电迹线的一个或多个第二互连层；
一个或多个第三电介质层，所述第二互连层中的各个第二互连层设置在相邻的第三电介质层之间；
其中所述多个第一耦合部件连接到所述多个第一导电接触；
其中所述多个第二耦合部件连接到所述多个第二导电接触；并且
其中第二衬底部件设置在第一衬底部件和第三衬底部件之间；并且
其中第一衬底部件、第二衬底部件和第三衬底部件在附接在一起时形成衬底组件。
18.根据权利要求17所述的方法，还包括将一个或多个集成电路管芯附接到所述衬底组件。
19.根据权利要求17或18所述的方法，还包括：
在不施加热以实现脱离的情况下将第一衬底部件从第二衬底部件脱离；和
将不同的第一衬底部件附接到第二衬底部件以替换第一衬底部件。
20.根据权利要求17-19中任一项所述的方法，还包括：
在不施加热以实现脱离的情况下将第三衬底部件从第一衬底部件脱离；和
将不同的第三衬底部件附接到第二衬底部件，以替换第一衬底部件。
21.一种衬底部件，包括：
包括一个或多个电介质层的电路板；
包括液态金属的多个第一耦合部件；
包括液态金属的多个第二耦合部件；以及
延伸穿过电介质层的多个通孔，所述通孔中的各个通孔具有设置在各个通孔的第一端的第一耦合部件之一和设置在与各个通孔的第一端相对的各个通孔的第二端的第二耦合部件之一。
22.根据权利要求21所述的衬底部件，还包括包括导电迹线的一个或多个互连层，所述互连层中的各个互连层设置在相邻电介质层之间。
23.根据权利要求21或22所述的衬底部件，其中所述通孔之一至少部分填充有液态金属。
24.根据权利要求21-23中任一项所述的衬底部件，其中，所述通孔之一被包括磁性材料的插塞包围。
25.根据权利要求24所述的衬底部件，其中所述通孔之一与所述插塞基本上同轴对准。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7293994B2 (en) * 2005-12-08 2007-11-13 International Business Machines Corporation Method and apparatus for electrically connecting two substrates using a resilient wire bundle captured in an aperture of an interposer by a retention member
US20090001576A1 (en) * 2007-06-29 2009-01-01 Surinder Tuli Interconnect using liquid metal
KR20090014001A (ko) * 2007-08-03 2009-02-06 삼성테크윈 주식회사 반도체 소자의 제조 방법 및 멀티 칩 패키지의 제조 방법
US8405229B2 (en) * 2009-11-30 2013-03-26 Endicott Interconnect Technologies, Inc. Electronic package including high density interposer and circuitized substrate assembly utilizing same
US10163798B1 (en) * 2017-12-22 2018-12-25 Intel Corporation Embedded multi-die interconnect bridge packages with lithotgraphically formed bumps and methods of assembling same

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