CN117093129A - 一种高兼容性并行adc数据采集与传输系统 - Google Patents
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Abstract
本发明提供的是一种高兼容性并行ADC数据采集与传输系统，系统包括：时钟控制器、数据处理模块、DDR控制器、PCIe控制器、报文解析模块；所述时钟控制器根据ADC挂载数量、采样率、采集模式等信息输出不同频率与相位的时钟；所述数据处理模块负责接收数据，并通过240/256位编码方式提高了传输总线带宽利用率；所述DDR控制器负责缓存处理后的数据；所述PCIe控制器负责接收报文并上传采集数据；所述报文解析模块负责解析报文。本发明内部采用240/256位编码方式避免了数据拼接过程中产生无效位的问题，提高了总线传输效率；同时本发明可应用于各型号并行ADC采集系统且无需更改内部逻辑，减小了采集系统开发难度，缩短了系统开发周期。
Description
技术领域
本发明属于高速数据采集领域，涉及一种高兼容性并行ADC数据采集与传输系统。
背景技术
随着社会的发展以及科技的进步，传统的数据采集、数据传输设备已经不能满足企业的生产要求。传统的并行总线采集系统已无法满足当前高速数据采集系统的传输需求。特别是工业控制领域，高速度、高效率、高稳定的数据采集传输系统成为了不可或缺的部分。
为了满足高速度、高效率、高稳定性的数据传输的要求，串行总线技术被运用到数据采集系统中，PCIe总线技术与工业控制设备相结合，突破了工业控制设备总线接口的传输速度瓶颈。在采集系统研发过程中，研发人员需要根据系统需求进行芯片选型，使用最低的成本完成系统功能设计；采集系统从数据采集到将数据上传至上位机的过程也较为复杂，开发难度较大，因此开发一种高兼容性并行ADC数据采集与传输系统，能够大大降低采集系统的开发难度并缩短研发周期。
目前常见的数据采集相关可直接移植的系统多为DDR存储与PCIe总线结合，用户接口较为复杂，开发人员还需编写逻辑程序将其与ADC芯片接口对接；常见的采集系统包含了采集、存储、传输的过程，但只能用于固定的采集平台；普通的多通道采集系统，内部常用的掩码方式会产生无用位，影响传输总线传输效率；本发明提供了一种用户接口简单、移植性强、兼容性好的并行ADC数据采集与传输系统，系统可根据具体的ADC采集型号设置多路单通道采集或时间交织采集，内部数据处理模块提出了一种240/256位编码方式，与传统掩码方式不同，240/256编码在兼容各类型并行ADC的同时不会产生无用数据位，提高了总线传输效率。
发明内容
本发明的目的在于提供一种高兼容性并行ADC数据采集与传输系统,旨在解决高速数据采集系统开发难度大，系统更换不同位数的ADC芯片后逻辑程序同步更新过程繁琐，多路数据交织采集系统中传输总线带宽利用率低的问题。
为了实现上述目的，本发明提供了一种高兼容性并行ADC数据采集与传输系统，包括数据处理模块、时钟控制器、DDR控制器、PCIe控制器、报文解析模块。
所述时钟控制器、数据处理模块、DDR控制器、PCIe控制器、报文解析模块之间的连接方式如图1所示。
所述时钟控制器结构如图2所示，根据系统外部ADC芯片数量、采样率、采样模式得到系统输出时钟所需的的相位与速率，使用动态锁相环技术完成系统输出时钟的动态控制，以满足系统时钟需求。
进一步的，如图3所示，所述动态锁相环技术通过DRP接口对MCMM锁相环的寄存器组写命令字完成锁相环输出时钟的控制。
所述寄存器组包括：Divider与Phase，改变Divider寄存器组中的High Time与LowTime参数，可改变锁相环的分频系数实现对输出时钟的速率控制；改变Phase寄存器组中的Phase MUX与Delay Time参数，可改变输出时钟的初始相位、输出延时，实现输出时钟的相位粗调与细调。
所述数据处理模块如图4所示，包括数据接收单元、数据编码单元；所述数据接收单元用于获取外部ADC的采集数据，并把所述数据传输给所述数据编码单元；所述数据编码单元接收数据后，采用所述240/256位编码方式对所述数据包编码得到数据包，编码完成后将所述数据包传输至DDR控制器。
具体的，所述240/256位编码的数据帧格式如图5所示，前240位为数据位，后16位为数据帧校验位，所述校验位用于数据帧误码检验。
所述240/256位编码方式，利用了240为常见ADC位数8、10、12、16、24的最小公倍数，因此在数据拼接过程中不会产生无用位，提高了系统传输总线带宽的利用率。
优选的，误码检验的实现算法选用CRC校验算法。
优选的，选择CRC-16/USB模型作为校验模型。
所述DDR控制器如图6所示，当DDR控制器接收到所述数据处理模块的编码数据后，将所述数据先后顺序存储。
所述PCIe控制器如图8所示PCIe控制器接收到上位机下发的数据发送命令后，发送上传命令至所述DDR控制器，获取编码数据，再从DDR存储器获取所述数据并上传至上位机。
本发明的发明点在于：提供了一种针对并行ADC的高兼容性数据采集与传输系统，解决高速数据采集系统开发难度大、系统更换不同位数的ADC芯片后逻辑程序同步更新过程繁琐的问题；在数据处理模块中提出了一种240/256位编码方式，与传统掩码方式相比，在保留了系统兼容性的同时，解决了会产生无用数据位，占用总线带宽的问题。
所述报文解析模块从PCIe控制器获取报文数据，与上位机约定好报文协议后，根据报文协议分析报文数据，控制对应模块执行报文指令。
所述系统通过上述步骤，实现了能够兼容各类型号的并行ADC芯片的功能，仅需设置所述芯片的位数、数量即可完成数据的采集与传输过程的功能。
附图说明
图1为本发明所述的一种高兼容性并行ADC数据采集与传输系统总体框图。
图2为本发明所述的时钟控制器结构示意图。
图3为本发明所述的MMCM锁相环DRP寄存器用户接口示意图。
图4为本发明所述的数据处理模块结构示意图。
图5为本发明所述的一种240/256位编码数据格式。
图6为本发明所述的DDR控制器结构示意图。
图7为本发明所述的DDR控制器仲裁模块状态转移图。
图8为本发明所述的PCIe控制器结构框图。
图9为本发明所述的PCIe控制器通道状态仲裁模块状态转移图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，下面结合附图以及实施例，对本发明进一步详细说明。
本发明针对现有技术下，高速数据采集技术虽已成熟，但不同的高速采集系统之间的软件兼容性低，系统更换不同的ADC芯片后逻辑程序同步更新过程繁琐，在多路数据采集系统中，使用掩码技术使得传输总线带宽利用率低的问题，提出了一种针对并行ADC的高兼容性数据采集与传输系统。
所述系统能兼容驱动各类型号的并行ADC芯片，仅需设置芯片的位数、数量与使能即可完成数据的采集与传输过程。
所述系统内部结构如图1所示，包括数据处理模块、时钟控制器、DDR控制器、PCIe控制器、报文解析模块。
所述时钟控制器如图2所示，所述时钟控制器通过芯片采样率设置输出时钟频率，根据芯片数量以及采集模式得到时钟的所需相位信息。
具体的，相位的计算方式为：
式中，num为芯片数量，modle为0表示单通道采样模式，modle为1表示时间交织采样模式。
时钟的动态配置通过对DRP端寄存器写入时钟频率与相位信息对应命令字实现。
DRP端口的用户接口如图3所示，通过DRP端口对MCMM的Divider、Phase寄存器组写命令字，可在系统运行状态下实现输出时钟的频率、相位控制。
进一步的，Divider Group包括：High Time、Low Time、No Count、Edge四个参数，High Time、Low Time两个计数器分别代表时钟高低电平的计数器，通过设置计数器的数值可实现时钟的分频，从而产生不同频率的时钟。
进一步的，Phase Group包括：Phase MUX、Delay Time、MX三个参数；其中，PhaseMUX选择一个45°步进的粗调相位；Delay Time通过对VCO时钟周期计数的方式完成延迟输出，用于相位的精细调节。
具体的，MMCM寄存器操作流程为：
使能MMCM的复位信号,
写入需要改变的寄存器地址DADDR，
使能DEN信号，等待MMCM反馈的DRDY信号有效，
写入寄存器值，
使能DEN和DWE信号，持续1个时钟周期,
等待MMCM的DRDY信号有效，
当所有寄存器全部修改完成，释放MMCM的复位信号，并等待MMCM锁定。
所述数据处理模块如图4所示，由数据拼接单元、fifo、有效位截取单元、240/256位编码单元组成。
进一步的，数据接收单元定义了一个每个随路时钟的上升沿{DATA0,DATA1,DATA2,DATA3}的数据帧，其中每路数据为24位；位宽处理单元负责根据ADC位数、采集模式截取所述数据帧中的有效数据后将数据传输到编码模块。
具体的，编码单元提出了一种240/256位编码方式，编码格式如图5所示。
进一步的，编码过程中，采用队列的形式，每个采样时钟周期将所述数据接收单元发送的数据帧放置在低位，原有数据向高位移位，直至填满240位数据位后对数据进行CRC校验，得到的校验码存放在所述编码数据的后16位。
具体的，所述CRC校验多项式为：X16+X15+X2+1,根据所述多项式可得校验序列为：1100000000000101。
所述DDR控制器，如图6所示，由DDR写控制模块、读控制模块、仲裁模块、以及读写FIFO组成。
具体的，所述写控制模块根据DDR3 IP核写时序，将数据写入DDR控制器。
所述读控制模块根据DDR3 IP核读时序,从DDR控制器中读取所需数据。
由于DDR IP核无法同时进行读、写操作，因此需要仲裁模块控制读与写状态的执行。
具体的，所述仲裁模块状态如图7所示，包含仲裁、写、读三个状态，当读、写请求同时发生时，先执行写命令，写操作执行完成后立即执行读命令。
具体的，如图8所示，所述PCIe控制器采用riffa架构实现，控制器分为数据接收通道与数据发送通道与通道仲裁模块。
进一步的，所述数据接收通道用于接收上位机下发的指令报文，在接收到所述报文数据后，对数据进行CRC校验，系统根据接收到的报文信息执行对应操作。
进一步的，所述数据发送模块在得到上位机的发送请求后，将请求信号传输至所述DDR存储器，开始读取DDR存储器中存储的所需数据，将所述数据上传至上位机。
进一步的，由于同一个PCIe传输通道的TX与RX不能同时传输数据，因此需要对发送与接收数据状态进行仲裁，只有当报文信息接收完成之后才可以发送数据。
具体的，所述仲裁模块在状态流程图如图9所示，每次发送或接收数据前，须查询数据发送接收状态，必须保证二者不冲突。
所述报文解析模块从PCIe控制器获取报文数据，与上位机约定好报文协议后，根据报文协议分析报文数据，控制对应模块执行报文指令。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (5)
1.一种高兼容性并行ADC数据采集与传输系统，其特征在于，系统包括，时钟控制器、数据处理模块、DDR控制器、PCIe控制器、报文解析模块；
所述时钟控制器接收到所述报文的采样率与芯片数量后输出对应相位与速率的时钟；
所述数据处理模块接受到采集指令后获取外部ADC的采集数据并进行编码得到数据包，并把数据包传输给DDR控制器；
所述DDR控制器用于缓存采集数据包与报文数据；
所述PCIe控制器与上位机通信，接收到上位机的上传/接收数据指令后将相应信息发送至其他模块；
所述报文解析模块从PCIe控制器获取报文数据，分析报文数据后控制对应模块执行报文指令。
2.如权利要求1所述的一种高兼容性并行ADC数据采集与传输系统，其特征在于，所述时钟控制器根据系统外部ADC芯片数量、采样率、采样模式得到系统输出时钟所需的的相位与速率，使用动态锁相环技术完成系统输出时钟的动态控制，以满足系统时钟需求。
3.如权利要求2所述的一种高兼容性并行ADC数据采集与传输系统，其特征在于，所述动态锁相环技术通过DRP接口对MCMM锁相环的寄存器写命令字完成锁相环输出时钟的控制，所述寄存器包括：Divider与Phase两个寄存器组，改变Divider寄存器组中的High Time与Low Time参数，实现对输出时钟的速率控制；改变Phase寄存器组中的Phase MUX与DelayTime参数，实现输出时钟的相位粗调与细调。
4.如权利要求1所述的一种高兼容性并行ADC数据采集与传输系统，其特征在于，所述数据处理模块包括数据接收单元、数据编码单元。所述数据接收单元获取外部ADC的采集数据传输给所述数据编码单元；所述数据编码单元采用240/256位编码方式对数据进行编码得到数据包。
5.如权利要求4所述的一种高兼容性并行ADC数据采集与传输系统，其特征在于，所述240/256编码的数据帧位宽为256位，前240位为数据位，后16位为校验位。
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