CN117082195A - 一种基于fpga的视频数据处理系统 - Google Patents

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Abstract

本发明公开了一种基于FPGA的视频数据处理系统，涉及视频数据处理技术领域，包括hdmi接收模块、hdmi发射模块以及LED驱动模块，所述hdmi接收模块的输入端与外部的hdmi输入端子的输出端进行信号连接，所述hdmi发射模块的输入端与外部的hdmi输出端子的输出端进行信号连接，所述LED驱动模块的输入端与外部的LED灯带接口的输入端进行信号连接，所述hdmi接收模块的输出端与hdmi发射模块的输入端进行信号连接。该基于FPGA的视频数据处理系统，具有并行处理海量数据、低延迟、处理速度快、用户免调试配置等优点，解决了目前系统的集成度不高、可靠性不高、成本高；系统延迟严重以及容易发热的问题。

Description

一种基于FPGA的视频数据处理系统
技术领域
本发明涉及视频数据处理技术领域，具体为一种基于FPGA的视频数据处理系统。
背景技术
FPGA为现场可编程门阵列。通俗一点为一块空白的数字逻辑电路，可以任意的编程通过修改内部的程序实现不同的功能。由于对大数据处理具备较强的能力，因此广泛的应用于高速数据的处理领域，例如高清视频数据流。
现有技术中，传统的视频氛围灯如下解决方案：
1)安装在PC上面，用于在电脑上面实时的录制屏幕，然后分析屏幕的边缘数据，求加权平均之后，通过USB转串口发送给mcu，mcu收到该灯带的RGB数据，控制灯带的RGB亮度。
2)通过hdmi分配器1进2出的方式，将输出的一路直接环出，另外一路通过hdmi转usb送给arm处理器，arm处理器收到该RGB数据之后，在内部做视频处理，最后计算出边缘的RGB亮度值发送给LED灯带。
以上的两种方案存在有如下的缺陷：
方案1)虽然成本低价格便宜，但是只能运行在windows平台上面，linux或者mac、安卓电视目前都没有，不能在多个平台使用例如电视机或者安卓系统；由于需要实时录制屏幕做视频处理，对电脑资源占用大；延迟大，帧率低，由于数据需要经过多次转发，造成灯带上的延迟比屏幕大，造成不同步的问题。
方案2)虽然解决了跨平台的问题，但是需要hdmi2.0的分配器、hdmi高清转换芯片以及高性能的arm处理芯片造成成本较高，而且hdmi2.0由于有海量的数据，靠cpu来计算会造成负载过重且存在延时较大的问题。
为了解决上述问题，我们提出了一种基于FPGA的视频数据处理系统，具有并行处理海量数据、低成本、低延迟、处理速度快、用户免调试配置等优点。
发明内容
针对现有技术的不足，本发明提供了一种基于FPGA的视频数据处理系统，以解决上述背景技术中提出的问题。
为实现上述目的，本发明提供如下技术方案：一种基于FPGA的视频数据处理系统，包括hdmi接收模块、hdmi发射模块以及LED驱动模块，所述hdmi接收模块的输入端与外部的hdmi输入端子的输出端进行信号连接，所述hdmi发射模块的输入端与外部的hdmi输出端子的输出端进行信号连接，所述LED驱动模块的输入端与外部的LED灯带接口的输入端进行信号连接，所述hdmi接收模块的输出端与hdmi发射模块的输入端进行信号连接，用于将hdmi的线缆的TMDS数据还原为原始的视频数据；
所述基于FPGA的视频数据处理系统还包括有解密模块，所述解密模块的输出端信号连接有颜色空间转换模块的输入端，所述颜色空间转换模块的输出端信号连接有分辨率缩放模块的输入端，所述分辨率缩放模块的输出端信号连接有抽帧模块的输入端，所述抽帧模块的输出端信号连接有HDR解码模块的输入端，所述HDR解码模块的输出端信号连接有数据缓冲模块的输入端，所述数据缓冲模块的输出端信号连接有内存模块的输入端，所述内存模块的输出端信号连接有像素均值计算模块的输入端，所述像素均值计算模块的输出端信号连接有帧延迟模块的输入端，所述帧延迟模块的输出端信号连接在LED驱动模块的输入端。
进一步优化本技术方案，所述基于FPGA的视频数据处理系统还设置有参数模块，所述参数模块用于通过检测输入的分辨率以及检测到的LED灯带的芯片数量，从而计算每个灯珠所对应的矩形区域，所述LED灯带的芯片选用型号为ws2812芯片。
进一步优化本技术方案，所述内存模块的输入端信号连接有内存读写地址模块，所述内存读写模块为RAM的地址计数器，写入数据时，按照逐行写入的方式；在读出时，按照灯带需要的地址，随机的取出数据，该随机地址是按照灯带的位置通过地址映射计算出RAM的坐标。
进一步优化本技术方案，所述LED驱动模块的输出端还信号连接有LED驱动数量检测模块的输入端，所述LED驱动数量检测模块用于在系统开机时，通过电流增量法来检测外部的LED灯带上面的芯片数量。
进一步优化本技术方案，所述颜色空间转换模块，用于YCbCr向RGB的颜色空间的转换，通过一系列的矩阵运算即可算出不同标准的格式RGB灰度值；当输入的hdmi的信号源为YCbCr的格式后，颜色空间转换模块将自动的进行颜色空间转换，将YCbCr颜色空间转换为RGB颜色空间。
进一步优化本技术方案，所述分辨率缩放模块，用于将4K信号转换为1080P格式的分辨率，在hdmi2.018G的带宽条件下，通过降低输入信号的分辨率来达到降低流水线的带宽目的，当系统带宽超过165M*24bit的时候，系统启用分辨率缩小模块，此时当输入信号为3840*2160的时候，实际输出分辨率为1920*1080，FPGA的系统带宽降低到原来的1/4。
进一步优化本技术方案，所述抽帧模块，用于将高于60Hz的信号转换为不高于60Hz的信号，所述抽帧模块实时检测输入信号的帧率，当超过60Hz之后，将帧率除以2，若还是超过60Hz，继续除以2直到小于60Hz为止，保证不影响后端的ws2812芯片的带载点数。
进一步优化本技术方案，所述HDR解码模块，用于通过检测HDR数据包的包头，来判断输入的信号是否为HDR的格式，识别HDR的数据，并对数据的灰阶做一次重新映射计算，避免RGB数据饱和度下降的问题。
进一步优化本技术方案，所述数据缓冲模块，用于缓冲数据以及隔离FPGA内部和外部的时钟域；从hdmi的信号为逐行发送，按照DE信号的控制写入到缓冲区，采用FIFO来匹配速度差，用于和FPGA的内部做速度匹配。
进一步优化本技术方案，所述参数模块，用于通过检测hdmi信号的分辨率、LED灯带的灯珠数量就可以计算出每个LED灯珠所对应的电视机的矩形像素点区域，从而得到将该矩形区域内的RGB的平均值，该平均值作为该RGB灰度值；同时参数模块可以配置FPGA的各个参数，将FPGA的参数定义为表格的方式来实现。
与现有技术相比，本发明提供了一种基于FPGA的视频数据处理系统，具备以下有益效果：
该基于FPGA的视频数据处理系统，用于电视机背景氛围灯，控制LED灯珠以及检测驱动芯片数量用于和电视周边同步变化颜色，起到烘托氛围的效果，具有并行处理海量数据、低成本、低延迟、处理速度快、用户免调试配置等优点，解决了目前系统的集成度不高、可靠性不高、成本高；系统延迟严重以及容易发热的问题。
附图说明
图1为本发明提出的一种基于FPGA的视频数据处理系统的结构示意图；
图2为本发明提出的一种基于FPGA的视频数据处理系统的LED驱动数量检测模块的原理图；
图3为本发明提出的一种基于FPGA的视频数据处理系统的像素均值计算模块的结构示意图；
图4为本发明提出的一种基于FPGA的视频数据处理系统的屏光同步的效果图；
图5为本发明提出的一种基于FPGA的视频数据处理系统的LED驱动模块的驱动方法示意图。
具体实施方式
下面将结合本发明的实施例，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例一：
请参阅图1，一种基于FPGA的视频数据处理系统，包括hdmi接收模块、hdmi发射模块以及LED驱动模块，所述hdmi接收模块的输入端与外部的hdmi输入端子的输出端进行信号连接，所述hdmi发射模块的输入端与外部的hdmi输出端子的输出端进行信号连接，所述LED驱动模块的输入端与外部的LED灯带接口的输入端进行信号连接，所述hdmi接收模块的输出端与hdmi发射模块的输入端进行信号连接，用于将hdmi的线缆的TMDS数据还原为原始的视频数据。
其中，hdmi接收模块将hdmi的3组差分数据和1组差分时钟转换为raw data的模块；hdmi发射模块将raw data转换为hdmi的3组差分数据和1组差分时钟的模块。
所述基于FPGA的视频数据处理系统还包括有解密模块，所述解密模块用于hdmi的数据解密。
所述解密模块的输出端信号连接有颜色空间转换模块的输入端，所述颜色空间转换模块包含YCbCr向RGB的颜色空间的转换，通过一系列的矩阵运算即可算出不同标准的格式RGB灰度值。
所述颜色空间转换模块的输出端信号连接有分辨率缩放模块的输入端，所述将4K信号转换为1080P格式的分辨率。
所述分辨率缩放模块的输出端信号连接有抽帧模块的输入端，所述抽帧模块将高于60Hz的信号(例如240Hz)转换为不高于60Hz的信号。
所述抽帧模块的输出端信号连接有HDR解码模块的输入端，所述HDR解码模块通过检测HDR数据包的包头，来识别HDR的数据，从而避免RGB数据饱和度下降的问题。
所述HDR解码模块的输出端信号连接有数据缓冲模块的输入端，所述数据缓冲模块为hdmi的数据缓冲区，用于缓冲数据以及隔离FPGA内部和外部的时钟域。
所述数据缓冲模块的输出端信号连接有内存模块的输入端，所述内存模块缓存一帧或者多帧图像，为后面的均值模块做数据准备，以确保数据在处理的时候，不会再有读写变化。
所述内存模块的输出端信号连接有像素均值计算模块的输入端，所述像素均值计算模块，由于每个LED灯珠和屏幕上面的a*b区域的矩形区域来对应，求出该区域内的RGB的平均值。
所述像素均值计算模块的输出端信号连接有帧延迟模块的输入端，所述帧延迟模块用于缓存1帧到多帧。
所述帧延迟模块的输出端信号连接在LED驱动模块的输入端，所述LED驱动模块为ws2812芯片的驱动模块，将24bit的RGB数据转换为单线串行的RGB NRZ的格式，用于驱动LED灯带。
更进一步的，所述基于FPGA的视频数据处理系统还设置有参数模块，所述参数模块用于通过检测输入的分辨率以及检测到的LED灯带的芯片数量，从而计算每个灯珠所对应的矩形区域，所述LED灯带的芯片选用型号为ws2812芯片，参数模块用于通过检测hdmi信号的分辨率、LED灯带的灯珠数量就可以计算出每个LED灯珠所对应的电视机的矩形像素点区域，从而得到将该矩形区域内的RGB的平均值，该平均值作为该RGB灰度值；同时参数模块可以配置FPGA的各个参数，将FPGA的参数定义为表格的方式来实现。
更进一步的，所述内存模块的输入端信号连接有内存读写地址模块，所述内存读写模块为RAM的地址计数器，写入数据时，按照逐行写入的方式；在读出时，按照灯带需要的地址，随机的取出数据，该随机地址是按照灯带的位置通过地址映射计算出RAM的坐标。
更进一步的，所述LED驱动模块的输出端还信号连接有LED驱动数量检测模块的输入端，所述LED驱动数量检测模块用于在系统开机时，通过电流增量法来检测外部的LED灯带上面的芯片数量。
实施例二：
基于实施例一所述的一种基于FPGA的视频数据处理系统，对各个模块之间的实现流程做进一步的解释。
所述hdmi接收模块和hdmi发射模块，既可以用专用芯片实现，也可以用FPGA的收发器实现，将hdmi的线缆的TMDS的数据还原为原始的视频数据。
所述解密模块，采用了高带宽数字内容保护技术。HDTV(高清电视)时代即将来临，为了保证HDMI或者DVI传输的高清晰信号不会被非法录制，就出现了HDCP技术。只有输入授权的key之后，才能正确的解密出hdmi信号，如果不带hdcp的信号，该模块自动的旁路。
所述颜色空间转换模块，当输入的hdmi的信号源为YCbCr的格式后，模块将自动的进行颜色空间转换，由于后端LED的灯珠采用RGB格式，故需要将YCbCr颜色空间转换为RGB颜色空间。RGB与YCbCr颜色空间的转换，常用的色域空间有BT.601(SDTV，标清电视)，BT.709(HDTV，高清电视)，BT.2020(UHDTV，超高清电视)，在不同的色域空间下，转换矩阵是不一致的。因此，只需要配置不同的系数即可计算出适配不同的颜色空间。
在YCbCr的格式中：
Y：明亮度(Luminance或Luma)，也就是灰阶值。“亮度”是透过RGB输入信号来建立的，方法是将RGB信号的特定部分叠加到一起。
Cb：反映的是RGB输入信号蓝色部分与RGB信号亮度值之间的差异。
Cr：反映了RGB输入信号红色部分与RGB信号亮度值之间的差异。
RGB和YCbCr各分量的值的范围均为0-255，同时YCbCr和RGB存在线性的变换关系。
所述分辨率缩放模块，由于FPGA的处理数据量的吞吐量和成本直接相关，为了降低FPGA的成本以及系统带宽，可以在hdmi2.018G的带宽条件下，通过降低输入信号的分辨率来达到降低流水线的带宽目的，当系统带宽超过165M*24bit的时候，系统将自动的启用分辨率缩放模块，此时当输入信号为3840*2160的时候，实际输出分辨率为1920*1080，FPGA的系统带宽降低到原来的1/4，但是帧率不做任何的改变。
所述抽帧模块，在hdmi2.0的规范中，1080P可以上到240Hz也属于该范围的timing，那么就存在一个问题，在ws2812芯片的datasheet中，当带载点数为512点是，最大帧率为60Hz，如果超过该帧率，那么就必须降低系统帧率。解决办法为，实时的检测输入信号的帧率，当超过60Hz之后，将帧率除以2，如果还是超过，继续除以2直到小于60Hz为止。这样就不会影响后端的ws2812芯片的带载点数。
所述数据缓冲模块，通常用作数据的缓冲。例如从hdmi的信号为逐行发送，按照DE信号的控制写入到缓冲区，为了和FPGA的内部做速度匹配，需要采用FIFO来匹配速度差。另外一方面，由于hdmi数据是走了跨时钟域，为了解决这个问题，采用FIFO来解决跨时钟域的问题。
所述内存模块，为了方便后端的数据做处理，需要缓存一帧的数据，此时选用大容量的RAM来存储hdmi的RGB数据，此RAM既可以采用独立芯片实现，也可以采用FPGA内部的高速RAM来实现缓存。为了实现流水线的操作方式，我们定义RAM为乒乓操作方式，即A口写入的时候，B口可以读出。A口读出的时候，B口可以写入。此时我们需要最大的ram容量为：2*1920*1080*24bit。
所述内存读写地址模块，即ram的地址计数器，由于会同时的存在读数据和写数据，我们需要一组读写地址模块来让ram知道，我们存取的是哪个位置的数据，在写入的时候，我们是按照逐行写入的方式来实现。在读出的时候，我们是按照灯带需要的地址，随机的取出我们需要的数据，该随机地址是按照灯带的位置通过地址映射计算出RAM的坐标。
所述LED驱动数量检测模块，在开机的时候，通过电流增量法来检测灯带上面芯片数量。由于每个客户的电视尺寸都不一样，每个客户的灯带长度都不一样，这样用户无需配置自己的LED灯珠数量，实现免调试的效果。如图2所示的LED驱动数量检测模块的原理图，我们以4个驱动芯片为例来阐述通过软件的方式检测到驱动芯片的数量：
1)开机初始化，将WS2812全部打灰度0，将VDD上面的电流记为I0初始电流；
2)软件点亮U1，U2U3U4灭，记录电流为I1，增量电流＝I1-I0；
3)软件点亮U2，U1U3U4灭，记录电流为I2，增量电流＝0；
4)软件点亮U3，U1U2U4灭，记录电流为I3，增量电流＝0；
5)软件点亮U4，U1U2U3灭，记录电流为I4，增量电流＝0；
6)软件点亮U5，U1U2U3U4灭，实际上软件并不知道实际不存在U5，记录电流为I5.增量电流此时可以检测到接近：-(I1-I0)的值，则判断此时的芯片个数为4个。同理，可以用该方法用于其他的需要通过电流变化检测的场合来判断工作的模块的个数。
所述参数模块模块，通过检测hdmi信号的分辨率、LED的灯珠数量就可以计算出每个LED灯珠所对应的电视机的矩形像素点区域，从而得到将该矩形区域内的RGB的平均值，该平均值作为该RGB灰度值。该模块的第二功能为配置FPGA的各个参数，由于输入的参数存在各种的变换，而FPGA不擅长做浮点运算，从而我们需要把FPGA的参数定义为表格的方式来实现。
所述像素均值计算模块，如图3所示，例如我们的水平LED有N个，垂直LED有M个，电视的输入分辨率为X0*Y0.这样，我们可以通过公式计算出每个LED所对应的电视像素。
A＝X0/N；
B＝Y0/M；
因此只需要求出A*B的区域内的RGB的平均值就是该LED灯珠对应的RGB的值。
所述帧延迟模块，如图4所示，由于MEMC需要杂电视的内部缓存很多帧，从而导致灯带的显示比电视画面更加的提前，在某些具备MEMC功能的电视机上和电视机的延时匹配，需要把灯带上面的信号做部分的延时，才能达到屏光同步的效果。
所述LED驱动模块，如图5所示，驱动方法：将系统内部的24bit的RGB数据，通过并行转串行的24bit存入缓冲区，然后按照G7-G0，R7-R0，B7-B0的顺序，通过PWM模块转换为1和0对应的NRZ方波，从而实现了LED的灯光单线传输。驱动信号收到该信号之后，会通过逐级的转发到最后一个芯片。
本发明的有益效果是：
该基于FPGA的视频数据处理系统，用于电视机背景氛围灯，控制LED灯珠以及检测驱动芯片数量用于和电视周边同步变化颜色，起到烘托氛围的效果，具有并行处理海量数据、低成本、低延迟、处理速度快、用户免调试配置等优点，解决了目前系统的集成度不高、可靠性不高、成本高；系统延迟严重以及容易发热的问题。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。

Claims (10)

1.一种基于FPGA的视频数据处理系统，其特征在于，包括hdmi接收模块、hdmi发射模块以及LED驱动模块，所述hdmi接收模块的输入端与外部的hdmi输入端子的输出端进行信号连接，所述hdmi发射模块的输入端与外部的hdmi输出端子的输出端进行信号连接，所述LED驱动模块的输入端与外部的LED灯带接口的输入端进行信号连接，所述hdmi接收模块的输出端与hdmi发射模块的输入端进行信号连接，用于将hdmi的线缆的TMDS数据还原为原始的视频数据；
所述基于FPGA的视频数据处理系统还包括有解密模块，所述解密模块的输出端信号连接有颜色空间转换模块的输入端，所述颜色空间转换模块的输出端信号连接有分辨率缩放模块的输入端，所述分辨率缩放模块的输出端信号连接有抽帧模块的输入端，所述抽帧模块的输出端信号连接有HDR解码模块的输入端，所述HDR解码模块的输出端信号连接有数据缓冲模块的输入端，所述数据缓冲模块的输出端信号连接有内存模块的输入端，所述内存模块的输出端信号连接有像素均值计算模块的输入端，所述像素均值计算模块的输出端信号连接有帧延迟模块的输入端，所述帧延迟模块的输出端信号连接在LED驱动模块的输入端。
2.根据权利要求1所述的一种基于FPGA的视频数据处理系统，其特征在于，所述基于FPGA的视频数据处理系统还设置有参数模块，所述参数模块用于通过检测输入的分辨率以及检测到的LED灯带的芯片数量，从而计算每个灯珠所对应的矩形区域，所述LED灯带的芯片选用型号为ws2812芯片。
3.根据权利要求1所述的一种基于FPGA的视频数据处理系统，其特征在于，所述内存模块的输入端信号连接有内存读写地址模块，所述内存读写模块为RAM的地址计数器，写入数据时，按照逐行写入的方式；在读出时，按照灯带需要的地址，随机的取出数据，该随机地址是按照灯带的位置通过地址映射计算出RAM的坐标。
4.根据权利要求1所述的一种基于FPGA的视频数据处理系统，其特征在于，所述LED驱动模块的输出端还信号连接有LED驱动数量检测模块的输入端，所述LED驱动数量检测模块用于在系统开机时，通过电流增量法来检测外部的LED灯带上面的芯片数量。
5.根据权利要求1所述的一种基于FPGA的视频数据处理系统，其特征在于，所述颜色空间转换模块，用于YCbCr向RGB的颜色空间的转换，通过一系列的矩阵运算即可算出不同标准的格式RGB灰度值；当输入的hdmi的信号源为YCbCr的格式后，颜色空间转换模块将自动的进行颜色空间转换，将YCbCr颜色空间转换为RGB颜色空间。
6.根据权利要求1所述的一种基于FPGA的视频数据处理系统，其特征在于，所述分辨率缩放模块，用于将4K信号转换为1080P格式的分辨率，在hdmi2.018G的带宽条件下，通过降低输入信号的分辨率来达到降低流水线的带宽目的，当系统带宽超过165M*24bit的时候，系统启用分辨率缩小模块，此时当输入信号为3840*2160的时候，实际输出分辨率为1920*1080，FPGA的系统带宽降低到原来的1/4。
7.根据权利要求1所述的一种基于FPGA的视频数据处理系统，其特征在于，所述抽帧模块，用于将高于60Hz的信号转换为不高于60Hz的信号，所述抽帧模块实时检测输入信号的帧率，当超过60Hz之后，将帧率除以2，若还是超过60Hz，继续除以2直到小于60Hz为止，保证不影响后端的ws2812芯片的带载点数。
8.根据权利要求1所述的一种基于FPGA的视频数据处理系统，其特征在于，所述HDR解码模块，用于通过检测HDR数据包的包头，来判断输入的信号是否为HDR的格式，识别HDR的数据，并对数据的灰阶做一次重新映射计算，避免RGB数据饱和度下降的问题。
9.根据权利要求1所述的一种基于FPGA的视频数据处理系统，其特征在于，所述数据缓冲模块，用于缓冲数据以及隔离FPGA内部和外部的时钟域；从hdmi的信号为逐行发送，按照DE信号的控制写入到缓冲区，采用FIFO来匹配速度差，用于和FPGA的内部做速度匹配。
10.根据权利要求2所述的一种基于FPGA的视频数据处理系统，其特征在于，所述参数模块，用于通过检测hdmi信号的分辨率、LED灯带的灯珠数量就可以计算出每个LED灯珠所对应的电视机的矩形像素点区域，从而得到将该矩形区域内的RGB的平均值，该平均值作为该RGB灰度值；同时参数模块可以配置FPGA的各个参数，将FPGA的参数定义为表格的方式来实现。
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