CN117063291A - 半导体结构及其制备方法 - Google Patents

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Abstract

本公开提供了一种半导体结构及其制备方法。该半导体结构可以包括：第一外延层，位于一衬底上；键合层，设于所述第一外延层上，且设有暴露所述第一外延层的第一通孔；硅衬底，设于所述键合层远离所述第一外延层的一侧，所述第一外延层与所述硅衬底通过所述键合层键合；所述硅衬底设有穿硅通孔，所述穿硅通孔与所述第一通孔连通；硅器件，设于所述硅衬底上；第二外延层，设于所述第一通孔暴露的所述第一外延层上。本公开能够提高第二外延层的质量，同时实现了硅器件与Ⅲ‑Ⅴ族半导体器件的集成。

Description

半导体结构及其制备方法 技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体结构及半导体结构的制备方法。
背景技术
随着科技的发展，半导体器件引起了人们越来越多的关注。
为了进一步提高半导体器件的性能、提高集成度，人们常常将硅器件与氮化镓器件集成在同一硅衬底上，从而将硅器件和氮化镓器件的优势进行叠加。在集成过程中，人们会采用单片异质外延技术在硅衬底上生长氮化镓器件。然而，生长于硅衬底上的氮化镓器件中的位错密度高，降低了氮化镓器件的质量。
针对以上的问题，并没有很好地解决方法，这大大的限制了半导体器件及其集成技术的发展。
发明内容
本公开的目的在于提供一种半导体结构及半导体结构的制备方法，能够提高第二外延层的质量。
根据本公开的一个方面，提供一种半导体结构，包括：
第一外延层，位于一衬底上；
键合层，设于所述第一外延层上，且设有暴露所述第一外延层的第一通孔；
硅衬底，设于所述键合层远离所述第一外延层的一侧，所述第一外延层与所述硅衬底通过所述键合层键合；所述硅衬底设有穿硅通孔，所述穿硅通孔与所述第一通孔连通；
硅器件，设于所述硅衬底上；
第二外延层，设于所述第一通孔暴露的所述第一外延层上。
进一步地，所述第二外延层填满所述第一通孔和所述穿硅通孔，所述第二外延层上形成有Ⅲ-Ⅴ族半导体器件，所述第二外延层为所述Ⅲ-Ⅴ族半导体器件的一部分。
进一步地，所述Ⅲ-Ⅴ族半导体器件为LED或HEMT。
进一步地，所述Ⅲ-Ⅴ族半导体器件通过金属互连结构与所述硅器件电连接。
进一步地，所述穿硅通孔的深宽比大于4。
进一步地，所述硅衬底为(100)型单晶硅。
进一步地，所述第一外延层与所述第二外延层的材料相同，且包括GaN、AlN、AlGaN、InGaN与AlInGaN中的至少一种。
进一步地，所述半导体结构还包括：
第一介质层，设于所述硅衬底远离所述键合层的一侧，且设有与所述穿硅通孔连通的第二通孔，所述第二外延层填满所述第一通孔、所述穿硅通孔及所述第二通孔，并伸出所述第二通孔，且所述第二外延层伸出所述第二通孔的部分设于所述第一介质层上。
进一步地，所述穿硅通孔的侧壁具有第二介质层。
根据本公开的一个方面，提供一种半导体结构的制备方法，包括：
提供第一外延层和硅衬底，所述第一外延层位于一衬底上；
通过键合层键合所述第一外延层和所述硅衬底；
在所述硅衬底上形成穿硅通孔，在所述键合层上形成暴露所述第一外延层的第一通孔，所述第一通孔与所述穿硅通孔连通；
在所述硅衬底上形成硅器件；
在所述第一通孔暴露的所述第一外延层上形成第二外延层。
进一步地，所述半导体结构的制备方法还包括：
在所述第二外延层上形成Ⅲ-Ⅴ族半导体器件，所述第二外延层为所述Ⅲ-Ⅴ族半导体器件的一部分。
进一步地，所述半导体结构的制备方法还包括：
形成金属互连结构，以将所述Ⅲ-Ⅴ族半导体器件与所述硅器件电连接。
进一步地，所述穿硅通孔的深宽比大于4。
进一步地，在所述第一通孔暴露的所述第一外延层上形成第二外延层之前，所述半导体结构的制备方法还包括：
在所述硅衬底远离所述键合层的一侧形成第一介质层，所述第一介质层设有与所述穿硅通孔连通的第二通孔，所述第二外延层填满所述第一通孔、所述穿硅通孔及所述第二通孔，并伸出所述第二通孔，且所述第二外延层伸出所述第二通孔的部分设于所述第一介质层上。
进一步地，所述硅器件在所述硅衬底与所述第一外延层键合前形成于所述硅衬底上；或者
所述硅器件在所述硅衬底与所述第一外延层键合后形成于所述硅衬底上，且所述硅器件在所述硅衬底上形成所述穿硅通孔前形成于所述硅衬底上；或者
所述硅器件在所述硅衬底与所述第一外延层键合后形成于所述硅衬底上，所述硅器件在所述硅衬底上形成所述穿硅通孔后形成于所述硅衬底上， 所述硅器件在所述第一外延层上形成所述第二外延层前/后形成于所述硅衬底上。
本公开的半导体结构及半导体结构的制备方法，将硅衬底键合在第一外延层上，一方面利用硅衬底的厚度较厚，在其内形成的穿硅通孔的深宽比一般较大，对第一外延层外延生长形成第二外延层时，使第二外延层内的位错弯曲，并使位错湮灭在穿硅通孔的侧壁，从而形成位错密度小的第二外延层，提高了第二外延层的质量；另一方面，硅衬底上形成有硅器件，方便实现氮化镓器件与硅器件的集成；可选方案中，所述第二外延层上形成有Ⅲ-Ⅴ族半导体器件，从而实现了硅器件与Ⅲ-Ⅴ族半导体器件的集成。
附图说明
图1是本公开实施例一的半导体结构的制备方法的流程图；
图2是本公开实施例一的半导体结构的制备方法中步骤120完成后的示意图；
图3是本公开实施例一的半导体结构的制备方法中形成第一介质层后的示意图；
图4是本公开实施例一的半导体结构的制备方法中形成第二外延层后的示意图；
图5是本公开实施例三的半导体结构的示意图；
图6是本公开实施例四的半导体结构的示意图。
附图标记说明：1、第一外延层；2、键合层；201、第一通孔；3、硅衬底；301、穿硅通孔；4、硅器件；5、第二外延层；6、衬底；7、第一介质层；701、第二通孔；8、金属互连结构；9、介电层；10、第二介质层。
具体实施方式
这里将详细地对示例性实施方式进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施方式中所描述的实施方式并不代表与本公开相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本公开的一些方面相一致的装置的例子。
实施例一
本公开实施例一提供一种半导体结构及半导体结构的制备方法。如图1所示，实施例一的半导体结构的制备方法可以包括步骤S100至步骤S140，其中：
步骤S100、提供第一外延层和硅衬底，第一外延层位于一衬底上。
步骤S110、通过键合层将第一外延层和硅衬底进行键合。
步骤S120、在硅衬底上形成穿硅通孔，在键合层上形成暴露第一外延层的第一通孔，第一通孔与穿硅通孔连通。
步骤S130、在硅衬底上形成硅器件。
步骤S140、在第一通孔暴露的第一外延层上形成第二外延层。
本实施例的半导体结构的制备方法，如图3和图4所示，将硅衬底3键合在第一外延层1上，一方面利用硅衬底3的厚度较厚，在其内形成的穿硅通孔301的深宽比一般较优，对第一外延层1外延生长形成第二外延层5时，使第二外延层5内的位错弯曲，并使位错湮灭在穿硅通孔301的内部或侧壁处，从而形成位错密度小的第二外延层5，提高了第二外延层5的质量；另一方面，硅衬底3上形成有硅器件4，方便实现Ⅲ-Ⅴ族半导体器件与硅器件4的集成。
下面对本实施例的各步骤进行详细说明：
在步骤S100中，提供第一外延层和硅衬底，第一外延层位于一衬底上。
如图2所示，该第一外延层1的材料可以包括GaN、AlN、AlGaN、InGaN与AlInGaN中的至少一种。该硅衬底3为可以为(100)型单晶硅，但本公开实施方式对此不做特殊限定。该第一外延层1位于一衬底6上。该衬底6可以为硅衬底，当然，也可以碳化硅衬底、蓝宝石衬底、SOI衬底，但不限于此，还可以为氮化镓衬底。
在步骤S110中，通过键合层键合第一外延层和硅衬底。
如图2所示，该键合层2的材料可以为二氧化硅，当然，也可以为氮化硅，但本公开不限于此，还可以为金属等。该键合层2的厚度可以为0.01μm～2μm。在键合层2较厚的情况下，可以增加穿硅通孔301的深宽比，进一步提高位错湮灭的几率。在本公开一实施方式中，步骤S110可以包括：在第一外延层1或硅衬底3上形成键合层2，以键合层2为接触层使第一外延层1和硅衬底3键合在一起。其中，该键合层2仅形成于第一外延层1和硅衬底3这两个部件的一个部件，也就是说，第一外延层1和硅衬底3两个部件中的一个部件上形成键合层2，另一部件上没有形成键合层2。
在本公开另一实施方式中，步骤S110可以包括：在第一外延层1的表面形成第一键合层；在硅衬底3的表面形成第二键合层；以第一键合层和第二键合层为接触层使第一外延层1和硅衬底3键合在一起。其中，该第一键合层和第二键合层均可以通过沉积工艺制备而成，但本公开实施例不限于此。该第一键合层和第二键合层相互接触，构成了上述的键合层2。
在本公开再一实施方式中，该键合层2还可以单独提供，即键合层2不形成于第一外延层1和硅衬底3中的任意一个上。
在步骤S120中，在硅衬底上形成穿硅通孔，在键合层上形成暴露第一外延层的第一通孔，第一通孔与穿硅通孔连通。
如图2所示，该穿硅通孔301可以通过构图工艺形成，例如光刻工艺 等。该穿硅通孔301在硅衬底3的厚度方向上贯穿硅衬底3。该穿硅通孔301可以为圆形孔，当然，也可以为正多边形孔、异形孔等。该穿硅通孔301的数量可以为一个、两个、三个或更多个。该穿硅通孔301的深宽比可以大于4。
如图2所示，该第一通孔201可以通过构图工艺形成，例如光刻工艺等。该第一通孔201在键合层2的厚度方向上贯穿键合层2。该第一通孔201可以为圆形孔，当然，也可以为多边形孔、不规则孔多边形孔、不规则孔等。该第一通孔201的数量可以为一个、两个、三个或更多个。
如图2所示，该穿硅通孔与第一通孔连通。以穿硅通孔以及第一通孔的数量均为多个为例，多个穿硅通孔一一对应地与多个第一通孔连通。各穿硅通孔可以与对应地第一通孔的形状相同。各穿硅通孔可以与对应地第一通孔的大小相同。各穿硅通孔可以在第一外延层上的正投影与对应地第一通孔在第一外延层上的正投影完全重合。其中，各穿硅通孔可以与对应地第一通孔通过一次构图工艺形成，但本公开实施方式对此不做特殊限定。
在步骤S130中，在硅衬底上形成硅器件。
如图3所示，该硅器件4可以为PMOS、NMOS、CMOS等。该硅器件4可以通过沉积工艺制备而成。该硅器件4可以在硅衬底3与第一外延层1键合前形成于硅衬底3上，当然，该硅器件4也可以在硅衬底3与第一外延层1键合后形成于硅衬底3上。此外，该硅器件4可以在硅衬底3上形成穿硅通孔301前形成于硅衬底3上，当然，该硅器件4可以在硅衬底3上形成穿硅通孔301后形成于硅衬底3上。
在形成硅器件4之后，本公开实施例一的半导体结构的制备方法还可以包括：在硅衬底3远离键合层2的一侧形成第一介质层7。该第一介质层7的材料可以为二氧化硅，当然，也可以为氮化硅等。该第一介质层7可以设有与穿硅通孔301连通的第二通孔701。该第二通孔701可以通过构图工艺形成，例如光刻工艺等。该第二通孔701在第一介质层7的厚度方向上贯穿第 一介质层7。该第二通孔701可以为圆形孔，当然，也可以为多边形孔、不规则孔等。该第二通孔701的数量可以为一个、两个、三个或更多个。其中，多个第二通孔701与多个穿硅通孔301一一对应地连通。各穿硅通孔301可以在第一外延层1上的正投影与对应地第二通孔701在第一外延层1上的正投影完全重合。该第一通孔201、穿硅通孔301以及第二通孔701可以通过一次构图工艺制备而成，但本公开实施方式不限于此。
在步骤S140中，在第一通孔暴露的第一外延层上形成第二外延层。
如图4所示，该第二外延层5的材料可以包括GaN、AlN、AlGaN、InGaN与AlInGaN中的至少一种。该第二外延层5的材料可以与第一外延层1的材料相同，当然，也可以不同。此外，该第二外延层5内也可以掺杂Si离子、Ge离子、Sn离子、Se离子、Te离子、Mg离子、Zn离子、Ca离子、Sr离子或Ba离子。可选地，该第二外延层5可以包括层叠设置的多个子外延层，各子外延层所掺杂的离子可以相同，当然，也可以不同。此外，掺杂有离子的各子外延层的导电类型可以相同，当然，也可以不同。该第二外延层5可以填满上述的第一通孔201以及穿硅通孔301。其中，由于穿硅通孔301的深宽比大于4，可以使生长于穿硅通孔301的第二外延层5内的位错在穿硅通孔301的内部或侧壁处截止，进而提高了第二外延层5的质量。进一步地，以硅衬底3上形成有第一介质层7为例，该第二外延层5填满第一通孔201、穿硅通孔301及第二通孔701，并伸出第二通孔701，且第二外延层5伸出第二通孔701的部分设于第一介质层7上。
本公开实施例一的半导体结构可以由上述半导体结构的制备方法制备而成。如图2至图4所示，该半导体结构可以包括第一外延层1、键合层2、硅衬底3、硅器件4以及第二外延层5，其中：
该键合层2设于第一外延层1上，且设有暴露第一外延层1的第一通孔201。该硅衬底3设于键合层2远离第一外延层1的一侧，且第一外延层1与硅衬底3通过键合层2键合。该硅衬底3设有穿硅通孔301。该穿硅通孔 301可以与第一通孔201连通。该硅器件4可以设于硅衬底3上。该第二外延层5设于第一通孔201暴露的第一外延层1上。
如图2至图4所示，该第一外延层1的材料可以包括GaN、AlN、AlGaN、InGaN与AlInGaN中的至少一种。该硅衬底3为可以为(100)型单晶硅，但本公开实施方式对此不做特殊限定。该键合层2的材料可以为二氧化硅，当然，也可以为氮化硅等。该第二外延层5的材料可以包括GaN、AlN、AlGaN、InGaN与AlInGaN中的至少一种。该第二外延层5的材料可以与第一外延层1的材料相同，当然，也可以不同。该第二外延层5可以填满上述的第一通孔201以及穿硅通孔301。该硅器件4可以为PMOS、NMOS、CMOS等。
如图2至图4所示，该穿硅通孔301在硅衬底3的厚度方向上贯穿硅衬底3。该穿硅通孔301可以为圆形孔，当然，也可以为多边形孔、不规则孔等。该穿硅通孔301的数量可以为一个、两个、三个或更多个。该穿硅通孔301的深宽比可以大于4。该第一通孔201在键合层2的厚度方向上贯穿键合层2。该第一通孔201可以为圆形孔，当然，也可以为多边形孔、不规则孔等。该第一通孔201的数量可以为一个、两个、三个或更多个。
如图2至图4所示，该穿硅通孔301与第一通孔201连通。以穿硅通孔301以及第一通孔201的数量均为多个为例，多个穿硅通孔301一一对应地与多个第一通孔201连通。各穿硅通孔301可以与对应地第一通孔201的形状相同。各穿硅通孔301可以与对应地第一通孔201的大小相同。各穿硅通孔301可以在第一外延层1上的正投影与对应地第一通孔201在第一外延层1上的正投影完全重合。
如图2至图4所示，该半导体结构还可以包括第一介质层7。该第一介质层7可以设于硅衬底3远离键合层2的一侧，且设有与穿硅通孔301连通的第二通孔701，该第二外延层5填满第一通孔201、穿硅通孔301及第二通孔701，并伸出第二通孔701，且第二外延层5伸出第二通孔701的部分设于第一介质层7上。该第一介质层7的材料可以为二氧化硅，当然，也可以为 氮化硅等。该第一介质层7可以设有与穿硅通孔301连通的第二通孔701。该第二通孔701在第一介质层7的厚度方向上贯穿第一介质层7。该第二通孔701可以为圆形孔，当然，也可以为多边形孔、不规则孔等。该第二通孔701的数量可以为一个、两个、三个或更多个。其中，多个第二通孔701与多个穿硅通孔301一一对应地连通。各穿硅通孔301可以在第一外延层1上的正投影与对应地第二通孔701在第一外延层1上的正投影完全重合。
本公开实施例一提供的半导体结构的制备方法与半导体结构属于同一发明构思，相关细节及有益效果的描述可互相参见，不再进行赘述。
实施例二
本公开实施例三的半导体结构及半导体结构的制备方法与本公开实施例一或实施例二的半导体结构及半导体结构的制备方法大致相同，区别仅在于：该第二外延层上形成有Ⅲ-Ⅴ族半导体器件。该Ⅲ-Ⅴ族半导体器件自下而上可以包括第一导电类型半导体层、发光层以及第二导电类型半导体层。该第一导电类型半导体层可以设于第二外延层上，该发光层可以位于第一导电类型半导体层远离第二外延层的一侧。该发光层可以为单量子阱结构、多量子阱(MQW)结构、量子线结构和量子点结构中的至少一种。以发光层为多量子阱结构为例，该发光层可以包括交替设置的势阱层和势垒层。该第一导电类型与第二导电类型不同。该第一导电类型半导体层可以为P型半导体层，该第二导电类型半导体层可以为N型半导体层,但本公开对此不做特殊限定。该势阱层的材料、势垒层的材料、第一导电类型半导体层的材料以及第二导电类型半导体层的材料均可以为Ⅲ-Ⅴ族半导体材料，但本公开实施例对此不做特殊限定。举例而言，该势阱层的材料为InGaN，该势垒层的材料为GaN，第一导电类型半导体层的材料为GaN，第二导电类型半导体层的材料为GaN。该第二外延层可以为Ⅲ-Ⅴ族半导体器件的一部分，当然，该第二外延层也可以不是Ⅲ-Ⅴ族半导体器件的一部分。该Ⅲ-Ⅴ族半导体器件可以发光二极管(LED)，当然，也可以为高电子迁移率晶体管(HEMT)，但不限于此，还可以 为射频二极管等。以Ⅲ-Ⅴ族半导体器件可以LED为例，该Ⅲ-Ⅴ族半导体器件还可以包括反射镜层，以使Ⅲ-Ⅴ族半导体器件为谐振腔发光二极管(RCLED)。
实施例三
本公开实施例四的半导体结构及半导体结构的制备方法与本公开实施例三的半导体结构及半导体结构的制备方法大致相同，区别仅在于：如图5所示，该Ⅲ-Ⅴ族半导体器件通过金属互连结构8与硅器件4电连接。其中，该半导体结构还可以包括覆盖第一介质层7和Ⅲ-Ⅴ族半导体器件的介电层9。此外，该Ⅲ-Ⅴ族半导体器件还可以通过金属互连结构8与其它器件电连接。
实施例四
本公开实施例五的半导体结构及半导体结构的制备方法与本公开实施例一至实施例四中任一实施例的半导体结构及半导体结构的制备方法大致相同，区别仅在于：如图3和图6所示，该穿硅通孔301的侧壁具有第二介质层10。该第二介质层10的材料可以为二氧化硅或氮化硅。该第二介质层10的形成步骤在穿硅通孔301形成之后进行。本公开实施例可以通过热氧化工艺形成第二介质层10，当然，也可以通过其它工艺形成第二介质层10，例如沉积工艺等。其中，若通过热氧化工艺形成第二介质层10，上述的第一通孔201的形成步骤需要在第二介质层10形成之后进行。本公开实施例五的穿硅通孔301的侧壁具有第二介质层10，可以使第二外延层5在第二介质层10上生长，以提高第二外延层5的质量。
以上所述仅是本公开的较佳实施方式而已，并非对本公开做任何形式上的限制，虽然本公开已以较佳实施方式揭露如上，然而并非用以限定本公开，任何熟悉本专业的技术人员，在不脱离本公开技术方案的范围内，当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施方式，但凡是未脱离本公开技术方案的内容，依据本公开的技术实质对以上实施方式所作的任何简单修改、等同变化与修饰，均仍属于本公开技术方案的范围 内。

Claims (15)

  1. 一种半导体结构，其特征在于，包括：
    第一外延层(1)，位于一衬底(6)上；
    键合层(2)，设于所述第一外延层(1)上，且设有暴露所述第一外延层(1)的第一通孔(201)；
    硅衬底(3)，设于所述键合层(2)远离所述第一外延层(1)的一侧，所述第一外延层(1)与所述硅衬底(3)通过所述键合层(2)键合；所述硅衬底(3)设有穿硅通孔(301)，所述穿硅通孔(301)与所述第一通孔(201)连通；
    硅器件(4)，设于所述硅衬底(3)上；
    第二外延层(5)，设于所述第一通孔(201)暴露的所述第一外延层(1)上。
  2. 根据权利要求1所述的半导体结构，其特征在于，所述第二外延层(5)填满所述第一通孔(201)和所述穿硅通孔(301)，所述第二外延层(5)上形成有Ⅲ-Ⅴ族半导体器件。
  3. 根据权利要求2所述的半导体结构，其特征在于，所述第二外延层(5)为所述Ⅲ-Ⅴ族半导体器件的一部分。
  4. 根据权利要求2所述的半导体结构，其特征在于，所述Ⅲ-Ⅴ族半导体器件通过金属互连结构(8)与所述硅器件(4)电连接。
  5. 根据权利要求1所述的半导体结构，其特征在于，所述穿硅通孔(301)的深宽比大于4。
  6. 根据权利要求1所述的半导体结构，其特征在于，所述硅衬底(3)为(100)型单晶硅。
  7. 根据权利要求1所述的半导体结构，其特征在于，所述第一外延层(1)与所述第二外延层(5)的材料体系相同，且包括GaN、AlN、AlGaN、InGaN与AlInGaN中的至少一种。
  8. 根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：
    第一介质层(7)，设于所述硅衬底(3)远离所述键合层(2)的一侧，且设有与所述穿硅通孔(301)连通的第二通孔(701)，所述第二外延层(5)填满所述第一通孔(201)、所述穿硅通孔(301)及所述第二通孔(701)，并伸出所述第二通孔(701)。
  9. 根据权利要求1所述的半导体结构，其特征在于，所述穿硅通孔(301)的侧壁具有第二介质层(10)。
  10. 一种半导体结构的制备方法，其特征在于，包括：
    提供第一外延层(1)和硅衬底(3)，所述第一外延层(1)位于一衬底(6)上；
    通过键合层(2)键合所述第一外延层(1)和所述硅衬底(3)；
    在所述硅衬底(3)上形成穿硅通孔(301)，在所述键合层(2)上形成暴露所述第一外延层(1)的第一通孔(201)，所述第一通孔(201)与所述穿硅通孔(301)连通；
    在所述硅衬底(3)上形成硅器件(4)；
    在所述第一通孔(201)暴露的所述第一外延层(1)上形成第二外延层(5)。
  11. 根据权利要求10所述的半导体结构的制备方法，其特征在于，所述半导体结构的制备方法还包括：
    在所述第二外延层(5)上形成Ⅲ-Ⅴ族半导体器件，所述第二外延层(5)为所述Ⅲ-Ⅴ族半导体器件的一部分。
  12. 根据权利要求11所述的半导体结构的制备方法，其特征在于，所述半导体结构的制备方法还包括：
    形成金属互连结构(8)，以将所述Ⅲ-Ⅴ族半导体器件与所述硅器件(4)电连接。
  13. 根据权利要求10所述的半导体结构的制备方法，其特征在于，所述穿硅通孔(301)的深宽比大于4。
  14. 根据权利要求10所述的半导体结构的制备方法，其特征在于，在所述第一通孔(201)暴露的所述第一外延层(1)上形成第二外延层(5)之前，所述半导体结构的制备方法还包括：
    在所述硅衬底(3)远离所述键合层(2)的一侧形成第一介质层(7)，所述第一 介质层(7)设有与所述穿硅通孔(301)连通的第二通孔(701)，所述第二外延层(5)填满所述第一通孔(201)、所述穿硅通孔(301)及所述第二通孔(701)，并伸出所述第二通孔(701)，且所述第二外延层(5)伸出所述第二通孔(701)的部分设于所述第一介质层(7)上。
  15. 根据权利要求10所述的半导体结构的制备方法，其特征在于，所述硅器件(4)在所述硅衬底(3)与所述第一外延层(1)键合前形成于所述硅衬底(3)上；或者
    所述硅器件(4)在所述硅衬底(3)与所述第一外延层(1)键合后形成于所述硅衬底(3)上，且所述硅器件(4)在所述硅衬底(3)上形成所述穿硅通孔(301)前形成于所述硅衬底(3)上；或者
    所述硅器件(4)在所述硅衬底(3)与所述第一外延层(1)键合后形成于所述硅衬底(3)上，所述硅器件(4)在所述硅衬底(3)上形成所述穿硅通孔(301)后形成于所述硅衬底(3)上，所述硅器件(4)在所述第一外延层(1)上形成所述第二外延层(5)前/后形成于所述硅衬底(3)上。
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