CN117063233A - 磁性随机存储器及其数据写入和读取方法、电子设备 - Google Patents

磁性随机存储器及其数据写入和读取方法、电子设备 Download PDF

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CN117063233A
CN117063233A CN202180096147.3A CN202180096147A CN117063233A CN 117063233 A CN117063233 A CN 117063233A CN 202180096147 A CN202180096147 A CN 202180096147A CN 117063233 A CN117063233 A CN 117063233A
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Abstract

本申请实施例提供一种磁性随机存储器及其数据写入和读取方法、电子设备，涉及存储技术领域，可以解决3D MRAM中与外围控制电路电连接的信号线数量较多，导致布线困难的问题。该磁性随机存储器包括沿第一方向和第二方向分布的多个存储串，每个存储串包括依次堆叠的多个第一存储单元；每个第一存储单元包括层叠设置的第一SOT电极线和第一MTJ；位于同一层的多个第一存储单元分别与同一条第一字线和同一条第二字线电连接；沿第一方向排列的多个存储串中，每个所存储串的多个第一存储单元通过第一晶体管与一条源线电连接，沿第一方向排列的多个存储串的第一存储单元还与同一条第一位线电连接；沿第二方向排列的多个第一晶体管的栅极与同一条第三字线电连接。

Description

磁性随机存储器及其数据写入和读取方法、电子设备 技术领域
本申请涉及存储技术领域，尤其涉及一种磁性随机存储器及其数据写入和读取方法、电子设备。
背景技术
信息技术的发展使得人们对存储介质提出了更高要求，相比于传统的半导体存储技术，自旋轨道力矩磁性随机存储器(spin-orbit torque magnetic random access memory，SOT MRAM)由于具有很多优异的特性，例如，存储数据的非易失性，读写速度快，无限次的擦写寿命，较低的读写功耗等，因而被认为是未来很有希望大规模应用的高密度存储器。
SOT MRAM的核心存储单元是磁性隧道结(magnetic tunnel junction，MTJ)和SOT电极线，MTJ主要包括自由层、隧道层和参考层。在MTJ中写入数据时，可以利用SOT效应改变自由层磁矩的方向，使自由层与参考层的磁矩平行或反平行，以写入第一逻辑信息例如“0”和第二逻辑信息例如“1”。在读取MTJ中存储的数据时，可以通过判断MTJ电阻的高低，确定MTJ中存储的是第一逻辑信息，还是第二逻辑信息。
为了提高MRAM的存储密度，目前将2D(2 dimensions，二维)存储扩展到3D(3 dimensions，三维)存储成为提高存储密度的主流趋势。图1为一种具有交叉点(cross-point)结构的由存储阵列堆叠组成的3D MRAM。参考图1，每层存储阵列中的每个存储单元包括MTJ和与MTJ串联的选通器件(selector)，存储单元的上下两端分别与相互垂直的字线(word line，WL)和位线(bit line，BL)电连接，通过向与存储单元电连接的WL和BL之间施加电压的大小来控制选通器件的导通和断开，从而实现对相应的MTJ进行读写操作。
图2a和图2b分别为一种3D MRAM的侧视图和俯视图。图2a和图2b中的选通器件为NPN型的晶体管。NPN型晶体管的栅极(即P极)与WL电连接，源极(即N极)和漏极(即N极)分别与MTJ和GND电连接，沿X方向，一列晶体管与同一条WL和接地线(GND)电连接，MTJ还与BL电连接，沿Y方向，一列MTJ与同一条BL电连接。当需要向特定MTJ进行读写操作时，可以在相应的WL上加栅极偏置电压，使得与特定MTJ串联的NPN型晶体管导通，在相应的BL和GND上加读写电压，从而进行读写操作。
然而，以N×N×M的存储阵列为例，对于图1所示的3D MRAM，每层存储阵列都需要N条BL和N条WL来寻址和访问控制，每增加一层存储阵列，则至少需要增加N条BL或WL，如果在Z方向上堆叠M层存储阵列，则总共需要N×(M+1)条WL和BL。对于图2a和图2b所示的3D MRAM，每层存储阵列都需要N条BL、N条WL和N条GND来寻址和访问控制，每增加一层存储阵列，则需要增加N条WL、以及N条BL或GND，如果在Z方向上堆叠M层存储阵列，则总共需要N×M 条WL，以及N×(M+1)条BL和GND。而这些BL、WL和GND都需要与外围控制电路电连接，这样一来，增加了布线难度，且会浪费大量面积，从而限制了3D MRAM的实用性。
发明内容
本申请提供一种磁性随机存储器及其数据写入和读取方法、电子设备，可以解决3D MRAM中与外围控制电路电连接的信号线例如字线、位线数量较多，导致布线困难的问题。
为了解决上述技术问题，本申请采用如下技术方案。
第一方面，本申请提供了一种磁性随机存储器，该磁性随机存储器包括沿第一方向和第二方向阵列分布的多个存储串，第一方向和第二方向不平行，第一方向和第二方向例如可以相互垂直，每个存储串包括沿第三方向依次堆叠的多个第一存储单元；第三方向垂直于第一方向和第二方向构成的平面，每个第一存储单元包括层叠设置的第一自旋轨道力矩SOT电极线和第一磁性隧道结MTJ；第一MTJ的自由层与第一SOT电极线接触。磁性随机存储器还包括：多条第一字线、多条第二字线、多条第三字线、多条源线、多条第一位线以及与每个存储串一一对应的多个第一晶体管，这样多个第一晶体管也沿第一方向和第二方向阵列分布。位于同一层的多个第一存储单元分别与同一条第一字线和同一条第二字线电连接；第一字线用于在数据写入时控制位于同一层的多个第一存储单元导通，导通电流流经第一SOT电极线，第二字线用于在数据读取时控制位于同一层的多个第一存储单元导通，导通电流流经第一MTJ。沿第一方向排列的多个存储串中，每个存储串的多个第一存储单元通过与该存储串对应的第一晶体管与同一条源线电连接，沿第一方向排列的多个存储串的第一存储单元还与同一条第一位线电连接；沿第二方向排列的多个第一晶体管的栅极与同一条第三字线电连接。
由于位于同一层的多个第一存储单元与同一条第一字线和同一条第二字线电连接，即位于同一层的多个第一存储单元共用一条第一字线和一条第二字线，而第一字线和第二字线可以用于进行选址，因而一条第一字线和一条第二字线可以在磁性随机存储器进行读写操作时，分别控制位于同一层的多个第一存储单元处于导通状态，若每个存储串包括依次堆叠的M个第一存储单元，即磁性随机存储器包括M层存储层，则需要M条第一字线和M条第二字线对M层存储层分别进行控制，可以理解的是，这些M条第一字线和M条第二字线可以通过金属导线从存储阵列的外侧引到外围控制电路所在的平面，从而实现对不同存储层中第一存储单元的选择性操作，例如控制不同存储层中第一存储单元的导通或断开。
在此基础上，沿第一方向排列的多个存储串共用一条源线和一条第一位线，沿第二方向排列的多个存储串共用一条第三字线。在磁性随机存储器包括沿第一方向排列的P列存储串和沿第二方向排列的Q列存储串的情况下，磁性随机存储器包括P条第三字线、Q条源线和Q条第一位线。
相对于现有技术中，以N×N×M的存储阵列为例，每层存储层都需要N条BL和N条WL，若磁性随机存储器包括M层存储层，则需要(M+1)×N条BL和WL(即需要(M+1)×N条信号线)，或者，需要N×M条WL，以及N×(M+1)条BL和GND(即需 要(2M+1)×N条信号线)，而本申请中，位于同一层的多个第一存储单元共用一条第一字线和一条第二字线，沿第一方向排列的多个存储串共用一条源线和一条第一位线，沿第二方向排列的多个存储串共用一条第三字线，因而若磁性随机存储器包括M层存储层，且磁性随机存储器沿第一方向排列的P列存储串和沿第二方向排列的Q列存储串，则需要M条第一字线、M条第二字线、P条第三字线、Q条源线和Q条第一位线，即需要2M+P+2Q条信号线。基于此，可以看出，本申请提供的磁性随机存储器中信号线(信号线包括第一字线、第二字线、源线、第一位线和第三字线)的数量明显减小，这样与外围控制电路电连接的信号线的数量明显减小，从而降低了布线难度，节省了布线占用的面积。
在一种可能的实施方式中，每个存储串还包括与每个第一存储单元一一对应的多个第二存储单元；相互对应的第一存储单元和第二存储单元位于同一层；每个第二存储单元包括层叠设置的第二SOT电极线和第二MTJ；位于同一层的多个第一存储单元和多个第二存储单元与同一条第一字线和同一条第二字线电连接。磁性随机存储器还包括多条第二位线，沿第一方向排列的多个存储串的第二存储单元分别与同一条第一位线和同一条第二位线电连接。其中，磁性随机存储器还包括与每个存储串一一对应的多个第二晶体管，每条第一位线通过第二晶体管分别和与该第二晶体管对应的存储串中的多个第一存储单元和多个第二存储单元电连接；沿第二方向排列的多个第一晶体管的栅极以及多个第二晶体管的栅极与同一条第三字线电连接；和/或，磁性随机存储器还包括与每个存储串一一对应的多个第三晶体管，每条第二位线通过第三晶体管和与该第三晶体管对应的存储串中的多个第二存储单元电连接；沿第二方向排列的多个第一晶体管的栅极以及多个第三晶体管的栅极与同一条第三字线电连接。由于沿第一方向排列的多个存储串的多个第一存储单元和多个第二存储单元共用一条第一位线，因而位线的数量即信号线的数量进一步减小，这样与外围控制电路电连接的信号线的数量进一步减小，从而进一步降低了布线难度，节省了布线占用的面积。
在一种可能的实施方式中，每个存储串还包括与每个第一存储单元一一对应的多个第二存储单元；相互对应的第一存储单元和第二存储单元位于同一层；每个第二存储单元包括层叠设置的第二SOT电极线和第二MTJ；位于同一层的多个第一存储单元和多个第二存储单元分别与同一条第一字线和同一条第二字线电连接。磁性随机存储器还包括多条第二位线，沿第一方向排列的多个存储串的第二存储单元分别与同一条源线和同一条第二位线电连接。其中，每条源线通过第一晶体管分别和与该第一晶体管对应的存储串中的多个第一存储单元以及多个第二存储单元电连接；磁性随机存储器还包括与每个存储串一一对应的多个第二晶体管，每条第一位线通过第二晶体管和与该第二晶体管对应的存储串中的多个第一存储单元电连接，沿第二方向排列的多个第一晶体管的栅极和多个第二晶体管的栅极与同一条第三字线电连接；和/或，磁性随机存储器还包括与每个存储串一一对应的多个第三晶体管，每条第二位线通过第三晶体管和与该第三晶体管对应的存储串中的多个第二存储单元电连接；沿第二方向排列的多个第一晶体管的栅极和多个第三晶体管的栅极与同一条第三字线电连接。由于沿第一方向排列的多个存储串的多个第一存储单元和多个第二存储单元共用一条源线，因而源线的数量即信号线的数量进一步减小，这样与外围控制电路电连接的信号线的 数量进一步减小，从而进一步降低了布线难度，节省了布线占用的面积。
在一种可能的实施方式中，每个第一存储单元还包括第四晶体管和第五晶体管；第四晶体管的栅极与第一字线电连接，第五晶体管的栅极与第二字线电连接；每条第一SOT电极线的第一端通过第四晶体管、第一晶体管与源线电连接；每个第一MTJ通过第五晶体管、第一晶体管与源线电连接；每条第一SOT电极线的第二端与第一位线电连接；或者，每条第一SOT电极线的第一端通过第四晶体管与第一位线电连接；每个第一MTJ通过第五晶体管与第一位线电连接；每条第一SOT电极线的第二端通过第一晶体管与源线电连接。第四晶体管用于作为写控制晶体管，在第一存储单元中写入数据时，第四晶体管导通，第五晶体管用于作为读控制晶体管，在读取第一存储单元存储的数据时，第五晶体管导通。
在一种可能的实施方式中，每个第二存储单元还包括第六晶体管和第七晶体管；第六晶体管的栅极与第一字线电连接，第七晶体管的栅极与第二字线电连接；每条第二SOT电极线的第一端通过第六晶体管与第一位线电连接，每个第二MTJ通过第七晶体管与第一位线电连接，每条第二SOT电极线的第二端与第二位线电连接；或者，每条第二SOT电极线的第一端通过第六晶体管与第二位线电连接，每个第二MTJ通过第七晶体管与第二位线电连接，每条第二SOT电极线的第二端与第一位线电连接。第六晶体管用于作为写控制晶体管，在第二存储单元中写入数据时，第六晶体管导通，第七晶体管用于作为读控制晶体管，在读取第二存储单元存储的数据时，第七晶体管导通。
在一种可能的实施方式中，每个第二存储单元还包括第六晶体管和第七晶体管；第六晶体管的栅极与第一字线电连接，第七晶体管的栅极与第二字线电连接；每条第二SOT电极线的第一端通过第六晶体管、第一晶体管与源线电连接，每个第二MTJ通过第七晶体管、第一晶体管与源线电连接，每条第二SOT电极线的第二端与第二位线电连接；或者，每条第二SOT电极线的第一端通过第六晶体管与第二位线电连接，每个第二MTJ通过第七晶体管与第二位线电连接，每条第二SOT电极线的第二端通过第一晶体管与源线电连接。第六晶体管用于作为写控制晶体管，在第二存储单元中写入数据时，第六晶体管导通，第七晶体管用于作为读控制晶体管，在读取第二存储单元存储的数据时，第七晶体管导通。
在一种可能的实施方式中，相互对应的第一存储单元中的第一SOT电极线和第二存储单元中的第二SOT电极线接触。由于第一SOT电极线和第二SOT电极线接触，因而在制作第一SOT电极线和第二SOT电极线时，可以将第一SOT电极线和第二SOT电极线1015作为一个整体，这个整体相对于单独的第一SOT电极线或第二SOT电极线尺寸增加，因而可以降低制作工艺难度，且无需去除第一SOT电极线和第二SOT电极线之间的部分，进而可以进一步降低制作工艺难度。
在一种可能的实施方式中，第一晶体管为后道(back end of line，BEOL)晶体管，例如薄膜晶体管、多晶硅晶体管、非晶硅晶体管或碳纳米晶体管等。由于BEOL晶体管的电学性质(例如电阻、开关电流、开启电压、耐久性)、制备工艺(例如制备温度，通常＜400℃)等与MTJ的电学性质、制备工艺等相兼容，因而在本申请中，选通器件采用BEOL晶体管，有利于提高磁性随机存储器的性能，且降低磁性随机存储器的 制备难度。此外，BEOL晶体管还可以显著提高磁性随机存储器的存储密度，减小漏电。另外，当第一晶体管采用BEOL晶体管时，由于可以将外围控制电路，处理器例如CPU等放置在存储串的下方，即外围控制电路，处理器例如CPU相对于存储串靠近衬底，从而可以减小芯片的面积。
在一种可能的实施方式中，第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管中至少一个为后道晶体管，例如薄膜晶体管、多晶硅晶体管、非晶硅晶体管或碳纳米晶体管。可以参考上述第一晶体管为后道晶体管时的技术效果，此处不再赘述。
在一种可能的实施方式中，第一晶体管的源极和漏极沿存储串中多个第一存储单元堆叠的方向排列，即第一晶体管为垂直晶体管。由于第一晶体管为垂直晶体管时，可以缩小第一晶体管占用的面积，从而可以进一步提高磁性随机存储器的存储密度。
在一种可能的实施方式中，第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管中至少一个的源极和漏极沿存储串中多个第一存储单元堆叠的方向排列，即第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管中至少一个为垂直晶体管。可以参考上述第一晶体管为垂直晶体管时的技术效果，此处不再赘述。
在一种可能的实施方式中，第一晶体管为平面晶体管，第一晶体管的源极和漏极沿垂直于存储串中多个第一存储单元堆叠的方向排列。
在一种可能的实施方式中，第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管中至少一个为平面晶体管，平面晶体管的源极和漏极沿垂直于存储串中多个第一存储单元堆叠的方向排列。
在一种可能的实施方式中，磁性随机存储器还包括衬底；第一晶体管、第三字线、源线以及第一位线相对于存储串靠近衬底，即第一晶体管、第三字线、源线以及第一位线设置在存储串的下方；或者，存储串相对于第一晶体管、第三字线、源线和第一位线靠近衬底，即第一晶体管、第三字线、源线以及第一位线设置在存储串的上方。可以根据布线需要等灵活设置第一晶体管、第三字线、源线和第一位线的位置。
在一种可能的实施方式中，磁性随机存储器还包括衬底；第二晶体管、第三晶体管和第二位线相对于存储串靠近衬底，即第二晶体管、第三晶体管和第二位线设置在存储串的下方；或者，存储串相对于第二晶体管、第三晶体管和第二位线靠近衬底，即第二晶体管和第三晶体管设置在存储串的上方。可以根据布线需要等灵活设置第二晶体管、第三晶体管和第二位线的位置。
在一种可能的实施方式中，磁性随机存储器还包括衬底；第一SOT电极线相对于第一MTJ靠近衬底，即第一MTJ设置于第一SOT电极线上；或者，第一MTJ相对于第一SOT电极线靠近衬底，即第一SOT电极线设置于第一MTJ上。
在一种可能的实施方式中，磁性随机存储器还包括衬底；第二SOT电极线相对于第二MTJ靠近衬底，即第二MTJ设置于第二SOT电极线上；或者，第二MTJ相对于第二SOT电极线靠近衬底，即第二SOT电极线设置于第二MTJ上。
第二方面，提供一种电子设备，该电子设备包括印刷电路板和上述第一方面提供的磁性随机存储器；印刷电路板和磁性随机存储器电连接。由于该电子设备具有与上 述第一方面提供的磁性随机存储器相同的技术效果，因而可以参考上述第一方面的有关描述，此处不再赘述。
第三方面，提供一种磁性随机存储器的数据写入方法，该磁性随机存储器可以为上述第一方面提供的磁性随机存储器，磁性随机存储器中的每个第一存储单元包括第四晶体管和第五晶体管，该磁性随机存储器的数据写入方法包括：首先，与待写入第一存储单元电连接的第一字线接收第一栅极偏置电压，第一栅极偏置电压用于控制与待写入第一存储单元位于同一层的多个第一存储单元中的第四晶体管处于导通状态，这样可以选中某一层第一存储单元；接下来，与待写入第一存储单元对应的第三字线接收第二栅极偏置电压，第二栅极偏置电压用于控制沿第二方向，与待写入第一存储单元电连接的第一晶体管位于同一列的多个第一晶体管导通，这样可以选中沿第二方向排列的一列第一存储单元；接下来，与待写入第一存储单元电连接的源线和第一位线中一个接收写电压，一个接收接地电压，导通电流由待写入第一存储单元的第一SOT电极线的一端流经另一端，这样可以选中特定的第一存储单元进行数据写入，由于待写入第一存储单元的第一SOT电极线中有电流流过，从而可以实现对待写入第一存储单元中第一MTJ的数据写入。由于磁性随机存储器的数据写入方法具有与上述第一方面提供的磁性随机存储器相同的技术效果，因而可以参考上述第一方面的有关描述，此处不再赘述。
在一种可能的实施方式中，每个存储串还包括多个第二存储单元，每个第二存储单元与第一位线、第二位线电连接，每个第二存储单元包括第六晶体管和第七晶体管；此时，沿第二方向排列的多个存储串中的多个第一存储单元和多个第二存储单元共用第一位线。上述数据写入方法还包括：首先，与待写入第二存储单元电连接的第一字线接收第一栅极偏置电压，第一栅极偏置电压用于控制与待写入第二存储单元位于同一层的多个第一存储单元中的第四晶体管和第二存储单元中的第六晶体管处于导通状态，这样可以选中某一层第一存储单元和第二存储单元；接下来，与待写入第二存储单元对应的第三字线接收第二栅极偏置电压，第二栅极偏置电压用于控制沿第二方向，与待写入第二存储单元电连接的第二晶体管和/或第三晶体管位于同一列的多个第一晶体管、多个第二晶体管和多个第三晶体管导通，这样可以选中沿第二方向排列的一列第一存储单元和第二存储单元；接下来，与待写入第二存储单元电连接的第一位线和第二位线中一个接收写电压，一个接收接地电压，导通电流由待写入第二存储单元的第二SOT电极线的一端流经另一端；与待写入第二存储单元对应的第一存储单元电连接的源线处于浮空状态，这样可以选中特定的第二存储单元进行数据写入，由于待写入第二存储单元的第二SOT电极线中有电流流过，从而可以实现对待写入第二存储单元中第二MTJ的数据写入。
在一种可能的实施方式中，每个存储串还包括多个第二存储单元，每个第二存储单元与源线、第二位线电连接，每个第二存储单元包括第六晶体管和第七晶体管；此时，沿第二方向排列的多个存储串中的多个第一存储单元和多个第二存储单元共用源线。上述数据写入方法还包括：首先，与待写入第二存储单元电连接的第一字线接收第一栅极偏置电压，第一栅极偏置电压用于控制与待写入第二存储单元位于同一层的多个第一存储单元中的第四晶体管和多个第二存储单元中的第六晶体管处于导通状 态，这样可以选中某一层第一存储单元和第二存储单元；接下来，与待写入第二存储单元对应的第三字线接收第二栅极偏置电压，第二栅极偏置电压用于控制沿第二方向，与待写入第二存储单元电连接的第二晶体管和/或第三晶体管位于同一列的多个第一晶体管、多个第二晶体管和多个第三晶体管导通，这样可以选中沿第二方向排列的一列第一存储单元和第二存储单元；接下来，与待写入第二存储单元电连接的源线和第二位线中一个接收写电压，一个接收接地电压，导通电流由待写入第二存储单元的第二SOT电极线的一端流经另一端；与待写入第二存储单元对应的第一存储单元电连接的第一位线处于浮空状态，这样可以选中特定的第二存储单元进行数据写入，由于待写入第二存储单元的第二SOT电极线中有电流流过，从而可以实现对待写入第二存储单元中第二MTJ的数据写入。
第四方面，提供一种磁性随机存储器的数据读取方法，该磁性随机存储器可以为上述第一方面提供的磁性随机存储器，磁性随机存储器中的第一存储单元包括第四晶体管和第五晶体管，该磁性随机存储器的数据读取方法包括：首先，与待读取第一存储单元电连接的第二字线接收第一栅极偏置电压，第一栅极偏置电压用于控制与待读取第一存储单元位于同一层的多个第一存储单元中的第五晶体管处于导通状态，这样可以选中某一层第一存储单元；接下来，与待读取第一存储单元对应的第三字线接收第二栅极偏置电压，第二栅极偏置电压用于控制沿第二方向，与待读取第一存储单元电连接的第一晶体管位于同一列的多个第一晶体管导通，这样可以选中沿第二方向排列的一列第一存储单元；接下来，与待读取第一存储单元电连接的源线和第一位线中一个接收读电压，一个接收接地电压，导通电流流经待读取第一存储单元的第一MTJ，这样可以选中特定的第一存储单元进行数据读取，由于只有待读取第一存储单元的第一MTJ中有电流流过，从而可以根据电流的大小判断待读取第一存储单元中第一MTJ的电阻的大小，进而可以判断出待读取第一存储单元的第一MTJ中存储的是第一逻辑信息“0”，还是第二逻辑信息“1”。由于磁性随机存储器的数据读取方法具有与上述第一方面提供的磁性随机存储器相同的技术效果，因而可以参考上述第一方面的有关描述，此处不再赘述。
在一种可能的实施方式中，每个存储串还包括多个第二存储单元，每个第二存储单元与第一位线、第二位线电连接，每个第二存储单元包括第六晶体管和第七晶体管；此时，沿第二方向排列的多个存储串中的多个第一存储单元和多个第二存储单元共用第一位线。上述数据读取方法还包括：首先，与待读取第二存储单元电连接的第二字线接收第一栅极偏置电压，第一栅极偏置电压用于控制与待读取第二存储单元位于同一层的多个第一存储单元中的第五晶体管和多个第二存储单元中的第七晶体管处于导通状态，这样可以选中某一层第一存储单元和第二存储单元；接下来，与待读取第二存储单元对应的第三字线接收第二栅极偏置电压，第二栅极偏置电压用于控制沿第二方向，与待读取第二存储单元电连接的第二晶体管和/或第三晶体管位于同一列的多个第一晶体管、多个第二晶体管和多个第三晶体管导通，这样可以选中沿第二方向排列的一列第一存储单元和第二存储单元；接下来，与待读取第二存储单元电连接的第一位线和第二位线中一个接收读电压，一个接收接地电压，导通电流流经待读取第二存储单元的第二MTJ；与待读取第二存储单元对应的第一存储单元电连接的源线 处于浮空状态，这样可以选中特定的第二存储单元进行数据读取，由于只有待读取第二存储单元中有电流流过，从而可以根据电流的大小判断待读取第二存储单元中第二MTJ的电阻大小，进而可以判断出待读取第二存储单元的第二MTJ中存储的是第一逻辑信息“0”，还是第二逻辑信息“1”。
在一种可能的实施方式中，每个存储串还包括多个第二存储单元，每个第二存储单元与源线、第二位线电连接，每个第二存储单元包括第六晶体管和第七晶体管；此时，沿第二方向排列的多个存储串中的多个第一存储单元和多个第二存储单元共用源线。上述数据读取方法还包括：首先，与待读取第二存储单元电连接的第二字线接收第一栅极偏置电压，第一栅极偏置电压用于控制与待读取第二存储单元位于同一层的多个第一存储单元中的第五晶体管和多个第二存储单元中的第七晶体管处于导通状态，这样可以选中某一层第一存储单元和第二存储单元；接下来，与待读取第二存储单元对应的第三字线接收第二栅极偏置电压，第二栅极偏置电压用于控制沿第二方向，与待读取第二存储单元电连接的第二晶体管和/或第三晶体管位于同一列的多个第一晶体管、多个第二晶体管和多个第三晶体管导通，这样可以选中沿第二方向排列的一列第一存储单元和第二存储单元；接下来，与待读取第二存储单元电连接的源线和第二位线中一个接收读电压，一个接收接地电压，导通电流流经待读取第二存储单元的第二MTJ；与待读取第二存储单元对应的第一存储单元电连接的第一位线处于浮空状态，这样可以选中特定的第二存储单元进行数据读取，只有待读取第二存储单元中有电流流过，从而可以根据电流的大小判断待读取第二存储单元中第二MTJ的电阻大小，进而可以判断出待读取第二存储单元的第二MTJ中存储的是第一逻辑信息“0”，还是第二逻辑信息“1”。
附图说明
图1为现有技术提供的一种3D MRAM的结构示意图；
图2a为现有技术提供的一种3D MRAM的侧视结构示意图；
图2b为现有技术提供的一种3D MRAM的俯视结构示意图；
图3为本申请的实施例提供的一种电子设备的结构示意图；
图4为本申请的实施例提供的一种磁性随机存储器的结构示意图；
图5为本申请的另一实施例提供的一种磁性随机存储器的结构示意图；
图6为本申请的实施例提供的第一MTJ的结构示意图；
图7为本申请的又一实施例提供的一种磁性随机存储器的结构示意图；
图8为本申请的又一实施例提供的一种磁性随机存储器的结构示意图；
图9为本申请的又一实施例提供的一种磁性随机存储器的结构示意图；
图10为本申请的又一实施例提供的一种磁性随机存储器的结构示意图；
图11为本申请的又一实施例提供的一种磁性随机存储器的结构示意图；
图12为本申请的又一实施例提供的一种磁性随机存储器的结构示意图；
图13为本申请的又一实施例提供的一种磁性随机存储器的结构示意图；
图14为本申请的又一实施例提供的一种磁性随机存储器的结构示意图；
图15为本申请的又一实施例提供的一种磁性随机存储器的结构示意图；
图16为本申请的又一实施例提供的一种磁性随机存储器的结构示意图；
图17为本申请的又一实施例提供的一种磁性随机存储器的结构示意图。
附图标记：100-电子设备；11-存储装置；12-处理器；13-输入设备；14-输出设备；10-存储阵列；20-译码器；30-驱动器；40-时序控制器；50-缓存器；60-输入输出驱动；101-存储串；101A-第一存储单元；101B-第二存储单元；102-第一晶体管；103-第二晶体管；104-第三晶体管；111-外存储器；112-内存储器；121-运算器；122-控制器；200-磁性随机存储器；1011-第一SOT电极线；1012-第一MTJ；1031-第四晶体管；1014-第五晶体管；1015-第二SOT电极线；1016-第二MTJ；1017-第六晶体管；1018-第七晶体管。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。
以下，术语“第一”、“第二”等仅用于描述方便，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在本申请实施例中，除非另有明确的规定和限定，术语“电连接”可以是直接的电性连接，也可以通过中间媒介间接的电性连接。
在本申请实施例中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本申请实施例中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或“例如”等词旨在以具体方式呈现相关概念。
在本申请实施例中，“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B的情况，其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。
本申请实施例提供一种电子设备，该电子设备例如可以为手机(mobile phone)、平板电脑(pad)、个人数字助理(personal digital assistant，PDA)、电视、智能穿戴产品(例如，智能手表、智能手环)、虚拟现实(virtual reality，VR)终端设备、增强现实(augmented reality，AR)终端设备、充电家用小型电器(例如豆浆机、扫地机器人)、无人机、雷达、航空航天设备和车载设备等不同类型的用户设备或者终端设备；该电子设备还可以为基站等网络设备。本申请实施例对电子设备的具体形式不作特殊限制。
图3为本申请实施例示例性提供的一种电子设备的架构示意图。如图3所示，该电子设备100包括：存储装置11、处理器12、输入设备13和输出设备14等部件。本领域技术人员可以理解到，图3中示出的电子设备的结构并不构成对该电子设备的限定，该电子设备100可以包括比图3所示的部件更多或更少的部件，或者可以组合如图3所示的部件中的某些部件，或者可以与如图3所示的部件布置不同。
以下对存储装置11、处理器12、输入设备13和输出设备14分别进行介绍。
存储装置11用于存储软件程序以及模块。存储装置11主要包括存储程序区和存 储数据区，其中，存储程序区可存储操作系统、至少一个功能所需的应用程序(比如声音播放功能、图像播放功能等)等；存储数据区可存储根据电子设备的使用所创建的数据(比如音频数据、图像数据、电话本等)等。此外，存储装置11包括外存储器111和内存储器112。外存储器111和内存储器112存储的数据可以相互传输。外存储器111例如包括硬盘、U盘、软盘等。内存储器112例如包括随机存储器、只读存储器等。其中，随机存储器例如可以包括相变随机存储器、磁性随机存储器或铁电随机存储器等。
[根据细则91更正 04.08.2021] 处理器12是电子设备100的控制中心，利用各种接口和线路连接整个电子设备100的各个部分，通过运行或执行存储在存储装置11内的软件程序和/或模块，以及调用存储在存储装置11内的数据，执行电子设备100的各种功能和处理数据，从而对电子设备100进行整体监控。处理器12例如可以包括应用处理器(application processor，AP)，调制解调处理器，图形处理器(graphics processing unit，GPU)，图像信号处理器(image signal processor，ISP)，飞行控制器，视频编解码器，数字信号处理器(digital signal processor，DSP)，基带处理器，和/或神经网络处理器(neural-network processing unit，NPU)等，上述的应用处理器例如可以为中央处理器(central processing unit，CPU)。其中，不同类型的处理器可以相互独立设置，也可以集成在一起。例如，应用处理器和调制解调处理器可以集成在一起，应用处理器主要处理操作系统、用户界面和应用程序等，调制解调处理器主要处理无线通信。可以理解的是，上述调制解调处理器和应用处理器也可以相互独立设置。图3中以处理器12包括运算器121和控制器122为例。运算器121获取内存储器112存储的数据，并对内存储器112存储的数据进行处理，处理后的结果通常送回内存储器112。控制器122可以控制运算器121对数据进行处理，控制器122还可以控制外存储器置111和内存储器112写入数据或读取数据。
输入设备13用于接收输入的数字或字符信息，以及产生与电子设备的用户设置以及功能控制有关的键信号输入。示例的，输入设备13可以包括触摸屏以及其他输入设备。其他输入设备可以包括但不限于物理键盘、功能键(比如音量控制按键、电源开关按键等)、轨迹球、鼠标、操作杆等中的一种或多种。上述处理器12中的控制器122还可以用于控制输入设备13接收输入的信号。此外，输入设备13接收到的输入的数字或字符信息，以及产生与电子设备的用户设置以及功能控制有关的键信号输入可以存储在内存储器112中。
输出设备14用于输出输入设备13输入，并存储在内存储器112中的数据对应的信号。例如，输出设备14输出声音信号或视频信号。上述处理器12中的控制器122还可以用于控制输出设备14输出信号。
需要说明的是，图3中的粗箭头用于表示数据的传输，粗箭头的方向表示数据传输的方向。例如，输入设备13和内存储器112之间的单箭头表示输入设备13接收到的数据向内存储器112传输。又例如，运算器121和内存储器112之间的双箭头表示内存储器112存储的数据可以向运算器121传输，且运算器121处理后的数据可以向内存储器112传输。图3中的细箭头表示控制器122可以控制的部件。示例的，控制器122可以对外存储器置111、内存储器112、运算器121、输入设备13和输出设备14等进行控制。
基于上述，本申请实施例提供的电子设备100还包括印刷电路板(printed circuit boards，PCB)，电子设备100中的一些电子器件例如内存储器112或处理器12等可以设置于PCB上，且内存储器112、处理器12等与PCB电连接。
本申请实施例还提供一种磁性随机存储器，该磁性随机存储器可以应用于上述的电子设备100中，例如可以用于作为上述电子设备100中的内部存储器112。
如图4所示，磁性随机存储器200包括存储阵列10，存储阵列10包括多个存储单元、字线、位线、源线等，每个存储单元可以用于存储1bit或者多bit的数据。在一些示例中，如图4所示，磁性随机存储器200还包括译码器20、驱动器30、时序控制器40、缓存器50和输入输出驱动60。
在图4所示的磁性随机存储器200中，译码器20用于根据接收到的地址进行译码，以确定需要访问的存储单元。驱动器30用于根据译码器20产生的译码结果来控制源线、位线、字线的电平，从而实现对指定存储单元的访问。缓存器50用于将读取的数据进行缓存，例如可以采用先入先出(first-in first-out，FIFO)来进行缓存。时序控制器30用于控制缓存器50的时序，以及控制驱动器30驱动存储阵列中的源线、位线、字线。输入输出驱动60用于驱动传输信号，例如驱动接收的数据信号和驱动需要发送的数据信号，使得数据信号可以被远距离传输。
上述存储阵列10、译码器20、驱动器30、时序控制器40、缓存器50和输入输出驱动60可以集成于一个芯片中，也可以分别集成于多个芯片中。
以下提供两个具体的实施例，对上述存储阵列10的结构进行示例性介绍。
实施例一
如图5所示，存储阵列10包括阵列分布的多个存储串101，具体的，多个存储串101沿第一方向X周期性的重复排列，且沿第二方向Y周期性的重复排列，其中，第一方向X和第二方向Y不平行。第一方向X和第二方向Y不平行可以是第一方向X和第二方向Y垂直，也可以是第一方向X和第二方向Y的夹角为锐角。图5以存储阵列10包括四个存储串101为例进行示意。
此处，对于沿第一方向X排列的存储串101的数量和沿第二方向Y排列的存储串101的数量不进行限定，可以根据需要进行调整。
可以理解的是，磁性随机存储器200还包括衬底，存储阵列10等可以设置于衬底上。本申请说明书附图未示意出衬底。此处，第一方向X和第二方向Y是平行于衬底的方向。
上述每个存储串101包括依次堆叠的多个第一存储单元101A，参考图5，每个存储串101中的多个第一存储单元101A沿第三方向Z依次堆叠，其中，第三方向Z垂直于第一方向X和第二方向Y构成的平面，也就是说，第三方向Z垂直于衬底。图5中以每个存储串101包括依次堆叠的两个第一存储单元101A为例进行示意。
此处，每个存储串101沿第三方向Z堆叠的第一存储单元101A的个数可以根据需要进行调整。
需要说明的是，多个存储串101中，每个存储串101的每个第一存储单元101A都与其它任意一个存储串101中一个第一存储单元101A位于同一层，也就是说，存储阵列10包括沿第三方向Z堆叠设置的多层存储层，每层存储层包括阵列分布的多个 第一存储单元100A。基于此，可以看出，在本申请中，存储阵列10中多个第一存储单元101A进行3D堆叠，即第一存储单元101A沿第一方向X、第二方向Y和第三方向Z分别进行堆叠，因此本申请实施例提供的磁性随机存储器200也可以称为3D磁性随机存储器。相对于2D磁性随机存储器，3D磁性随机存储器可以大幅度提高磁性随机存储器200的存储密度。
在此基础上，上述存储阵列10还包括多条第一字线wl(例如wl1、wl2等)和多条第二字线wl’(例如wl’1、wl’2等)。可以理解的是，字线通常用于控制晶体管的导通或断开，在晶体管导通时用于进行选址，例如用于选中某一层存储单元或者某一列存储单元，示例的，在字线用于选中某一层存储单元的情况下，与字线电连接的该层存储单元中的晶体管均处于导通状态。在本实施例中，位于同一层的多个第一存储单元101A分别与同一条第一字线wl和同一条第二字线wl’电连接，也就是说，第一字线wl和第二字线wl’可以分别控制位于同一层的多个第一存储单元101A的导通或断开。
请继续参考图5，在一些示例中，上述每个第一存储单元101A包括层叠设置的第一SOT电极线1011和第一磁性隧道结MTJ1012，第一SOT电极线也可以称为第一自旋霍尔效应(spin hall effect，SHE)电极线，第一SOT电极线也可以称为第一SOT电极层。
此处，第一SOT电极线1011材料例如可以包括重金属或其他具有较大自旋霍尔角的材料。示例的，重金属可以包括铂(Pt)、钽(Ta)、铜(Cu)、铱(Ir)、钌(Ru)或钨(W)中的一种或多种。具有较大自旋霍尔角的材料可以包括二碲化钨(WTe2)或硒化铋(Bi2Se3)化合物等。
如图6所示，每个第一MTJ1012包括依次层叠设置的参考层、隧穿层和自由层。其中，参考层和自由层的材料例如可以选用钴铁硼(CoFeB)合金、钴铁(CoFe)合金或镍铁钴(NiFeCo)合金中的至少一种。隧穿层的材料例如可以选用氧化镁(MgO)合金。
为了确保参考层的磁化方向保持不变，因此在一些示例中，如图6所示，第一MTJ1012还可以包括设置在参考层远离隧穿层一侧的钉扎层，钉扎层可以使得参考层的磁化方向被钉扎在某一方向保持不变。
上述钉扎层的材料例如可以包括稀土过渡金属合金。又例如，钉扎层采用SAF(synthetic anti-ferromagnetic，合成反铁磁，也可以称为人工反铁磁)结构，SAF结构包括依次层叠设置的第一复合层、非磁性层和第二复合层，第一复合层和第二复合层均由层叠交替铁磁层和金属层构成，示例的，第一复合层和第二复合层由沿第一MTJ1012中各层的堆叠方向交替层叠设置的钴(Co)层和铂层(Pt)构成，非磁性层的材料包括铂、钽、铜、铱、钌、钨中至少一种。
可以理解的是，第一MTJ1012的结构包括但不限于图6所示的结构。
需要说明的是，第一SOT电极线1011和第一MTJ1012层叠设置时，第一MTJ1012中的自由层和第一SOT电极线1011接触。
在此基础上，第一SOT电极线1011和第一MTJ1012的位置关系，可以是第一MTJ1012位于第一SOT电极线1011上，即第一SOT电极线1011相对于第一MTJ靠 近衬底；也可以是第一SOT电极线1011位于第一MTJ1012上，即第一MTJ相对于第一SOT电极线靠近衬底。
以下以一个第一存储单元101A为例，对磁性随机存储器200的数据写入和数据读取原理进行介绍。
在本申请中，第一存储单元101A的数据写入利用了SOT效应，具体的，当在第一SOT电极线1011上通入写电流时，第一SOT电极线1011的材料决定了第一SOT电极线1011可以产生的自旋极化电流，而自旋极化电流可以改变第一MTJ1012中的自由层的磁化方向，使自由层的磁化方向与参考层的磁化方向呈平行状态或反平行状态，即写入数据。当自由层的磁化方向与参考层的磁化方向呈平行状态时，可以表示第一MTJ1012写入第一逻辑信息；当自由层的磁化方向与参考层的磁化方向呈反平行状态时，可以表示第一MTJ1012写入第二逻辑信息。第一逻辑信息和第二逻辑信息中，其中一个可以用“0”表示，另一个可以用“1”表示，下文中以第一逻辑信息为“0”，第二逻辑信息为“1”为例进行说明。
可以理解的是，自由层的磁化方向，或者说自由层的磁化方向与参考层的磁化方向呈平行状态，还是呈反平行状态取决于第一SOT电极线1011上通入的写电流的方向。示例的，若第一SOT电极线1011上通入的写电流的方向由左向右，则自由层的磁化方向与参考层的磁化方向呈平行状态；若第一SOT电极线1011上通入的写电流的方向由右向左，则自由层的磁化方向与参考层的磁化方向呈反平行状态。
第一存储单元101A的数据读取利用了TMR(tunneling magneto resistance，隧穿磁电阻)效应，具体的，当自由层的磁化方向与参考层的磁化方向呈平行状态时，第一存储单元101A中的第一MTJ1012为低电阻态；当自由层的磁化方向与参考层的磁化方向呈反平行状态时，第一MTJ1012为高电阻态，因此可以通过检测第一MTJ1012的电阻，判断出第一MTJ1012存储的是第一逻辑信息“0”，还是第二逻辑信息“1”。
可以理解的是，由于第一存储单元101A包括SOT电极线，且第一存储单元101A的数据写入是利用SOT效应，因此本申请提供的磁性随机存储器200也可以称为SOT MRAM。
请继续参考图5，在一些示例中，上述每个第一存储单元101A还包括第四晶体管1013和第五晶体管1014，第四晶体管1013和第五晶体管1014均包括栅极(gate，G)、源极(source，S)和漏极(drain，D)。每个第四晶体管1013的栅极与第一字线wl电连接，第一字线wl可以控制位于同一层的多个第一存储单元101A中第四晶体管1013同时导通或断开。每个第四晶体管1013的源极或漏极与上述第一SOT电极线1011的第一端a电连接。每个第五晶体管1014的栅极与第二字线wl’电连接，第二字线wl’可以控制位于同一层的多个第一存储单元101A中第五晶体管1014导通或断开。每个第五晶体管1014的源极或漏极与第一MTJ1012电连接。
可以理解的是，与第一SOT电极线1011电连接的第四晶体管1013用于作为写控制晶体管，与第一MTJ1012电连接的第五晶体管1014用于作为读控制晶体管。
上述第四晶体管1013和第五晶体管1014可以为N型晶体管，也可以为P型晶体管。
在此基础上，第四晶体管1013和第五晶体管1014例如可以为后道(back end of line，BEOL)晶体管，BEOL晶体管是指与半导体后道工艺制程相兼容的晶体管，BEOL晶体管的制备温度一般不高于400℃。BEOL晶体管例如可以为薄膜晶体管、多晶硅晶体管、非晶硅晶体管或碳纳米晶体管等。可以理解的是，上述第四晶体管1013和第五晶体管1014当然还可以是前道(front end of line，FEOL)晶体管，即通过前道工艺制备的晶体管，例如可以为金属氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，MOSFET)，金属氧化物半导体场效应晶体管可以通过wafer bonding(晶圆键合)等方式与MTJ集成在一块。
由于BEOL晶体管的电学性质(例如电阻、开关电流、开启电压、耐久性)、制备工艺(例如制备温度，通常＜400℃)等与MTJ的电学性质、制备工艺等相兼容，因而在本申请中，选通器件采用BEOL晶体管，有利于提高磁性随机存储器200的性能，且降低磁性随机存储器200的制备难度。此外，BEOL晶体管还可以显著提高磁性随机存储器200的存储密度，减小漏电。
在此基础上，如图5所示，第四晶体管1013和第五晶体管1014可以是平面晶体管，即第四晶体管1013和第五晶体管1014的源极和漏极沿垂直于存储串101中多个第一存储单元101A堆叠的方向排列，也就是说，第四晶体管1013和第五晶体管1014的源极和漏极沿平行于第一方向X和第二方向Y构成的平面的方向排列。如图7所示，第四晶体管1013和第五晶体管1014也可以是垂直晶体管，即第四晶体管1013和第五晶体管1014的源极和漏极沿存储串101中多个第一存储单元101A堆叠的方向排列，也就是说，第四晶体管1013和第五晶体管1014的源极和漏极沿第三方向Z进行排列。
在第四晶体管1013和第五晶体管1014为垂直晶体管的情况下，可以缩小第四晶体管1013和第五晶体管1014占用的面积，从而可以进一步提高磁性随机存储器200的存储密度。
另外，可以是第四晶体管1013设置在第五晶体管1014的上方；也可以是第五晶体管1014设置在第四晶体管1013的上方。本申请说明书附图均以第五晶体管1014设置在第四晶体管1013的上方为例进行示意。
为了能够实现对存储串101中第一存储单元101A进行读写操作，请继续参考图5，存储阵列10还包括：多条第三字线WL(例如WL1、WL2等)、多条源线SL(例如SL1、SL2等)、多条第一位线BL(例如BL1、BL2等)以及与每个存储串101一一对应的多个第一晶体管102。可以理解的是，源线和位线通常用于提供数据电压，以用于进行读写操作。
此处，第三字线WL可以沿第二方向Y延伸，第一位线BL和源线SL可以沿第一方向X延伸。
由于多个存储串101沿第一方向X和第二方向Y阵列分布，且多个存储串101和多个第一晶体管102一一对应，因此多个第一晶体管102也沿第一方向X和第二方向Y阵列分布。
需要说明的是，本申请中除第四晶体管1013和第五晶体管1014以外的其它晶体管，例如第一晶体管102、第二晶体管、第三晶体管、第六晶体管和第七晶体管等的结构和类型等可以参考上述第四晶体管1013和第五晶体管1014，下文中不再赘述。
此处，第一晶体管102和存储串101中的晶体管例如第四晶体管1011、第五晶体管1014可以采用相同的工艺制作，也可以采用不同的工艺制作。
沿第一方向X排列的多个存储串101中，每个存储串101的多个第一存储单元101A通过与该存储串101对应的第一晶体管102与同一条源线SL电连接，沿第一方向X排列的多个存储串101的所有第一存储单元101A还与同一条第一位线BL电连接。此处，沿第一方向X排列的多个存储串101的所有第一存储单元101A可以直接与同一条第一位线BL电连接，也可以通过其它电子元器件例如晶体管等与同一条第一位线BL电连接。在此基础上，沿第二方向Y排列的多个第一晶体管102的栅极与同一条第三字线WL电连接，这样一来，每条第三字线WL可以控制与其电连接，且沿第二方向Y排列的多个第一晶体管102同时导通或断开。
在第一存储单元101A包括第一SOT电极线1011、第一MTJ1012、第四晶体管1013和第五晶体管1014的情况下，第一SOT电极线1011、第一MTJ1012、第四晶体管1013、第五晶体管1014与第一位线BL、源线SL的连接关系可以包括以下两种可选的实现方式，第一种：如图5所示，第一SOT电极线1011的第一端a通过第四晶体管1013与第一位线BL电连接；第一MTJ1012通过第五晶体管1014与第一位线BL电连接；第一SOT电极线1011的第二端b通过第一晶体管102与源线SL电连接。可以理解的是，第四晶体管1013的源极和漏极中一个与第一SOT电极线1011的第一端a电连接，一个与第一位线BL电连接。第五晶体管1014的源极和漏极中一个与第一MTJ1012电连接，一个与第一位线BL电连接。第一晶体管102的源极和漏极中一个与第一SOT电极线1011的第二端b电连接，一个与源线SL电连接。
第二种：如图8所示，第一SOT电极线1011的第一端a通过第四晶体管1013、第一晶体管102与源线SL电连接；第一MTJ1012通过第五晶体管1014、第一晶体管102与源线SL电连接；第一SOT电极线1011的第二端b与第一位线BL电连接。可以理解的是，第四晶体管1013的源极和漏极中一个与第一晶体管102的源极或漏极电连接，一个与第一SOT电极线1011的第一端a电连接，第五晶体管1014的源极或漏极中一个与第一晶体管102的源极或漏极电连接，一个与第一MTJ1012电连接，第一晶体管102的源极或漏极还与源线SL电连接。
在此基础上，在一些示例中，如图9所示，磁性随机存储器200可以还包括与每个存储串101一一对应的多个第二晶体管103，沿第一方向X排列的多个存储串101中，每个存储串101的多个第一存储单元101A通过与该存储串101对应的第二晶体管103与同一条第一位线BL电连接；沿第二方向Y排列的多个第一晶体管102的栅极以及多个第二晶体管103的栅极与同一条第三字线WL电连接。
在第一存储单元101A包括第一SOT电极线1011、第一MTJ1012、第四晶体管1013和第五晶体管1014的情况下，沿第一方向X排列的多个存储串101中，每个存储串101的第四晶体管1013、第五晶体管1014通过第二晶体管103与同一条第一位线BL电连接，在此情况下，第二晶体管103的源极和漏极中的一个与第四晶体管1013以及第五晶体管1014的源极或漏极电连接，另一个与第一位线BL电连接；或者，沿第一方向X排列的多个存储串101中，每个存储串101的第一SOT电极线1011的第二端b通过第二晶体管103与同一条第一位线BL电连接，在此情况下，第二晶体管 103的源极和漏极中的一个与第一SOT电极线1011的第二端b电连接，一个与第一位线BL电连接。
需要说明的是，上述第三字线WL、源线SL、第一位线BL以及多个第一晶体管102可以如图5所示设置在多个存储串101的下方，即第三字线WL、源线SL、第一位线BL以及多个第一晶体管102相对于存储串101靠近衬底。也可以是如图10所示，第三字线WL、源线SL、第一位线BL以及多个第一晶体管102设置在多个存储串101的上方，即存储串101相对于第三字线WL、源线SL、第一位线BL以及多个第一晶体管102靠近衬底。此处，可以根据布线需要等灵活设置第一晶体管102、第三字线WL、源线SL以及第一位线BL的位置。
另外，当第一晶体管102采用BEOL晶体管时，由于可以将外围控制电路，处理器例如CPU等放置在存储串101的下方，即外围控制电路，处理器例如CPU相对于存储串101靠近衬底，从而可以减小芯片的面积。
基于上述磁性随机存储器200的结构，本申请实施例还提供一种上述磁性随机存储器200的数据写入和数据读取方法。以下对磁性随机存储器200的数据写入和数据读取方法分别进行介绍。
磁性随机存储器200的数据写入方法，具体包括如下步骤：
S10、与待写入第一存储单元101A电连接的第一字线wl接收第一栅极偏置电压，第一栅极偏置电压用于控制与待写入第一存储单元101A位于同一层的多个第一存储单元101A中的第四晶体管1013处于导通状态。其它第一字线wl以及所有的第二字线wl’接收另一栅极偏置电压，控制其它层的第一存储单元101A处于断开状态。
可以理解的是，由于位于同一层的多个第一存储单元101A分别与同一条第一字线wl和同一条第二字线wl’电连接，因而当与待写入第一存储单元101A电连接的第一字线wl接收第一栅极偏置电压时，与待写入第一存储单元101A位于同一层的多个第一存储单元101A处于导通状态。当其它第一字线wl以及所有的第二字线wl’接收另一栅极偏置电压时，其它层的第一存储单元101A均处于断开状态。
在第一存储单元101A包括第一SOT电极线1011、第一MTJ1012、第四晶体管1013和第五晶体管1014的情况下，第四晶体管1013的栅极与第一字线wl电连接，第五晶体管1014的栅极与第二字线wl’电连接，因此与待写入第一存储单元101A位于同一层的多个第一存储单元101A中的第四晶体管1013均导通，其它层的第四晶体管1013均断开，所有的第五晶体管1014均断开。
示例的，图5提供的磁性随机存储器200包括第一层存储层和第二层存储层，第一层存储层与第一字线wl1和第二字线wl’1电连接，第二层存储层与第一字线wl2和第二字线wl’2电连接，以待写入第一存储单元101A为第一层存储层中的第一存储单元T为例，当第一字线wl1接收第一栅极偏置电压，第一字线wl2、第二字线wl’1、第二字线wl’2接收另一栅极偏置电压，即选中第一层存储层，第一层存储层的第一存储单元101A中的第四晶体管1013均处于导通状态，第一层存储层的第一存储单元101A中的第五晶体管1014均处于断开状态，第二层存储层中的第一存储单元101A(即第四晶体管1013和第五晶体管1014)均断开。
S11、与待写入第一存储单元101A对应的第三字线WL接收第二栅极偏置电压， 第二栅极偏置电压用于控制沿第二方向Y，与待写入第一存储单元101A电连接的第一晶体管102位于同一列的多个第一晶体管102导通。其它第三字线WL接收另一栅极偏置电压，以控制除沿第二方向Y，与待写入第一存储单元101A电连接的第一晶体管102位于同一列的第一晶体管102以外的其它列的多个第一晶体管102断开。
由于沿第二方向Y排列的多个第一晶体管102的栅极与同一条第三字线WL电连接，因而当任意一条第三字线WL接收第二栅极偏置电压时，与该第三字线WL电连接的一列第一晶体管102均导通；其它第三字线WL接收另一栅极偏置电压时，与其它第三字线WL电连接的一列第二晶体管102均断开。
示例的，如图5所示，第三字线WL2接收第二栅极偏置电压时，沿第二方向Y，与第一存储单元T连接的第一晶体管102位于同一列的多个第一晶体管102导通。第三字线WL1接收另一偏置电压，与第三字线WL1电连接的一列第一晶体管102均断开。
S12、与待写入第一存储单元101A电连接的源线SL和第一位线BL中一个接收写电压V write，一个接收接地电压，导通电流由待写入第一存储单元101A的第一SOT电极线1011的一端流经另一端。其它源线SL和第一位线BL均接收接地电压。
当与待写入第一存储单元101A电连接的源线SL和第一位线BL中一个接收写电压V write，一个接收接地电压时，待写入第一存储单元101A的第一SOT电极线1011中有电流流过，从而可以实现对待写入第一存储单元101A中第一MTJ1012的数据写入。
其中，与待写入第一存储单元101A电连接的源线SL和第一位线BL中一个接收写电压V write，另一个接收接地电压，包括：与待写入第一存储单元101A电连接的源线SL接收写电压V write，与待写入第一存储单元101A电连接的第一位线BL接收接地电压；或者，与待写入第一存储单元101A电连接的源线SL接收接地电压，与待写入第一存储单元101A电连接的第一位线BL接收写电压V write，这两种情况下，流过第一SOT电极线1011的电流方向不同，从而可以实现在待写入第一存储单元101A中的第一MTJ1012中写入相反的信息，具体的，可以写入第一逻辑信息“0”或第二逻辑信息“1”。
示例的，如图5所示，源线SL1和第一位线BL1中一个接收写电压V write，另一个接收接地电压，从而可以在第一存储单元T写入数据。源线SL2和第一位线BL2分别接收接地电压。
基于上述，可以看出，步骤S10通过第一字线wl选中某一层第一存储单元101A；步骤S11通过第三字线WL选中XY平面中的一列第一存储单元101A；步骤S12通过源线SL和第一位线BL可以对步骤S11选中的一列第一存储单元101A中特定的第一存储单元101A进行数据写入。
磁性随机存储器200的数据读取方法，具体包括如下步骤：
S20、与待读取第一存储单元101A电连接的第二字线wl’接收第一栅极偏置电压，第一栅极偏置电压用于控制与待读取第一存储单元101A位于同一层的多个第一存储单元101A中的第五晶体管1014处于导通状态。其它第二字线wl’以及所有的第一字线wl接收另一栅极偏置电压，控制其它层的第一存储单元101A处于断开状态。
在第一存储单元101A包括第一SOT电极线1011、第一MTJ1012、第四晶体管1013和第五晶体管1014的情况下，第四晶体管1013的栅极与第一字线wl电连接，第五晶体管1014的栅极与第二字线wl’电连接，因此与待写入第一存储单元101A位于同一层的多个第一存储单元101A中的第五晶体管1014均导通，其它层的第五晶体管1014均断开，所有的第四晶体管1013均断开。
S21、与待读取第一存储单元101A对应的第三字线WL接收第二栅极偏置电压，第二栅极偏置电压用于控制沿第二方向Y，与待读取第一存储单元101A电连接的第一晶体管102位于同一列的多个第一晶体管102导通。其它第三字线WL接收另一栅极偏置电压，控制除沿第二方向Y，与待写入第一存储单元101A电连接的第一晶体管102位于同一列的第一晶体管102以外的其它列的多个第一晶体管102断开。
需要说明的是，步骤S21可以参考上述步骤S11，此处不再赘述。
S22、与待读取第一存储单元101A电连接的源线SL和第一位线BL中一个接收读电压V read，一个接收接地电压，导通电流流经待读取第一存储单元101A的第一MTJ1012。其它源线SL和第一位线BL接收接地电压。
当与待读取第一存储单元101A电连接的源线SL和第一位线BL中一个接收读电压V read，一个接收接地电压，其它源线SL和第一位线BL接收接地电压时，只有待读取第一存储单元101A的第一MTJ1012中有电流流过，从而可以根据电流的大小判断待读取第一存储单元101A中第一MTJ1012的电阻的大小，进而可以判断出待读取第一存储单元101A的第一MTJ1012中存储的是第一逻辑信息“0”，还是第二逻辑信息“1”。
其中，与待读取第一存储单元101A电连接的源线SL和第一位线BL中一个接收读电压V read，一个接收接地电压包括：与待读取第一存储单元101A电连接的源线SL接收读电压V read，与待读取第一存储单元101A电连接的第一位线BL接收接地电压；或者，与待读取第一存储单元101A电连接的源线SL接收接地电压，与待读取第一存储单元101A电连接的第一位线BL接收读电压V read。
在本实施例一中，由于位于同一层的多个第一存储单元101A与同一条第一字线wl和同一条第二字线wl’电连接，即位于同一层的多个第一存储单元101A共用一条第一字线wl和一条第二字线wl’，而第一字线wl和第二字线wl’可以用于进行选址，因而一条第一字线wl和一条第二字线wl’可以在磁性随机存储器200进行读写操作时，分别控制位于同一层的多个第一存储单元101A处于导通状态，若每个存储串101包括依次堆叠的M个第一存储单元101A，即磁性随机存储器200包括M层存储层，则需要M条第一字线wl和M条第二字线wl’对M层存储层分别进行控制，可以理解的是，这些M条第一字线wl和M条第二字线wl’可以通过金属导线从存储阵列10的外侧引到外围控制电路所在的平面，从而实现对不同存储层中第一存储单元101A的选择性操作，例如控制不同存储层中第一存储单元101A的导通或断开。
在此基础上，沿第一方向X排列的多个存储串101共用一条源线SL和一条第一位线BL，沿第二方向Y排列的多个存储串101共用一条第三字线WL。在磁性随机存储器200包括沿第一方向X排列的P列存储串101和沿第二方向Y排列的Q列存储串101的情况下，磁性随机存储器200包括P条第三字线WL、Q条源线SL和Q条 第一位线BL。
相对于现有技术中，以N×N×M的存储阵列为例，每层存储层都需要N条BL和N条WL，若磁性随机存储器200包括M层存储层，则需要(M+1)×N条BL和WL(即需要(M+1)×N条信号线)，或者，需要N×M条WL，以及N×(M+1)条BL和GND(即需要(2M+1)×N条信号线)，而本申请实施例中，位于同一层的多个第一存储单元101A共用一条第一字线wl和一条第二字线wl’，沿第一方向X排列的多个存储串101共用一条源线SL和一条第一位线BL，沿第二方向Y排列的多个存储串101共用一条第三字线WL，因而若磁性随机存储器200包括M层存储层，且磁性随机存储器200沿第一方向X排列的P列存储串101和沿第二方向Y排列的Q列存储串101，则需要M条第一字线wl、M条第二字线wl’、P条第三字线WL、Q条源线SL和Q条第一位线BL，即需要2M+P+2Q条信号线。基于此，可以看出，本申请实施例提供的磁性随机存储器200中信号线(信号线包括第一字线wl、第二字线wl’、源线SL、第一位线BL和第三字线WL)的数量明显减小，这样与外围控制电路电连接的信号线的数量明显减小，从而降低了布线难度，节省了布线占用的面积。
实施例二
实施例二和实施例一的区别之处在于：在实施例一中，磁性随机存储器200中的每个存储串101包括依次堆叠的多个第一存储单元101A。在实施例二中，磁性随机存储器200中的每个存储串101除包括依次堆叠的多个第一存储单元101A外，还包括与每个第一存储单元一一对应的第二存储单元。在此基础上，为了实现对第二存储单元的控制，磁性随机存储器200还包括第二晶体管和/或第三晶体管、以及第二位线等。
也就是说，实施例二提供的磁性随机存储器200在实施例一提供的磁性随机存储器200的基础上，增加了第二存储单元、第二位线、以及第二晶体管和/或第三晶体管等。以下对实施例二提供的磁性随机存储器200中与实施例一不同的部分进行介绍，相同的部分可以参考上述实施例一，此处不再赘述。
如图11所示，每个存储串101还包括与每个第一存储单元101A一一对应的多个第二存储单元101B；相互对应的第一存储单元101A和第二存储单元101B位于同一层。其中，位于同一层的多个第一存储单元101A和多个第二存储单元101B与同一条第一字线wl和同一条第二字线wl’电连接；每条第一字线wl和第二字线wl’可以对位于同一层的多个第一存储单元101A和多个第二存储单元101B的导通或断开进行控制。
请继续参考图11，在一些示例中，每个第二存储单元101B包括层叠设置的第二SOT电极线1015和第二MTJ1016。
需要说明的是，第二SOT电极线1015的材料、第二MTJ1016的结构、以及第二存储单元101B的数据写入和数据读取原理等均可以参考上述实施例一，此处不再赘述。
此处，可以是第一MTJ1012位于第一SOT电极线1011上，第二MTJ1016位于第二SOT电极线1015上，即第一SOT电极线1011、第二SOT电极线1015相对于第一MTJ1012、第二MTJ1016靠近衬底。也可以是，第一SOT电极线1011位于第一 MTJ1012上，第二SOT电极线1015位于第二MTJ1016上，即第一MTJ1012、第二MTJ1016相对于第一SOT电极线1011、第二SOT电极线1015靠近衬底。当然还可以是，第一MTJ1012位于第一SOT电极线1011上，第二SOT电极线1015位于第二MTJ1016上，即第一SOT电极线1011和第二MTJ1016相对于第一MTJ1012、第二SOT电极线1015靠近衬底；或者，第一SOT电极线1011位于第一MTJ1012上，第二MTJ1016位于第二SOT电极线1015上，即第一MTJ1012、第二SOT电极线1015相对于第一SOT电极线1011和第二MTJ1016靠近衬底。
请继续参考图11，上述每个第二存储单元101B还包括第六晶体管1017和第七晶体管1018；第六晶体管1017的栅极与第一字线wl电连接，第一字线wl可以控制位于同一层的多个第一存储单元101A中第六晶体管1017同时导通或断开。第六晶体管1017的源极或漏极与上述第二SOT电极线1015的第一端c电连接。第七晶体管1018的栅极与第二字线wl’电连接；第二字线wl’可以控制位于同一层的多个第一存储单元101A中第七晶体管1018导通或断开。第七晶体管1018的源极或漏极与第二MTJ1016电连接。
可以理解的是，与第二SOT电极线1015电连接的第六晶体管1017用于作为写控制晶体管，与第二MTJ1016电连接的第七晶体管1018用于作为读控制晶体管。
为了能够实现对第二存储单元101B进行读写操作，本实施例二提供的磁性随机存储器200示例性地可以采用以下两种结构实现。这两种结构的区别之处在于，在第一种结构中，沿第一方向X排列的多个存储串101的第一存储单元101A和第二存储单元101B共用第一位线BL。在第二种结构中，沿第一方向X排列的多个存储串101的第一存储单元101A和第二存储单元101B共用源线SL。以下对这两种结构分别进行介绍。
第一种：如图11所示，上述磁性随机存储器200还包括多条第二位线BL’，且沿第一方向X排列的多个存储串101的第二存储单元101B分别与同一条第一位线BL和同一条第二位线BL’电连接。第二位线BL’可以沿第一方向X延伸。可以理解的是，沿第一方向X排列的多个存储串101的第一存储单元101A和第二存储单元101B共用第一位线BL。
在此基础上，上述磁性随机存储器200还包括与每个存储串101一一对应的多个第二晶体管和/或第三晶体管。
此处，可以是磁性随机存储器200包括与每个存储串101一一对应的多个第二晶体管，但不包括第三晶体管；也可以是磁性随机存储器200包括与每个存储串101一一对应的多个第三晶体管，但不包括第二晶体管；当然还可以是，磁性随机存储器200包括每个与存储串101一一对应的多个第二晶体管，且包括与每个存储串101一一对应的多个第三晶体管。
在磁性随机存储器200包括第二晶体管的情况下，如图12所示，每条第一位线BL通过第二晶体管103分别和与该第二晶体管103对应的存储串101中的多个第一存储单元101A和多个第二存储单元101B电连接；沿第二方向Y排列的多个第一晶体管102的栅极和多个第二晶体管103的栅极与同一条第三字线WL电连接。
在第一存储单元101A包括第一SOT电极线1011、第一MTJ1012、第四晶体管 1013和第五晶体管1014，第二存储单元101B包括第二SOT电极线1015、第二MTJ1016、第六晶体管1017和第七晶体管1018的情况下，第一SOT电极线1011、第一MTJ1012、第四晶体管1013、第五晶体管1014、第二SOT电极线1015、第二MTJ1016、第六晶体管1017、第七晶体管1018和源线SL、第一位线BL、第二位线BL’的连接关系可以包括以下四种可选的实施方式：在第一种可选的实施方式中，如图12所示，沿第一方向X排列的多个存储串101中，每个存储串101的多个第一SOT电极线1011的第一端a通过与该存储串101对应的第一晶体管102与同一条源线SL电连接；沿第一方向X排列的多个存储串101中，每个存储串101的多个第四晶体管1011、第五晶体管1013、第六晶体管1017和第七晶体管1018的源极或漏极通过与该存储串101对应的第二晶体管103与同一条第一位线BL电连接；沿第一方向X排列的多个存储串101中，每个存储串101的多个第二SOT电极线1015的第二端d与同一条第二位线BL’电连接。
在第二种可选的实施方式中，如图13所示，沿第一方向X排列的多个存储串101中，每个存储串101的多个第四晶体管1011、第五晶体管1013通过与该存储串101对应的第一晶体管102与同一条源线SL电连接；沿第一方向X排列的多个存储串101中，每个存储串101的多个第一SOT电极线1011的第一端a、多个第二SOT电极线1015的第二端d通过与该存储串101对应的第二晶体管103与同一条第一位线BL电连接；沿第一方向X排列的多个存储串101中，每个存储串101的多个第六晶体管1017和第七晶体管1018的源极或漏极与同一条第二位线BL’电连接。
在第三种可选的实施方式，沿第一方向X排列的多个存储串101中，每个存储串101的多个第一SOT电极线1011的第一端a通过与该存储串101对应的第一晶体管102与同一条源线SL电连接；沿第一方向X排列的多个存储串101中，每个存储串101的多个第四晶体管1011、第五晶体管1013、多个第二SOT电极线1015的第二端d通过与该存储串101对应的第二晶体管103与同一条第一位线BL电连接；沿第一方向X排列的多个存储串101中，每个存储串101的多个第六晶体管1017和第七晶体管1018的源极或漏极与同一条第二位线BL’电连接。
在第四种可选的实施方式中，沿第一方向X排列的多个存储串101中，每个存储串101的多个第四晶体管1011、第五晶体管1013通过与该存储串101对应的第一晶体管102与同一条源线SL电连接；沿第一方向X排列的多个存储串101中，每个存储串101的多个第一SOT电极线1011的第一端a、第六晶体管1017和第七晶体管1018的源极或漏极通过与该存储串101对应的第二晶体管103与同一条第一位线BL电连接；沿第一方向X排列的多个存储串101中，每个存储串101的多个第二SOT电极线1015的第二端d与同一条第二位线BL’电连接。
在磁性随机存储器200包括第三晶体管104的情况下，如图11、图14和图15所示，每条第二位线BL’通过第三晶体管104和与该第三晶体管104对应的存储串101中的多个第二存储单元101B电连接；沿第二方向Y排列的多个第一晶体管102的栅极和多个第三晶体管104的栅极与同一条第三字线WL电连接。
在第二存储单元101B包括第二SOT电极线1015、第二MTJ1016、第六晶体管1017和第七晶体管1018的情况下，可以是如图11所示，沿第一方向X排列的多个 存储串101中，每个存储串101的多个第六晶体管1017和多个第七晶体管1018的源极或漏极与同一条第一位线BL电连接；沿第一方向X排列的多个存储串101中，每个存储串101的多个第二SOT电极线1015的第二端d通过与该存储串101对应的第三晶体管104与同一条第二位线BL’电连接。也可以是如图14和图15所示，沿第一方向X排列的多个存储串101中，每个存储串101的多个第二SOT电极线1015的第二端d与同一条第一位线BL电连接；沿第一方向X排列的多个存储串101中，每个存储串101的多个第六晶体管1017和第七晶体管1018的源极或漏极与同一条第二位线BL’电连接。
在第一存储单元101A包括第一SOT电极线1011、第一MTJ1012、第四晶体管1013和第五晶体管1014的情况下，第一SOT电极线1011、第一MTJ1012、第四晶体管1013和第五晶体管1014与源线SL、第一位线BL的连接关系可以参考上述实施例一，此处不再赘述。
可以理解的是，上述第二晶体管103、第三晶体管104和第二位线BL’可以位于存储串101上方，也可以位于存储串101下方，具体可以参考上述实施例一，此处不再赘述。
在此基础上，在相互对应的第一存储单元101A和第二存储单元101B中，在第一SOT电极线1011的第二端b和第二SOT电极线1015的第二端与第一位线BL电连接的情况下，在一些示例中，如图13、图14和图15所示，第一SOT电极线1011和第二SOT电极线1015接触。由于第一SOT电极线1011和第二SOT电极线1015接触，因而在制作第一SOT电极线1011和第二SOT电极线1015时，可以将第一SOT电极线1011和第二SOT电极线1015作为一个整体，这个整体相对于单独的第一SOT电极线1011或第二SOT电极线1015尺寸增加，因而可以降低制作工艺难度，且无需去除第一SOT电极线1011和第二SOT电极线1015之间的部分，进而可以进一步降低制作工艺难度。
基于上述实施例二提供的磁性随机存储器200的结构，本申请实施例二还提供一种上述磁性随机存储器200的数据写入和数据读取方法。以下对磁性随机存储器200的数据写入和数据读取方法分别进行介绍。
磁性随机存储器200的数据写入方法，具体包括如下步骤：
S30、与待写入第二存储单元101B电连接的第一字线wl接收第一栅极偏置电压，第一栅极偏置电压用于控制与待写入第二存储单元101B位于同一层的多个第一存储单元101A和多个第二存储单元101B处于导通状态。其它第一字线wl以及所有的第二字线wl’接收另一栅极偏置电压，控制其它层的第一存储单元101A和第二存储单元101B处于断开状态。
在第一存储单元101A包括第一SOT电极线1011、第一MTJ1012、第四晶体管1013和第五晶体管1014，第二存储单元101B包括第二SOT电极线1015、第二MTJ1016、第六晶体管1017和第七晶体管1018的情况下，与待写入第二存储单元101B位于同一层的多个第一存储单元101A和多个第二存储单元101B中的第四晶体管1013、第六晶体管1017导通，第五晶体管1014和第七晶体管1018断开，其它层的第四晶体管1013、第六晶体管1017、第五晶体管1014和第七晶体管1018均断 开。
可以理解的是，通过步骤S30可以选中某一层第一存储单元101A和第二存储单元101B。
S31、与待写入第二存储单元101B对应的第三字线WL接收第二栅极偏置电压，第二栅极偏置电压用于控制沿第二方向Y，与待写入第二存储单元101B电连接的第二晶体管103和/或第三晶体管104位于同一列的多个第一晶体管102、多个第二晶体管103和多个第三晶体管104导通。其它第三字线WL接收另一栅极偏置电压，控制其它列的多个第一晶体管102、多个第二晶体管103和多个第三晶体管104断开。
需要说明的是，在磁性随机存储器200包括与待写入第二存储单元101B电连接的第二晶体管103，不包括第三晶体管104时，第三字线WL接收第二栅极偏置电压，第二栅极偏置电压用于控制沿第二方向Y，与待写入第二存储单元101B电连接的第二晶体管103位于同一列的多个第一晶体管102和多个第二晶体管103导通。在磁性随机存储器200包括与待写入第二存储单元101B电连接的第三晶体管104，不包括第二晶体管103时，第三字线WL接收第二栅极偏置电压，第二栅极偏置电压用于控制沿第二方向Y，与待写入第二存储单元101B电连接的第三晶体管104位于同一列的多个第一晶体管102和多个第三晶体管104导通。在磁性随机存储器200包括与待写入第二存储单元101B电连接的第二晶体管103和第三晶体管104时，第三字线WL接收第二栅极偏置电压，第二栅极偏置电压用于控制沿第二方向Y，与待写入第二存储单元101B电连接的第二晶体管103、第三晶体管104位于同一列的多个第一晶体管102、多个第二晶体管103和多个第三晶体管104导通。
可以理解的是，步骤S31可以通过第三字线WL选中XY平面中的一列第一存储单元101A和第二存储单元101B。
S32、与待写入第二存储单元101B电连接的第一位线BL和第二位线BL’中一个接收写电压V write，一个接收接地电压，导通电流由待写入第二存储单元101B的第二SOT电极线1015的一端流经另一端；与待写入第二存储单元101B对应的第一存储单元101A电连接的源线SL处于浮空(floating)状态，即断开状态。其它源线SL、第一位线BL和第二位线BL’均接收接地电压。
当与待写入第二存储单元101B电连接的第一位线BL和第二位线BL’中一个接收写电压V write，一个接收接地电压时，待写入第二存储单元101B的第二SOT电极线1015中有电流流过，从而可以实现对第二存储单元101B中第二MTJ1014的数据写入。
可以理解的是，步骤S32通过第一位线BL和第二位线BL’可以对步骤S31选中的一列第一存储单元101A和第二存储单元101B中特定的第二存储单元101B进行数据写入。
基于上述实施例二提供的磁性随机存储器200的结构，当需要向第一存储单元101A写入数据时，选中待写入第一存储单元101A的方法可以参考步骤S30和步骤S31，此处不再赘述。区别之处在于，在步骤S32中，与待写入第一存储单元101A电连接的源线SL和第一位线BL中一个接收写电压V write，一个接收接地电压，与待 写入第一存储单元101A对应的第二存储单元101B电连接的第二位线BL’处于浮空状态，从而实现对待写入第一存储单元101A的数据写入。
磁性随机存储器200的数据读取方法，具体包括如下步骤：
S40、与待读取第二存储单元101B电连接的第二字线wl’接收第一栅极偏置电压，第一栅极偏置电压用于控制与待读取第二存储单元101B位于同一层的多个第一存储单元101A中的第五晶体管1014和多个第二存储单元101B中的第七晶体管1018处于导通状态。其它第二字线wl’以及所有的第一字线wl接收另一栅极偏置电压，控制其它层的第一存储单元101A和第二存储单元101B处于断开状态。
S41、与待读取第二存储单元101B对应的第三字线WL接收第二栅极偏置电压，第二栅极偏置电压用于控制沿第二方向Y，与待读取第二存储单元101B电连接的第二晶体管103和/或第三晶体管104位于同一列的多个第一晶体管102、多个第二晶体管103和多个第三晶体管104导通。其它第三字线WL接收另一栅极偏置电压，控制其它列的多个第一晶体管102、多个第二晶体管103和多个第三晶体管104断开。
需要说明的是，步骤S40和步骤S41可以参考上述步骤S30和步骤S31，此处不再赘述。
S42、与待读取第二存储单元101B电连接的第一位线BL和第二位线BL’中一个接收读电压V read，一个接收接地电压，导通电流流经待读取第二存储单元101B的第二MTJ1014；与待读取第二存储单元101B对应的第一存储单元101A电连接的源线SL处于浮空状态。它源线SL、第一位线BL和第二位线BL’接收接地电压。
当与待读取第二存储单元101B电连接的第一位线BL和第二位线BL’中一个接收读电压V read，一个接收接地电压，与待读取第二存储单元101B对应的第一存储单元101A电连接的源线SL处于浮空状态，其它源线SL、第一位线BL和第二位线BL’接收接地电压时，只有待读取第二存储单元101B中有电流流过，从而可以根据电流的大小判断待读取第二存储单元101B中第二MTJ1014的电阻大小，进而可以判断出待读取第二存储单元101B的第二MTJ1014中存储的是第一逻辑信息“0”，还是第二逻辑信息“1”。
基于上述实施例二提供的磁性随机存储器200的结构，当需要读取第一存储单元101A存储的数据时，选中待读取第一存储单元101A的方法可以参考步骤S40和步骤S41，此处不再赘述。区别之处在于，在步骤S42中，与待读取第一存储单元101A电连接的源线SL和第一位线BL中一个接收读电压V read，一个接收接地电压，与待读取第一存储单元101A对应的第二存储单元101B电连接的第二位线BL’处于浮空状态，从而实现对待读取第一存储单元101A的数据读取。
第二种：如图16所示，磁性随机存储器200还包括多条第二位线BL’，沿第一方向X排列的多个存储串101的第二存储单元101B分别与同一条源线SL和同一条第二位线BL’电连接。可以理解的是，沿第一方向X排列的多个存储串101的第一存储单元101A和第二存储单元101B共用源线SL。
在此基础上，上述磁性随机存储器200还包括与每个存储串101一一对应的多个第二晶体管和/或多个第三晶体管。
每条源线SL通过第一晶体管102和与该第一晶体管102对应的存储串101中的多个第一存储单元101A和多个第二存储单元101B电连接。
在磁性随机存储器200包括第二晶体管103的情况下，每条第一位线BL通过第二晶体管103和与该第二晶体管103对应的存储串101中的多个第一存储单元101A电连接，沿第二方向Y排列的多个第一晶体管102的栅极和多个第二晶体管103的栅极与同一条第三字线WL电连接。
在第一存储单元101A包括第一SOT电极线1011、第一MTJ1012、第四晶体管1013和第五晶体管1014的情况下，第一SOT电极线1011、第一MTJ1012、第四晶体管1013和第五晶体管1014与第一晶体管102、第二晶体管103的连接关系可以参考上述，此处不再赘述。
在磁性随机存储器200包括第三晶体管104的情况下，每条第二位线BL’通过第三晶体管104和与该第三晶体管104对应的存储串101中的多个第二存储单元101B电连接；沿第二方向Y排列的多个第一晶体管102的栅极、多个第三晶体管104的栅极与同一条第三字线WL电连接。
在第二存储单元101B包括第二SOT电极线1015、第二MTJ1016、第六晶体管1017和第七晶体管1018的情况下，第二存储单元101B与源线SL和第二位线BL’电连接，具体可以是，如图16所示，沿第一方向X排列的多个存储串101中，每个存储串101的多个第二SOT电极线1015的第二端d通过与该存储串101对应的第一晶体管102与同一条源线SL电连接；沿第一方向X排列的多个存储串101中，每个存储串101的多个第六晶体管1017和第七晶体管1018的源极或漏极通过与该存储串101对应的第三晶体管104与同一条第二位线BL’电连接。也可以是，如图17所示，沿第一方向X排列的多个存储串101中，每个存储串101的多个第六晶体管1017和第七晶体管1018的源极或漏极通过与该存储串101对应的第一晶体管102与同一条源线SL电连接，沿第一方向X排列的多个存储串101中，每个存储串101的多个第二SOT电极线1015的第二端d通过与该存储串101对应的第三晶体管104与同一条第二位线BL’电连接。
在第一存储单元101A包括第一SOT电极线1011、第一MTJ1012、第四晶体管1013和第五晶体管1014的情况下，第一SOT电极线1011、第一MTJ1012、第四晶体管1013和第五晶体管1014与源线SL、第一位线BL的连接关系可以参考上述实施例一，此处不再赘述。
基于上述磁性随机存储器200的结构，本申请实施例二还提供一种上述磁性随机存储器200的数据写入和数据读取方法。磁性随机存储器200的数据写入方法可以参考上述步骤S30～步骤S32，不同之处在于，上述步骤S32替换为步骤S50。
S50、与待写入第二存储单元101B电连接的源线SL和第二位线BL’中一个接收写电压V write，一个接收接地电压，导通电流由待写入第二存储单元101B的第二SOT电极线1015的一端流经另一端；与待写入第二存储单元101B对应的第一存储单元101A电连接的第一位线BL处于浮空状态。其它源线SL、第一位线BL和第二位线BL’接收接地电压。
磁性随机存储器200的数据读取方法可以参考上述步骤S40～步骤S42，不同之处 在于，上述步骤S42替换为步骤S60。
S60、与待读取第二存储单元101B电连接的源线SL和第二位线BL’中一个接收读电压V read，一个接收接地电压，导通电流流经待读取第二存储单元101B的第二MTJ1016，与待读取第二存储单元101B对应的第一存储单元电101A连接的第一位线BL处于浮空状态。其它源线SL、第一位线BL和第二位线BL’接收接地电压。
另外，第一存储单元101A的数据写入和数据读取方法可以参考上述，此处不再赘述。
在实施例二中，由于沿第一方向X排列的多个存储串101的第一存储单元101A和第二存储单元101B共用一条源线SL或第一位线BL，因而在存储单元数量相同的情况下，实施例二相对于实施例一，源线或位线的数量即信号线的数量进一步减小，这样与外围控制电路电连接的信号线的数量进一步减小，从而进一步降低了布线难度，节省了布线占用的面积。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (20)

  1. 一种磁性随机存储器，其特征在于，包括：沿第一方向和第二方向阵列分布的多个存储串，每个所述存储串包括依次堆叠的多个第一存储单元；每个所述第一存储单元包括层叠设置的第一自旋轨道力矩SOT电极线和第一磁性隧道结MTJ；
    所述磁性随机存储器还包括：多条第一字线、多条第二字线、多条第三字线、多条源线、多条第一位线以及与每个所述存储串一一对应的多个第一晶体管；
    位于同一层的多个所述第一存储单元分别与同一条所述第一字线和同一条所述第二字线电连接；
    沿第一方向排列的多个所述存储串中，每个所述存储串的多个所述第一存储单元通过所述第一晶体管与同一条所述源线电连接，沿第一方向排列的多个所述存储串的所述第一存储单元还与同一条所述第一位线电连接；沿第二方向排列的多个所述第一晶体管的栅极与同一条所述第三字线电连接；
    其中，所述第一方向和所述第二方向不平行。
  2. 根据权利要求1所述的磁性随机存储器，其特征在于，每个所述存储串还包括与每个所述第一存储单元一一对应的多个第二存储单元；相互对应的所述第一存储单元和所述第二存储单元位于同一层；每个所述第二存储单元包括层叠设置的第二SOT电极线和第二MTJ；
    位于同一层的多个所述第一存储单元和多个所述第二存储单元与同一条所述第一字线和同一条所述第二字线电连接；所述磁性随机存储器还包括多条第二位线，沿第一方向排列的多个所述存储串的所述第二存储单元分别与同一条所述第一位线和同一条所述第二位线电连接；
    其中，所述磁性随机存储器还包括与每个所述存储串一一对应的多个第二晶体管，每条所述第一位线通过所述第二晶体管分别与多个所述第一存储单元和多个所述第二存储单元电连接；沿第二方向排列的多个所述第一晶体管的栅极以及多个所述第二晶体管的栅极与同一条所述第三字线电连接；
    和/或，所述磁性随机存储器还包括与每个所述存储串一一对应的多个第三晶体管，每条所述第二位线通过所述第三晶体管与多个所述第二存储单元电连接；沿第二方向排列的多个所述第一晶体管的栅极以及多个所述第三晶体管的栅极与同一条所述第三字线电连接。
  3. 根据权利要求1所述的磁性随机存储器，其特征在于，每个所述存储串还包括与每个所述第一存储单元一一对应的多个第二存储单元；相互对应的所述第一存储单元和所述第二存储单元位于同一层；每个所述第二存储单元包括层叠设置的第二SOT电极线和第二MTJ；
    位于同一层的多个所述第一存储单元和多个所述第二存储单元分别与同一条所述第一字线和同一条所述第二字线电连接；所述磁性随机存储器还包括多条第二位线，沿第一方向排列的多个所述存储串的所述第二存储单元分别与同一条所述源线和同一条所述第二位线电连接；
    其中，每条所述源线通过所述第一晶体管分别与多个所述第一存储单元和多个所述第二存储单元电连接；
    所述磁性随机存储器还包括与每个所述存储串一一对应的多个第二晶体管，每条所述第一位线通过所述第二晶体管与多个所述第一存储单元电连接，沿第二方向排列的多个所述第一晶体管的栅极和多个所述第二晶体管的栅极与同一条所述第三字线电连接；
    和/或，所述磁性随机存储器还包括与每个所述存储串一一对应的多个第三晶体管，每条所述第二位线通过所述第三晶体管与多个所述第二存储单元电连接；沿第二方向排列的多个所述第一晶体管的栅极和多个所述第三晶体管的栅极与同一条所述第三字线电连接。
  4. 根据权利要求1-3任一项所述的磁性随机存储器，其特征在于，每个所述第一存储单元还包括第四晶体管和第五晶体管；所述第四晶体管的栅极与所述第一字线电连接，所述第五晶体管的栅极与所述第二字线电连接；
    每条所述第一SOT电极线的第一端通过所述第四晶体管、所述第一晶体管与所述源线电连接；每个所述第一MTJ通过所述第五晶体管、所述第一晶体管与所述源线电连接；每条所述第一SOT电极线的第二端与所述第一位线电连接；
    或者，每条所述第一SOT电极线的第一端通过所述第四晶体管与所述第一位线电连接；每个所述第一MTJ通过所述第五晶体管与所述第一位线电连接；每条所述第一SOT电极线的第二端通过所述第一晶体管与所述源线电连接。
  5. 根据权利要求2所述的磁性随机存储器，其特征在于，每个所述第二存储单元还包括第六晶体管和第七晶体管；所述第六晶体管的栅极与所述第一字线电连接，所述第七晶体管的栅极与所述第二字线电连接；
    每条所述第二SOT电极线的第一端通过所述第六晶体管与所述第一位线电连接，每个所述第二MTJ通过所述第七晶体管与所述第一位线电连接，每条所述第二SOT电极线的第二端与所述第二位线电连接；
    或者，每条所述第二SOT电极线的第一端通过所述第六晶体管与所述第二位线电连接，每个所述第二MTJ通过所述第七晶体管与所述第二位线电连接，每条所述第二SOT电极线的第二端与所述第一位线电连接。
  6. 根据权利要求3所述的磁性随机存储器，其特征在于，每个所述第二存储单元还包括第六晶体管和第七晶体管；所述第六晶体管的栅极与所述第一字线电连接，所述第七晶体管的栅极与所述第二字线电连接；
    每条所述第二SOT电极线的第一端通过所述第六晶体管、所述第一晶体管与所述源线电连接，每个所述第二MTJ通过所述第七晶体管、所述第一晶体管与所述源线电连接，每条所述第二SOT电极线的第二端与所述第二位线电连接；
    或者，每条所述第二SOT电极线的第一端通过所述第六晶体管与所述第二位线电连接，每个所述第二MTJ通过所述第七晶体管与所述第二位线电连接，每条所述第二SOT电极线的第二端通过所述第一晶体管与所述源线电连接。
  7. 根据权利要求5或6所述的磁性随机存储器，其特征在于，相互对应的所述第一存储单元中的所述第一SOT电极线和所述第二存储单元中的所述第二SOT电极线接触。
  8. 根据权利要求1-7任一项所述的磁性随机存储器，其特征在于，所述第一晶 体管为薄膜晶体管、多晶硅晶体管、非晶硅晶体管或碳纳米晶体管。
  9. 根据权利要求1-8任一项所述的磁性随机存储器，其特征在于，所述第一晶体管为垂直晶体管，所述第一晶体管的源极和漏极沿所述存储串中多个所述第一存储单元堆叠的方向排列。
  10. 根据权利要求1-8任一项所述的磁性随机存储器，其特征在于，所述第一晶体管为平面晶体管，所述第一晶体管的源极和漏极沿垂直于所述存储串中多个所述第一存储单元堆叠的方向排列。
  11. 根据权利要求1-10任一项所述的电子设备，其特征在于，所述磁性随机存储器还包括衬底；
    所述第一晶体管、所述第三字线、所述源线和所述第一位线相对于所述存储串靠近所述衬底；
    或者，所述存储串相对于所述第一晶体管、所述第三字线、所述源线和所述第一位线靠近所述衬底。
  12. 根据权利要求1-11任一项所述的磁性随机存储器，其特征在于，所述磁性随机存储器还包括衬底；
    所述第一SOT电极线相对于所述第一MTJ靠近所述衬底；或者，所述第一MTJ相对于所述第一SOT电极线靠近所述衬底。
  13. 根据权利要求2或3所述的磁性随机存储器，其特征在于，所述磁性随机存储器还包括衬底；
    所述第二SOT电极线相对于所述第二MTJ靠近所述衬底；或者，所述第二MTJ相对于所述第二SOT电极线靠近所述衬底。
  14. 一种电子设备，其特征在于，包括印刷电路板和如权利要求1-13任一项所述的磁性随机存储器；
    所述印刷电路板和所述磁性随机存储器电连接。
  15. 一种如权利要求1-13任一项所述的磁性随机存储器的数据写入方法，其特征在于，每个第一存储单元包括第四晶体管和第五晶体管，所述数据写入方法包括：
    与待写入第一存储单元电连接的第一字线接收第一栅极偏置电压，所述第一栅极偏置电压用于控制与所述待写入第一存储单元位于同一层的多个第一存储单元中的所述第四晶体管处于导通状态；
    与所述待写入第一存储单元对应的第三字线接收第二栅极偏置电压，所述第二栅极偏置电压用于控制沿第二方向，与所述待写入第一存储单元电连接的所述第一晶体管位于同一列的多个所述第一晶体管导通；
    与所述待写入第一存储单元电连接的源线和第一位线中一个接收写电压，一个接收接地电压，导通电流由所述待写入第一存储单元的第一SOT电极线的一端流经另一端。
  16. 根据权利要求15所述的数据写入方法，其特征在于，每个存储串还包括多个第二存储单元，每个所述第二存储单元与第一位线、第二位线电连接；每个所述第二存储单元包括第六晶体管和第七晶体管；
    所述数据写入方法还包括：
    与待写入第二存储单元电连接的第一字线接收第一栅极偏置电压，所述第一栅极偏置电压用于控制与所述待写入第二存储单元位于同一层的多个第二存储单元中的所述第六晶体管处于导通状态；
    与所述待写入第二存储单元对应的第三字线接收第二栅极偏置电压，所述第二栅极偏置电压用于控制沿第二方向，与所述待写入第二存储单元电连接的第二晶体管和/或第三晶体管位于同一列的多个所述第一晶体管、多个所述第二晶体管和多个所述第三晶体管导通；
    与所述待写入第二存储单元电连接的所述第一位线和所述第二位线中一个接收写电压，一个接收接地电压，导通电流由所述待写入第二存储单元的第二SOT电极线的一端流经另一端；与待写入第二存储单元对应的第一存储单元电连接的所述源线处于浮空状态。
  17. 根据权利要求15所述的数据写入方法，其特征在于，每个存储串还包括多个第二存储单元，每个所述第二存储单元与源线、第二位线电连接；每个所述第二存储单元包括第六晶体管和第七晶体管；
    所述数据写入方法还包括：
    与待写入第二存储单元电连接的第一字线接收第一栅极偏置电压，所述第一栅极偏置电压用于控制与所述待写入第二存储单元位于同一层的多个第二存储单元中的所述第六晶体管处于导通状态；
    与所述待写入第二存储单元对应的第三字线接收第二栅极偏置电压，所述第二栅极偏置电压用于控制沿第二方向，与所述待写入第二存储单元电连接的第二晶体管和/或第三晶体管位于同一列的多个所述第一晶体管、多个所述第二晶体管和多个所述第三晶体管导通；
    与所述待写入第二存储单元电连接的所述源线和所述第二位线中一个接收写电压，一个接收接地电压，导通电流由所述待写入第二存储单元的第二SOT电极线的一端流经另一端；与所述待写入第二存储单元对应的第一存储单元电连接的所述第一位线处于浮空状态。
  18. 一种如权利要求1-13任一项所述的磁性随机存储器的数据读取方法，其特征在于，每个第一存储单元包括第四晶体管和第五晶体管，所述数据读取方法包括：
    与待读取第一存储单元电连接的第二字线接收第一栅极偏置电压，所述第一栅极偏置电压用于控制与所述待读取第一存储单元位于同一层的多个第一存储单元中的所述第五晶体管处于导通状态；
    与所述待读取第一存储单元对应的第三字线接收第二栅极偏置电压，所述第二栅极偏置电压用于控制沿第二方向，与所述待读取第一存储单元电连接的所述第一晶体管位于同一列的多个所述第一晶体管导通；
    与所述待读取第一存储单元电连接的源线和第一位线中一个接收读电压，一个接收接地电压，导通电流流经所述待读取第一存储单元的第一MTJ。
  19. 根据权利要求18所述的数据读取方法，其特征在于，每个存储串还包括多个第二存储单元，每个所述第二存储单元与第一位线、第二位线电连接；每个所述第二存储单元包括第六晶体管和第七晶体管；
    所述数据读取方法还包括：
    与待读取第二存储单元电连接的第二字线接收第一栅极偏置电压，所述第一栅极偏置电压用于控制与所述待读取第二存储单元位于同一层的多个第二存储单元中的所述第七晶体管处于导通状态；
    与所述待读取第二存储单元对应的第三字线接收第二栅极偏置电压，所述第二栅极偏置电压用于控制沿第二方向，与所述待读取第二存储单元电连接的第二晶体管和/或第三晶体管位于同一列的多个所述第一晶体管、多个所述第二晶体管和多个所述第三晶体管导通；
    与所述待读取第二存储单元电连接的所述第一位线和所述第二位线中一个接收读电压，一个接收接地电压，导通电流流经所述待读取第二存储单元的第二MTJ；与待读取第二存储单元对应的第一存储单元电连接的所述源线处于浮空状态。
  20. 根据权利要求18所述的数据读取方法，其特征在于，每个存储串还包括多个第二存储单元，每个所述第二存储单元与源线、第二位线电连接；每个所述第二存储单元包括第六晶体管和第七晶体管；
    所述数据读取方法还包括：
    与待读取第二存储单元电连接的第二字线接收第一栅极偏置电压，所述第一栅极偏置电压用于控制与所述待读取第二存储单元位于同一层的多个第二存储单元中的所述第七晶体管处于导通状态；
    与所述待读取第二存储单元对应的第三字线接收第二栅极偏置电压，所述第二栅极偏置电压用于控制沿第二方向，与所述待读取第二存储单元电连接的第二晶体管和/或第三晶体管位于同一列的多个所述第一晶体管、多个所述第二晶体管和多个所述第三晶体管导通；
    与所述待读取第二存储单元电连接的所述源线和所述第二位线中一个接收读电压，一个接收接地电压，导通电流流经所述待读取第二存储单元的第二MTJ，与所述待读取第二存储单元对应的第一存储单元电连接的所述第一位线处于浮空状态。
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