CN117059571A - 晶片封装体及其制造方法 - Google Patents

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Abstract

提供晶片封装体及其制造方法。上述方法包括提供具有晶片区及围绕晶片区的切割道区的基底，且形成一介电层于基底的上表面。一虚置结构形成于基底的切割道区上方的介电层内，并沿晶片区的边缘延伸。虚置结构包括第一虚置金属层堆叠及第二虚置金属层堆叠，由内至外同心排列。上述方法还包括对围绕着虚置结构的部分的介电层进行切割制程，以形成穿过介电层的切割开口。在进行切割制程后，至少第一虚置金属层堆叠余留于介电层内。由此，可以防止在切割制程期间由于机械或热应力而在介电层内所形成的碎片、破裂或其他类型的缺陷，从而提高了晶片封装体的可靠度。

Description

晶片封装体及其制造方法
技术领域
本发明有关于一种封装技术，特别有关于一种晶片封装体及其制造方法。
背景技术
光电元件(例如，影像感测装置)在撷取影像等应用中扮演着重要的角色，其已广泛地应用于例如数字相机(digital camera)、数字录影机(digital video recorder)、手机(mobile phone)等电子产品中，而晶片封装制程是形成电子产品过程中的重要步骤。晶片封装体除了将感测晶片保护于其中，使其免受外界环境污染外，还提供感测晶片内部电子元件与外界的电性连接通路。
通常情况下，通过激光制程及/或切割刀(dicing saw)制程来进行单体化(singulation)而形成单独的晶片封装体。然而，晶圆上的介电材料层(例如，低k值介电材料)通常为脆性(brittleness)、缺乏机械强度且对热应力敏感。因此上述单体化制程期间容易造成低k值介电材料内产生碎片(debris)、破裂、粗糙侧壁以及低介电材料内的其他类型的缺陷。
发明内容
根据一些实施例，提供一种晶片封装体的制造方法，包括：提供一基底，具有一晶片区及围绕晶片区的一切割道区；形成一介电层于该基底的一上表面，其中一虚置结构形成于基底的切割道区上方的介电层内，并沿晶片区的多个边缘延伸，且其中虚置结构包括：一第一虚置金属层堆叠及一第二虚置金属层堆叠，由内至外同心排列；对围绕虚置结构的一部分的介电层进行一切割制程，以形成穿过介电层的一切割开口，其中在进行切割制程后，至少第一虚置金属层堆叠余留于介电层内。
根据一些实施例，提供一种晶片封装体，包括：一基底，具有一第一表面及相对于基底的第一表面的一第二表面，且具有一感测区域邻近于基底的第二表面；一介电层，具有一第一表面及相对于介电层的第一表面的一第二表面，其中介电层的第一表面邻接于基底的第二表面；以及一虚置结构，形成于介电层内，且邻近于介电层的多个边缘，其中虚置结构围绕感测区域且包括：一第一虚置金属层堆叠及一第二虚置金属层堆叠，由内至外同心排列；以及一光学部件，设置于介电层的第二表面上并对准感测区域。
根据一些实施例，提供一种晶片封装体，包括：一第一晶片，包括：一第一基底，具有一第一表面及相对于第一基底的第一表面的一第二表面，且具有一感测区域邻近于第一基底的第一表面；一第一介电层，具有一第一表面及相对于第一介电层的第一表面的一第二表面，其中第一介电层的第一表面邻接于第一基底的第二表面；一第一虚置结构，形成于第一介电层内，且邻近于第一介电层的多个边缘，其中第一虚置结构围绕感测区域且包括：一第一虚置金属层堆叠及一第二虚置金属层堆叠，由内至外同心排列；以及一光学部件，设置于第一基底的第一表面上并对准该感测区域。
附图说明
图1A至1E绘示出根据的一些实施例的形成晶片封装体的示例性方法剖面示意图。
图2A至2D绘示出根据的一些实施例的形成晶片封装体的虚置结构的各种示例性配置平面示意图。
图3A至3C绘示出根据的一些实施例的形成晶片封装体的示例性方法剖面示意图。
图4绘示出根据的一些实施例的示例性晶片封装体剖面示意图。
图5绘示出根据的一些实施例的示例性晶片封装体剖面示意图。
其中，附图中符号的简单说明如下：
10、20、30：晶片封装体；100、100’、300：基底；100a、100a’、110a：下表面；100b、100b’、110b：上表面；101：感测区域；110：介电层；112：金属层；121a、121a’、221a：第一虚置金属层堆叠；121b、121b’、221b：第二虚置金属层堆叠；121c：第三虚置金属层堆叠；122、122’、222：虚置结构；125：光学元件；130：掩膜层；140：研磨轮；142：磨削制程；160、160’：切割刀具；162、162’：切割制程；195、195’：切割开口；410：第一晶片；420：第二晶片；C1、C2：晶片区；S1、S2、S3：区段；SL：切割道区。
具体实施方式
以下将详细说明本发明实施例的制作与使用方式。然而应注意的是，本发明提供许多可供应用的发明概念，其可以多种特定型式实施。文中所举例讨论的特定实施例仅为制造与使用本发明的特定方式，非用以限制本发明的范围。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间具有任何关联性。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触或间隔有一或更多其他材料层的情形。
本发明一实施例的晶片封装体可用以封装微机电系统晶片。然其应用不限于此，例如在本发明的晶片封装体的实施例中，其可应用于各种包含主动元件或被动元件(active or passive elements)、数字电路或模拟电路(digital or analog circuits)等集成电路的电子元件(electronic components)，例如是有关于光电元件(optoelectronic devices)、微机电系统(Micro Electro Mechanical System,MEMS)、生物辨识元件(biometric device)、微流体系统(micro fluidic systems)、或利用热、光线、电容及压力等物理量变化来测量的物理感测器(Physical Sensor)。特别是可选择使用晶圆级封装(wafer scale package,WSP)制程对影像感测装置、发光二极管(light-emittingdiodes,LEDs)、太阳能电池(solar cells)、射频元件(RF circuits)、加速计(accelerators)、陀螺仪(gyroscopes)、指纹辨识器(fingerprint recognition device)、微制动器(micro actuators)、表面声波元件(surface acoustic wave devices)、压力感测器(process sensors)或喷墨头(ink printer heads)等半导体晶片进行封装。
其中上述晶圆级封装制程主要是指在晶圆阶段完成封装步骤后，再予以切割成独立的封装体，然而，在一特定实施例中，例如将已分离的半导体晶片重新分布在一承载晶圆上，再进行封装制程，亦可称之为晶圆级封装制程。另外，上述晶圆级封装制程亦适用于通过堆叠(stack)方式安排具有集成电路的多片晶圆，以形成多层集成电路(multi-layerintegrated circuit devices)的晶片封装体。
图1A至1E绘示出根据本发明一些实施例的晶片封装体10的制造方法剖面示意图。在一些实施例中，晶片封装体10实施为具有一前照式(front side illumination，FSI)感测装置。然而，在其他实施例中，晶片封装体10也可实施为具有一背照式(back sideillumination，BSI)感测装置或具有背照式(BSI)感测装置与其他半导体装置所构成的晶片堆叠。
请参照图1A，提供一基底100。基底100具有一下表面100a及与其相对的一上表面100b，且具有晶片区及围绕这些晶片区并分离相邻的晶片区的一切割道区。在本文中，为了简化起见，只绘示出一个完整的晶片区C1、与其相邻的局部晶片区C2以及分隔晶片区C1与C2的一切割道区SL。在其他实施例中，基底100为硅基底或其他半导体基底。
在一些实施例中，基底100的晶片区C1及C2各个包括一感测区域101。再者，感测区域101包括一感测装置(未绘示)，其也与基底100的上表面100b相邻。举例来说，感测区域101包括一影像感测装置或另一合适的感测装置。在一些实施例中，感测区域101包括用以感测生物识别的装置(例如，指纹识别装置)、用以感测环境特征的装置(例如，温度感测元件、湿度感测元件、压力感测元件、电容感测元件)或另一合适的感测元件。
在一些实施例中，一介电层110设置于基底100的上表面100b上，且介电层110包括一层间介电(interlayer dielectric,ILD)层、一金属间介电(inter-metal dielectric，IMD)层、一钝化护层或其组合。在本文中，为了简化图示，只绘示出一平整层。在一些实施例中，感测区域101内的感测装置可通过基底100及介电层110内的内连接结构(未绘示)进行电性连接。在一些实施例中，介电层110包括无机材料，诸如氧化硅、氮化硅、氧氮化硅、金属氧化物或其组合或另一合适的绝缘材料。
在一些实施例中，一或多个金属层112形成于介电层110内，并对准于基底100的切割道区SL。在一些实施例中，金属层112可为单层或多层结构。举例来说，金属层112为多层结构，包括了测试键、防护环或其组合。在本文中，为了简化附图，只绘示出一些单层导电层112作为示例。在一些实施例中，基底100的切割道区SL上方的介电层110内也形成了一虚置结构122，且与金属层112相邻。在一些实施例中，虚置结构122设置于金属层112的两侧，并沿着对应的晶片区C1或C2的边缘延伸。虚置结构122可包括一或多个虚置金属层堆叠。图2A至2D绘示出根据本发明一些实施例的虚置结构122的各种示例性配置平面示意图。
在一些实施例中，虚置结构122包括由内至外同心排列的第一虚置金属层堆叠121a、第二虚置金属层堆叠121b以及第三虚置金属层堆叠121c。在一些实施例中，第一虚置金属层堆叠121a、第二虚置金属层堆叠121b及第三虚置金属层堆叠121c各自包括逐个垂直堆叠的虚置金属层。这些虚置金属层可以通过形成在虚置金属层与上方或下方的虚置金属层之间的一或多个金属介层连接(未绘示)而彼此电性连接。在一些实施例中，第一虚置金属层堆叠121a中的各个虚置金属层、第二虚置金属层堆叠121b中的各个虚置金属层以及第三虚置金属层堆叠121c中的各个虚置金属层皆为不连续层。第一虚置金属层堆叠121a中的不连续层包括多个区段S1，第二虚置金属层堆叠121b中的不连续层包括区段S2，而第三虚置金属层堆叠121c中的不连续层包括区段S3。如图2A所示，区段S1、S2及S3为并排排置，且从上视角度来看，实质上围绕着对应的晶片区(例如，晶片区C1或C2)。在上述情况下，一个区段S1的两端分别与一个对应区段S2的两端对齐，并分别与一个相应区段S3的两端对齐。
在其他一些实施例中，如图2B所示，区段S1、S2及S3呈交错排置，且从上视角度来看，实质上围绕着对应的晶片区(例如，晶片区C1或C2)。在上述情况下，一个区段S1的两端分别未对齐一个对应区段S2的两端，而分别对准一个对应区段S3的两端。
在其他一些实施例中，如图2C所示，第一虚置金属层堆叠121a中的各个虚置金属层、第二虚置金属层堆叠121b中的各个虚置金属层及第三虚置金属层堆叠121c中的各个虚置金属层皆为连续层，且包围对应的晶片区(例如，晶片区C1或C2)。
在其他一些实施例中，第一虚置金属层堆叠121a、第二虚置金属层堆叠121b及第三虚置金属层堆叠121c中的至少一者包括连续虚置层或不连续虚置层。举例来说，如图2D所示，第一虚置金属层堆叠121a中的各个虚置金属层为连续层，包围对应的晶片区(例如，晶片区C1或C2)。不同于第一虚置金属层堆叠121a中的各个虚置金属层，第二虚置金属层堆叠121b中的各个虚置金属层及第三虚置金属层堆叠121c中的各个虚置金属层为不连续层。也就是说，第二虚置金属层堆叠121b中的不连续层包括多个区段S2，而第三虚置金属层堆叠121c中的不连续层包括多个区段S3。如图2D所示，从上视角度看，区段S2及S3可为并排排置。或者，从上视角度看，区段S2及S3可为交错排置。
可以理解的是，堆叠中的虚置金属层的数量以及虚置结构中的堆叠的数量及排列可以取决于设计要求，并且不限于图2A至2D中所示的实施例。也可以理解的是，区段的形状可以取决于设计要求，并不限于图2A至2D所示的实施例。举例来说，区段具有圆形、三角形、六边形、八边形或多边形的形状。
在一些实施例中，半导体装置的前段制程(例如，基底100内感测区域101的制作)及后段制程(例如，介电层110、内连接结构、金属层112及基底100上的虚置结构122的制作)，可以在上述结构的形成之前相继进行。换言之，以下的晶片封装体的制造方法是用于已经完成后段制程的基底的后续封装制程。
在一些实施例中，晶片区C1及C2各自具有一光学元件125(例如，微透镜阵列、彩色滤光片、其组合或其他合适的光学元件)，设置在介电层110的上表面110b上，并对准于感测区域101。
请参照图1B，形成一掩膜层130(例如，胶带、胶膜或另一合适的掩膜材料)于基底100的上表面100b上，以完全覆盖介电层110及覆盖位于介电层110上的光学元件125。
请参照图1C，在一些实施例中，在形成掩膜层130后，从基底100的下表面100a对基底100进行一薄化制程(例如，蚀刻制程、铣削制程、磨削制程或研磨制程)，以降低基底100的厚度。举例来说，使用研磨轮140对基底100的下表面100a进行磨削制程142。在其他一些实施例中，薄化制程是在形成掩膜层130之前进行的。
请参照图1D，在进行薄化制程之后，对图1C所示的结构进行一切割制程。更具体地说，随后对掩膜层130、围绕虚置结构122的介电层110的一部分及位于下方的基底100上进行一切割制程，以形成穿过介电层110的一切割开口195。切割制程162沿着从基底100的上表面100b朝向基底100的下表面100a的方向，使用切割刀具160来进行，使相邻的晶片区C1及C2彼此分离。在一些实施例中，在进行切割制程162后，至少第一虚置金属层堆叠121a的虚置金属层余留于介电层110内。举例来说，在进行切割制程162后，完全去除了金属层112及第三虚置金属层堆叠121c的虚置金属层。再者，局部去除了第二虚置金属层堆叠121b的虚置金属层，并在进行切割制程162之后，余留部分的第二虚置金属层堆叠121b及第一虚置金属层堆叠121a的全部虚置金属层。
在进行切割制程162之后，切割开口195延伸穿过基底100，使相邻的晶片区C1及C2彼此分离。之后，去除掩膜层130以露出介电层110及光学元件125。举例来说，掩膜层130可以通过湿式剥除制程或其他合适的剥除方法来去除，以形成图1E中所示的结构。在一些实施例中，在去除掩膜层130之后，可以进行一选择性清洁制程，以去除残留物(若存在)。如此一来，便完成了一单独的晶片封装体10。
由于虚置结构122形成了一保护墙，以阻止在进行切割制程期间产生形成于邻近虚置结构122的介电层110部分内的碎片、破裂或其他类型缺陷，因此可以提高晶片封装体的可靠度。
图3A至3C绘示出根据本发明一些实施例的晶片封装体的制造方法剖面示意图。图3A至3C中相同于图1A至1E中的部件使用相同的标号并为了简洁起见而省略其说明。请参照图3A，提供如图1B所示的结构。接下来，依序对掩膜层130、介电层110及基底100进行一切割制程。更具体地说，使用切割刀具160’沿着从掩膜层130朝向介电层110的下表面110a的方向进行切割制程162’，以形成一切割开口195’。不同于图1D所示的切割开口195，在进行切割制程162’之后，切割开口195’延伸至一部分的基底100内，使得切割开口195’的底部195b位于基底100内。也就是说，切割开口195’的底部195b位于基底100的上表面100b与下表面100a之间。形成的切割开口195’对应于切割道区SL并围绕晶片区C1及C2。
在一些实施例中，在进行切割制程162’之后，至少第一虚置金属层堆叠121a的虚置金属层余留于介电层110内。举例来说，在进行切割制程162’之后，完全去除了金属层112及第三虚置金属层堆叠121c的虚置金属层。再者，局部去除了第二虚置金属层堆叠121b的虚置金属层，并在进行切割制程162’之后，余留部分的第二虚置金属层堆叠121b及第一虚置金属层堆叠121a的全部虚置金属层。
由于虚置结构122形成了一保护墙，以阻止在进行切割制程期间产生形成于邻近虚置结构122的介电层110部分内的碎片、裂缝或其他类型缺陷，因此可以提高晶片封装体的可靠度。
请参照图3B，在一些实施例中，在形成切割开口195’后，去除掩膜层130以露出介电层110及光学元件125。在一些实施例中，在去除掩膜层130之后，在图3B所示的结构上可以进行一选择性清洁制程，以去除残留物(若存在)。
请参照图3C，在一些实施例中，在去除掩膜层130及进行清洁制造程(若存在)之后，对基底100的下表面100a进行一薄化制造程(例如，蚀刻制程、铣削制程、磨削制程或研磨制程)，直至露出切割开口195’。举例来说，用研磨轮140从基底的下表面100a进行一研磨制程142，直至露出切割开口195’的底部195b(如图3B所示)，使相邻的晶片区C1及C2彼此分离。在进行薄化制程后，可形成如图1E所示的单独的晶片封装体。在其他一些实施例中，薄化制程是在去除掩膜层130及进行选择性清洁制程之前进行。
由于单独的晶片封装体可以在进行薄化制程之后形成，因此不需要进行额外的切割制程，因而简化了制程并降低了制造成本。
图4根据本发明的一些实施例的晶片封装体20的剖面示意图。图4中相同于图1E中的部件使用相同的标号并为了简洁起见而省略其说明。请参照图4，在一些实施例中，形成晶片封装体20的方法与图1A至1E中所述的方法或图3A至3C中所述的方法相同或类似。
更具体地说，晶片封装体20可以实施为背照式(BSI)感测装置(例如，影像感测装置)，且包括：一基底100’、一介电层110及一光学元件125。基底100’的组成与上述的基底100相同或相似，并具有一第一表面(例如，下表面100a’)及与基底100’的第一表面相对的一第二表面(例如，上表面100b’)。再者，不同于基底100，基底100’中的感测区域101相邻于基底100’的第一表面。介电层110具有一第一表面(例如，下表面110a)及相对于介电层110的第一表面的一第二表面(例如，上表面110b)，且介电层110的第一表面相邻于基底100’的第二表面。再者，光学元件125设置在基底100’的第一表面上，且对准于基底100’中的感测区域101，以形成背照式(BSI)感测装置。
在一些实施例中，形成一虚置结构122’于介电层110内，并相邻于介电层110的边缘(或侧壁)。虚置结构122’可以包括具有一或多个虚置金属层堆叠。
在一些实施例中，虚置结构122’包括至少一虚置金属层堆叠。举例来说，虚置结构122’包括由内至外同心排列的第一虚置金属层堆叠121a’及第二虚置金属层堆叠121b’。在一些实施例中，第一虚置金属层堆叠121a’及第二虚置金属层堆叠121b’各自包括逐个垂直堆叠的虚置金属层。这些虚置金属层可以通过形成在虚置金属层与上方或下方的虚置金属层之间的一或多个金属介层连接(未绘示)而彼此电性连接。在一些实施例中，介电层110的侧壁为由切割制程形成的切割表面。在上述的切割制程期间，可以局部或全部去除虚置金属层的第二虚置金属层堆叠121b’。举例来说，如图4所示，在进行切割制程之后，部分的第二虚置金属层堆叠121b’及第一虚置金属层堆叠121a’的全部虚置金属层余留于介电层110内。
在一些实施例中，第一虚置金属层堆叠121a’中的各个虚置金属层及第二虚置金属层堆叠121b’中的各个虚置金属层为不连续层。第一虚置金属层堆叠121a’及第二虚置金属层堆叠121b’中的不连续层包括并排排置的多个区段，且从上视角度看，这些区段实质上围绕着感测区域101。在上述情况下，第一虚置金属层堆叠121a’及第二虚置金属层堆叠121b’的排置与图2A中所示的第一虚置金属层堆叠121a及第二虚置金属层堆叠121b的排置相似。或者，第一虚置金属层堆叠121a’及第二虚置金属层堆叠121b’中的不连续层包括交错排置的多个区段，且从上视角度看，实质上围绕着感测区域101。在上述情况下，第一虚置金属层堆叠121a’及第二虚置金属层堆叠121b’的排置与图2B中所示的第一虚置金属层堆叠121a及第二虚置金属层堆叠121b的排置相似。
在其他一些实施例中，第一虚置金属层堆叠121a’中的各个虚置金属层及第二虚置金属层堆叠121b’中的各个虚置金属层皆为连续层，且从上视角度看，包围了感测区域101。在上述情况下，第一虚置金属层堆叠121a’及第二虚置金属层堆叠121b’的排置与图2C中所示的第一虚置金属层堆叠121a及第二虚置金属层堆叠121b的排置相似。
在其他一些实施例中，第一虚置金属层堆叠121a’及/或第二虚置金属层堆叠121b’包括连续虚置层或不连续的虚置层。在上述情况下，第一虚置金属层堆叠121a’及第二虚置金属层堆叠121b’的排置与图2D中所示的第一虚置金属层堆叠121a及第二虚置金属层堆叠121b的排置相似。
在一些实施例中，晶片封装体20进一步包括相邻于介电层110的第二表面(例如，上表面110b)的一承载基底200。承载基底200可以由玻璃、石英、硅、半导体材料或其他合适的基底材料制成。
图5绘示出根据本发明一些实施例的晶片封装体30的剖面示意图。图5中相同于图4中的部件使用相同的标号并为了简洁起见而省略其说明。请参照图5，在一些实施例中，形成晶片封装体30的方法与图1A至1E中所述的方法或图3A至3C中所述的方法相同或相似。
在一些实施例中，晶片封装体30可实施为背照式(BSI)感测装置(例如，影像感测装置)与另一半导体装置(例如，专用集成电路(application-specific integratedcircuit，ASIC)晶片、存储器晶片或系统级晶片(system-on-chip，SoC))的堆叠。
更具体地说，晶片封装体30包括一第一晶片410及叠置于第一晶片410下方的一第二晶片420。在一些实施例中，第一晶片410包括一基底100’、一介电层110及一光学元件125。再者，第一晶片410内的基底100’、具有虚置结构122’(包括由内至外同心排列的第一虚置金属层堆叠121a’及第二虚置金属层堆叠121b’)的介电层110以及光学元件125具有与图4的晶片封装体20中的基底100’、介电层110及光学元件125相同的配置及结构，以形成背照式(BSI)感测装置，例如背照式(BSI)影像感测装置。
在一些实施例中，第二晶片420为专用集成电路(ASIC)晶片、存储器晶片或系统级晶片(SoC)，并包括一基底300及一介电层302。基底300具有一第一表面(例如，下表面300a)及与基底300的第一表面相对的一第二表面(例如，上表面300b)。在一些实施例中，基底300为硅基底或其他半导体基底。
介电层302具有一第一表面(例如，下表面302a)及与介电层302的第一表面相对的一第二表面(例如，上表面302b)，且介电层302的第一表面及第二表面分别邻接基底300的第二表面(例如，上表面300b)及介电层110的第二表面(例如，上表面110b)。
在一些实施例中，形成一虚置结构222于介电层302内。虚置结构222沿着介电层302的边缘(或侧壁)延伸。虚置结构222可以包括一或多个虚置金属层堆叠。
在一些实施例中，虚置结构222包括至少一个虚置金属层堆叠。举例来说，虚置结构222包括由内至外同心排列的第一虚置金属层堆叠221a及第二虚置金属层堆叠221b。在一些实施例中，第一虚置金属层堆叠221a及第二虚置金属层堆叠221b各自包括逐个垂直堆叠的虚置金属层。这些虚置金属层可以通过形成在虚置金属层与上方或下方的虚置金属层之间的一或多个金属介层连接(未绘示)而彼此电性连接。在一些实施例中，介电层302的侧壁为由切割制程形成的切割表面。在上述的切割制程期间，可以局部或全部去除第二虚置金属层堆叠221b。举例来说，如图5所示，在进行切割制程之后，局部的第二虚置金属层堆叠221b及第一虚置金属层堆叠221a的全部虚置金属层余留于介电层302内。
在一些实施例中，第一虚置金属层堆叠221a中的各个虚置金属层及第二虚置金属层堆叠221b中的各个虚置金属层为不连续层。第一虚置金属层堆叠221a及第二虚置金属层堆叠221b中的不连续层包括并排排置的多个区段，且从上视角度看，这些区段实质上围绕着感测区域101。在上述情况下，第一虚置金属层堆叠221a及第二虚置金属层堆叠221b的排置与图2A中所示的第一虚置金属层堆叠121a及第二虚置金属层堆叠121b的排置相似。或者，第一虚置金属层堆叠221a及第二虚置金属层堆叠221b中的不连续层包括交错排置的多个区段，且从上视角度看，实质上围绕感测区域101。在上述情况下，第一虚置金属层堆叠221a及第二虚置金属层堆叠221b的排置与图2B中所示的第一虚置金属层堆叠121a及第二虚置金属层堆叠121b的排置相似。
在其他一些实施例中，第一虚置金属层堆叠221a中的各个虚置金属层及第二虚置金属层堆叠221b中的各个虚置金属层皆为连续层，且从上视角度看，包围了感测区域101。在上述情况下，第一虚置金属层堆叠221a及第二虚置金属层堆叠221b的排置与图2C中所示的第一虚置金属层堆叠121a及第二虚置金属层堆叠121b的排置相似。
在其他一些实施例中，第一虚置金属层堆叠221a及/或第二虚置金属层堆叠221b包括连续的虚置层或不连续的虚置层。在上述情况下，第一虚置金属层堆叠221a及第二虚置金属层堆叠221b的排置与图2D中所示的第一虚置金属层堆叠121a及第二虚置金属层堆叠121b的排置相似。
根据上述实施例，在介电层内形成了虚置结构并对应于切割道区。再者，虚置结构沿着晶片区的边缘延伸。如此一来，虚置结构可以防止在切割制程期间由于机械或热应力而在介电层内所形成的碎片、破裂或其他类型的缺陷。因此，提高了晶片封装体的可靠度。另外，单独的晶片封装体可以通过进行切割制程后再进行薄化制程来形成。如此一来，不需要再进行额外的切割制程来进行单体化，因而制程得以简化，且制造成本也随之降低。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。

Claims (25)

1.一种晶片封装体的制造方法，其特征在于，包括：
提供基底，具有晶片区及围绕该晶片区的切割道区；
形成介电层于该基底的上表面，其中虚置结构形成于该基底的该切割道区上方的该介电层内，并沿该晶片区的多个边缘延伸，且其中该虚置结构包括：
第一虚置金属层堆叠及第二虚置金属层堆叠，由内至外同心排列；对围绕该虚置结构的一部分的该介电层进行切割制程，以形成穿过该介电层的切割开口，其中在进行该切割制程后，至少该第一虚置金属层堆叠余留于该介电层内。
2.根据权利要求1所述的晶片封装体的制造方法，其中，至少一金属层形成于位于该切割道区上方且相邻于该虚置结构的该介电层上，其中在该切割制程期间去除了该金属层。
3.根据权利要求1所述的晶片封装体的制造方法，还包括在进行该切割制程之前自该基底的下表面对该基底进行薄化制程，其中该切割开口在进行该薄化制程之后延伸穿过该基底。
4.根据权利要求1所述的晶片封装体的制造方法，其中，在该切割制程之后，该切割开口延伸至一部分的该基底内。
5.根据权利要求4所述的晶片封装体的制造方法，还包括在进行该切割制程之后，从该基底的下表面对该基底进行薄化制程，以露出该切割开口的底部。
6.根据权利要求1所述的晶片封装体的制造方法，其中，该第一虚置金属层堆叠中的各个虚置金属层及该第二虚置金属层堆叠中的各个虚置金属层为包围该晶片区域的连续层。
7.根据权利要求1所述的晶片封装体的制造方法，其中，该第一虚置金属层堆叠中的各个虚置金属层为包围该晶片区域的连续层，且该第二虚置金属层堆叠中的各个虚置金属层为不连续层。
8.根据权利要求1所述的晶片封装体的制造方法，其中，该第一虚置金属层堆叠中的各个虚置金属层及该第二虚置金属层堆叠中的各个虚置金属层为不连续层，且其中该第一虚置金属层堆叠中的该不连续层包括多个第一区段，且该第二虚置金属层堆叠中的该不连续层包括多个第二区段。
9.根据权利要求8所述的晶片封装体的制造方法，其中，从上视角度来看，该多个第一区段与该多个第二区段呈交错排置。
10.根据权利要求8所述的晶片封装体的制造方法，其中，从上视角度来看，该多个第一区段与该多个第二区段呈并排排置。
11.一种晶片封装体，其特征在于，包括：
基底，具有第一表面及相对于该基底的该第一表面的第二表面，且具有邻近于该基底的该第二表面的感测区域；
介电层，具有第一表面及相对于该介电层的该第一表面的第二表面，其中该介电层的该第一表面邻接于该基底的该第二表面；以及
虚置结构，形成于该介电层内，且邻近于该介电层的多个边缘，其中该虚置结构围绕该感测区域且包括：
第一虚置金属层堆叠及第二虚置金属层堆叠，由内至外同心排列；以及
光学部件，设置于该介电层的该第二表面上并对准该感测区域。
12.根据权利要求11所述的晶片封装体，其中，该第一虚置金属层堆叠中的各个虚置金属层及该第二虚置金属层堆叠中的各个虚置金属层为围绕该感测区域的连续层。
13.根据权利要求11所述的晶片封装体，其中，该第一虚置金属层堆叠中的各个虚置金属层为围绕该感测区域的连续层，且该第二虚置金属层堆叠中的各个虚置金属层为不连续层。
14.根据权利要求11所述的晶片封装体，其中，该第一虚置金属层堆叠中的各个虚置金属层及该第二虚置金属层堆叠中的各个虚置金属层为不连续层。
15.一种晶片封装体，其特征在于，包括：
第一晶片，包括：
第一基底，具有第一表面及相对于该第一基底的该第一表面的第二表面，且具有邻近于该第一基底的该第一表面的感测区域；
第一介电层，具有第一表面及相对于该第一介电层的该第一表面的第二表面，其中该第一介电层的该第一表面邻接于该第一基底的该第二表面；
第一虚置结构，形成于该第一介电层内，且邻近于该第一介电层的多个边缘，其中该第一虚置结构围绕该感测区域且包括：
第一虚置金属层堆叠及第二虚置金属层堆叠，由内至外同心排列；以及
光学部件，设置于该第一基底的该第一表面上并对准该感测区域。
16.根据权利要求15所述的晶片封装体，还包括承载基底，邻接该第一介电层的该第二表面。
17.根据权利要求15所述的晶片封装体，其中，该第一虚置金属层堆叠中的各个虚置金属层及该第二虚置金属层堆叠中的各个虚置金属层为围绕该感测区域的连续层。
18.根据权利要求15所述的晶片封装体，其中，该第一虚置金属层堆叠中的各个虚置金属层为围绕该感测区域的连续层，且该第二虚置金属层堆叠中的各个虚置金属层为不连续层。
19.根据权利要求15所述的晶片封装体，该第一虚置金属层堆叠中的各个虚置金属层及该第二虚置金属层堆叠中的各个虚置金属层为不连续层。
20.根据权利要求15所述的晶片封装体，还包括：
第二晶片，设置于该第一晶片下方，包括：
第二基底，具有第一表面及相对于该基底的该第一表面的第二表面；
第二介电层，具有第一表面及相对于该第二介电层的该第一表面的第二表面，且该第二介电层的该第一表面及该第二表面分别邻接于该第二基底的该第二表面及该第一介电层的该第二表面；以及
第二虚置结构，形成于该第二介电层内，且邻近于该第二介电层的多个边缘，其中该第二虚置结构围绕该感测区域且包括：
第三虚置金属层堆叠及第四虚置金属层堆叠，由内至外同心排列。
21.根据权利要求20所述的晶片封装体，其中，该第三虚置金属层堆叠中的各个虚置金属层及该第四虚置金属层堆叠中的各个虚置金属层为连续层。
22.根据权利要求20所述的晶片封装体，其中，该第三虚置金属层堆叠中的各个虚置金属层为围绕该感测区域的连续层，且该第四虚置金属层堆叠中的各个虚置金属层为不连续层。
23.根据权利要求20所述的晶片封装体，其中，该第三虚置金属层堆叠中的各个虚置金属层及该第四虚置金属层堆叠中的各个虚置金属层为不连续层。
24.根据权利要求20所述的晶片封装体，其中，该第一晶片包括影像感测装置。
25.根据权利要求20所述的晶片封装体，其中，该第二晶片为专用集成电路晶片、存储器晶片或系统级晶片。
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