CN117059154A - 移位寄存器、像素驱动电路及显示装置 - Google Patents

Abstract

本公开提供一种移位寄存器，属于显示技术领域。本公开的移位寄存器包括预充子电路、存储子电路、占空比调节子电路、非门及输出子电路；其中，预充子电路被配置为响应于输入信号，将第一电平信号传输至第一节点；存储子电路根据第二电平信号和第一节点电压控制占空比调节子电路的工作时长；占空比调节子电路被配置为响应于第一节点电压，将第一时钟信号传输至第一节点；非门被配置为响应于第一节点电压，将第一电平信号或者第二电平信号传输至第二节点，或者，被配置为响应于输入信号，将第一电平信号或者第二电平信号传输至第三节点；输出子电路被配置为响应于第二节点电压和第三节点电压，将第一电平信号或者第二电平信号传输至信号输出端。

Description

移位寄存器、像素驱动电路及显示装置

技术领域

本公开属于显示技术领域，具体涉及一种移位寄存器、像素驱动电路及显示装置。

背景技术

目前的显示产品中的一项非常重要的电路设计技术是GOA(Gate Driver OnArray)电路设计。随着对显示产品的高PPI，极窄边框的要求，需要GOA电路面积进一步减小，而现有的GOA电路中的薄膜晶体管(Thin Film Transistor,TFT)的宽长比比较大，信号数量多，导致降噪复杂。

基于上述问题，发明人提出了一种新型GOA电路，其包括的TFT数量少，且采用相同的宽长比设计，可以大幅降低TFT的占用面积，从而减小GOA面积，除此之外，本公开中的GOA电路仅需上一行触发本行输出，不需要进行复位及复杂的降噪设计，简化了制作工艺，降低了不良率，增加了稳定性。

发明内容

本发明旨在至少解决现有技术中存在的技术问题之一，提供一种移位寄存器、像素驱动电路及显示装置。

第一方面，本公开实施例提供了一种移位寄存器，其包括：预充子电路、存储子电路、占空比调节子电路、非门、输出子电路；

所述预充子电路，被配置为响应于输入信号，将第一电平信号传输至第一节点；所述第一节点为所述预充子电路、所述存储子电路和所述占空比调节子电路的连接节点；

所述存储子电路，被配置为根据所述第二电平信号和所述第一节点电压，控制所述占空比调节子电路的工作时长；

所述占空比调节子电路，被配置为响应于所述第一节点电压，将第一时钟信号传输至所述第一节点；

所述非门，被配置为响应于所述第一节点电压，将第一电平信号或者所述第二电平信号传输至所述第二节点；或者，所述非门，被配置为响应于输入信号，将所述第一电平信号或者所述第二电平信号传输至所述第三节点；所述第二节点为所述非门与所述输出子电路的连接节点，或者，所述第二节点为所述占空比调节子电路与所述输出子电路的连接节点；所述第三节点为所述输入信号端与所述输出子电路的连接节点，或者，所述第三节点为所述非门与所述输出子电路的连接节点；

所述输出子电路，被配置为响应于所述第二节点电压和所述第三节点电压，将所述第一电平信号或者所述第二电平信号输出至信号输出端。

优选的是，所述预充电子电路包括：第三晶体管；

所述第三晶体管的控制极连接级联信号端，第一极连接第一节点，第二极连接第一电平信号端。

优选的是，所述占空比调节子电路包括：第一晶体管和第二晶体管；所述第一晶体管和所述第二晶体管的开关特性均与所述第三晶体管的开关特性相同；

所述第一晶体管的控制极连接所述第一节点，第一极连接所述第一时钟信号端，第二极连接所述第二晶体管的第一极；

所述第二晶体管的控制极连接所述第一节点，第一极连接所述第一晶体管的第二极，第二极连接所述第一节点。

优选的是，所述存储子电路包括：第一存储电容；

所述第一存储电容的一极连接第二电平信号端，另一极连接所述第一节点。

优选的是，所述非门包括：第四晶体管和第五晶体管；所述第四晶体管的开关特性与所述第五晶体管的开关特性相反。

优选的是，所述第四晶体管的控制极连接所述第一节点，第一极连接所述第二电平信号端，第二极连接所述第二节点；所述第五晶体管的控制极连接所述第一节点，第一极连接所述第一电平信号端，第二极连接所述第二节点。

优选的是，所述第四晶体管的控制极连接输入信号端，第一极连接所述第二电平信号端，第二极连接所述第三节点；所述第五晶体管的控制极连接所述输入信号端，第一极连接所述第一电平信号端，第二极连接所述第三节点。

优选的是，所述输出子电路包括：第六晶体管、第七晶体管和第八晶体管；所述第六晶体管的开关特性与所述第七晶体管的开关特性相同。

优选的是，所述第六晶体管的控制极连接所述第三节点，第一极连接所述第一电平信号端，第二极连接所述第七晶体管的第一极；所述第七晶体管的控制极连接所述第二节点，第一极连接所述第六晶体管的第二极，第二极连接信号输出端；所述第八晶体管的控制极连接第三电平信号端，第一极连接所述信号输出端，第二极连接所述第二电平信号端；或者，

优选的是，所述第六晶体管的控制极连接所述第三节点，第一极连接所述第一电平信号端，第二极连接所述第七晶体管的第一极；所述第七晶体管的控制极连接所述第二节点，第一极连接所述第六晶体管的第二极，第二极连接所述信号输出端；所述第八晶体管的控制极连接所述第二电平信号端，第一极连接所述信号输出端，第二极连接所述第二电平信号端。

优选的是，所述输出子电路还包括：第九晶体管；所述第六晶体管的开关特性与所述第七晶体管的开关特性相同，所述第八晶体管的开关特性与所述第九晶体管的开关特性相同，所述第六晶体管的开关特性与所述第八晶体管的开关特性相反；

所述第六晶体管的控制极连接第三节点，第一极连接第一电平信号端，第二极连接所述第七晶体管的第一极；

所述第七晶体管的控制极连接第二节点，第一极连接所述第六晶体管的第二极，第二极连接信号输出端；

所述第八晶体管的控制极连接第二节点，第一极连接信号输出端，第二极连接第二电平信号端；

所述第九晶体管的控制极连接第三节点，第一极连接信号输出端，第二极连接第二电平信号端。

第二方面，本公开实施例提供了一种像素驱动电路，其中，所述像素驱动电路包括：级联的多个上述移位寄存器；

本级所述移位寄存器的信号输入端连接上一级所述移位寄存器的信号输出端。

第三方面，本公开实施例提供了一种显示装置，其中，所述显示装置包括上述的像素驱动电路。

附图说明

图1为本公开的第一种示例的移位寄存器的结构示意图；

图2为本公开的第二种示例的移位寄存器的结构示意图；

图3为本公开的第三种示例的移位寄存器的结构示意图；

图4为本公开的第四种示例的移位寄存器的结构示意图；

图5为本公开的第五种示例的移位寄存器的结构示意图；

图6为本公开的第六种示例的移位寄存器的结构示意图；

图7为本公开的第七种示例的移位寄存器的结构示意图；

图8为本公开的第八种示例的移位寄存器的结构示意图；

图9为本公开的第九种示例的移位寄存器的结构示意图；

图10为本公开的第十种示例的移位寄存器的结构示意图；

图11为本公开的第十一种示例的移位寄存器的结构示意图；

图12为本公开的第十二种示例的移位寄存器的结构示意图；

图13为本公开的十二种实施例的输入信号和第一时钟信号的时序图；

图14为本公开的第一种示例的移位寄存器的仿真结果图；

图15为本公开的第一到第六种实施例的移位寄存器的仿真结果图；

图16为本公开的第一种示例的移位寄存器的八级级联电路的仿真结果图；

图17为本公开的第七种示例的移位寄存器的仿真结果图；

图18为本公开的第九到第十二种实施例的移位寄存器的仿真结果图；

图19为本公开的第七种示例的移位寄存器的八级级联电路的仿真结果图。

具体实施方式

为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方式对本发明作进一步详细描述。

除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

在此需要说明的是，本公开实施例中的晶体管可以为薄膜晶体管或场效应管或其他特性相同的器件。本公开实施例中的晶体管的开关特性可以是N型或者P型，其中，为了实现占空比调节，第一晶体管、第二晶体管和第三晶体管的开关特性相同，组成非门的第四晶体管和第五晶体管的开关特性相反，且连接P型晶体管第一极的电平信号为高电平信号，连接N型晶体管第一极的电平信号为低电平信号。在输出子电路中，第六晶体管和第七晶体管的开关特性相同，且与第八晶体管的开关特性相反，在一些示例中，输出子电路还包括第九晶体管，其与第八晶体管的开关特性相同。

在本公开实施例中，每个晶体管的源极和漏极在结构上是没有区别的，可以互换，这里是为了区分除栅极外的两极，将其中一极称为源极，另一极称为漏极。其中，第一极可以是源极，第二极可以是漏极。对于N型晶体管来说，栅极输入高电平信号时，晶体管导通，栅极输入低电平信号时，晶体管截止，而对于P型晶体管来说，栅极输入低电平信号时，晶体管导通，栅极输入高电平信号时，晶体管截止。

在本公开实施例中，第一电平信号可以为高电平信号，也可以为低电平信号，根据晶体管的开关特性设置，相应地，第二电平信号与第一电平信号电压绝对值相同，符号相反，第三电平信号与第一电平信号电压符号相同，且幅值小于第一电平信号，第四电平信号与第三电平信号电压绝对值相同，符号相反。本公开中的输入信号可以为STV信号或者上一级电路的输出信号。本公开中的第一时钟信号为具有一定占空比的方波信号，下一级的第一时钟信号比上一级的第一时钟信号延迟四分之一个周期。

在本公开实施例中，第一节点为存储子电路、预充子电路和占空比调节子电路的连接节点，第二节点为第七晶体管的控制极端口的节点，第三节点为第六晶体管控制极端口的节点。

第一方面，本公开实施例提供一种具有占空比调节功能的移位寄存器，该移位寄存器包括预充子电路、存储子电路、占空比调节子电路、非门和输出子电路。

其中，预充子电路包括第三晶体管。预充子电路被配置为响应于输入信号，根据输入信号的高电平信号或者低电平信号控制第三晶体管的通断，将第一电平信号传输至第一节点，使存储电容的两端产生电压差，进行充电或者放电操作。

存储子电路包括存储电容，存储子电路被配置为根据第二电平信号和第一节点电压的电压差，调节存储电容的放电和充电速度，从而控制占空比调节子电路的工作时长。

占空比调节子电路被配置为响应于第一节点电压，根据第一节点电压与第一时钟信号电压的电压差，控制第一晶体管和第二晶体管的通断，从而控制第一时钟信号传输至第一节点的时长，即调节占空比。

在一些实施例中，非门被配置为响应于第一节点电压，将第一电平信号或者第二电平信号传输至第二节点。

在另一些实施例中，非门被配置为响应于输入信号，将第一电平信号或者第二电平信号传输至第三节点。

输出子电路被配置为响应于第二节点电压和第三节点电压，并根据两个电压的不同状态控制多个晶体管的通断，从而输出具有一定占空比的方波信号。

在一些实施例中，输出子电路包括第六晶体管、第七晶体管和第八晶体管，且三者构成与门、或门、与非门、或非门这四种逻辑门中的一种受第二节点电压和第三节点电压控制，输出具有一定占空比的方波信号。

在另一些实施例中，输出子电路包括第六晶体管、第七晶体管、第八晶体管和第九晶体管，且四者构成与门、或门、与非门、或非门这四种逻辑门中的一种受第二节点电压和第三节点电压控制，输出具有一定占空比的方波信号。

本公开实施例中所提供的移位寄存器设置有占空比调节子电路，可以生成占空比可调的时钟信号。在该种情况下，可以将该触发器电路应用像素驱动电路中，根据移位寄存器所生成的时钟信号控制驱动晶体管的开启时间，从而控制发光器件的发光亮度。

为了更清楚本公开实施例中的移位寄存器，以下结合具体示例对本公开实施例中触控器电路进行具体说明。

第一种示例：图1为本公开实施例的第一种示例的移位寄存器的示意图；如图1所示，该移位寄存器包括预充子电路1、存储子电路2、占空比调节子电路3、非门4和或非门。其中，以下仅以第一电平信号VDD＝10V，第二电平信号VSS＝-10V；第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第八晶体管M8、第九晶体管M9均为N型晶体管，第五晶体管M5、第六晶体管M6、第七晶体管M7均为P型晶体管；输入信号的高电平为10V，低电平为-10V，第一时钟信号CLK1的高电平为10V，低电平为-10V；存储电容C1＝1μf为例对第一种示例中的移位寄存器进行仿真，应当理解，在实际产品的使用中可以根据实际需求对以上参数进行调整。

其中，预充子电路1包括第三晶体管M3。存储子电路2包括C1。占空比调节子电路3包括第一晶体管M1和第二晶体管M2。非门4包括第四晶体管M4和第五晶体管M5，非门4被配置为响应于第一节点Q1的电压，将第一电平信号VDD或者第二电平信号VSS传输至第二节点Q2，非门4输入端的信号为数字信号1。或非门4由第六晶体管M6、第七晶体管M7、第八晶体管M8和第九晶体管M9构成。第一节点Q1为预充子电路1、存储子电路2、占空比调节子电路3的连接节点，第二节点Q2为第七晶体管M7的控制极的节点，第三节点Q3为第六晶体管M6的控制极的节点，输入信号可以为STV信号或者上一级电路的输出信号。

具体的，继续参照图1，第三晶体管M3的控制极连接输入信号，第一极连接第一节点Q1，第二极连接第一电平信号VDD，用于将第一电平信号VDD传输至第一节点Q1来控制第一晶体管M1和第二晶体管M2的控制极电压，从而控制第一晶体管M1和第二晶体管M2的通断，同时第一电平信号VDD传输至第一节点Q1作为存储电容C1一极的电压，与存储电容C1另一极连接的第二电平信号VSS共同作用控制存储电容C1的充电或者放电速度。第一晶体管M1和第二晶体管M2的控制极均连接第一节点Q1，第一晶体管M1的第一极连接第一时钟信号CLK1，第一晶体管M1的第二极连接第二晶体管M2的第一极，第二晶体管M2的第二极连接第一节点Q1，响应于第一时钟信号CLK1和第一节点Q1的电压，第一晶体管M1和第二晶体管M2串联起来控制第一时钟信号CLK1传输至第一节点Q1的时长，即调节第一时钟信号CLK1的占空比。第四晶体管M4和第五晶体管M5的控制极均连接第一节点Q1，第四晶体管M4的第一极连接第二电平信号VSS，第四晶体管M4的第二极连接第二节点Q2，第五晶体管M5的第一极连接第一电平信号VDD，第五晶体管M5的第二极连接第二节点Q2，第四晶体管M4和第五晶体管M5共同构成非门4输出与数字信号1电压相反的信号。第六晶体管M6的控制极连接第三节点Q3，第六晶体管M6的第一极连接第一电平信号VDD，第六晶体管M6的第二极连接第七晶体管M7的第一极，第七晶体管M7的控制极连接第二节点Q2，第七晶体管M7的第一极连接第六晶体管M6的第二极，第七晶体管M7的第二极连接信号输出端OUTPUT，第八晶体管M8的控制极连接第二节点Q2，第八晶体管M8的第一极连接信号输出端OUTPUT，第八晶体管M8的第二极连接第二电平信号VSS，第九晶体管M9的控制极连接第三节点Q3，第九晶体管M9的第一极连接信号输出端OUTPUT，第九晶体管M9的第二极连接第二电平信号VSS，第六晶体管M6、第七晶体管M7、第八晶体管M8和第九晶体管M9共同构成或非门4，响应于第二节点Q2和第三节点Q3的电压，即响应于输入信号端电压和第三节点Q3的电压，将第一电平信号VDD或者第二电平信号VSS输出到信号输出端OUTPUT。

接下来对第一种示例移位寄存器的工作过程进行描述。继续参照图1及图14，利用第一种示例中的移位寄存器生成时钟信号的每一时钟周期信号的步骤包括：

第一阶段，没有输入信号和第一时钟信号CLK1，电路中各节点电压均为0V。

第二阶段，输入信号端写入10V电压，第一时钟信号CLK1写入10V电压，第一晶体管M1、第二晶体管M2关断，第三晶体管M3打开，经过非门4后，第二节点Q2的电压为-10V，第三节点的电压为10V，第六晶体管M6关断，第九晶体管M9打开，第二电平信号VSS＝-10V写入信号输出端OUTPUT。

第三阶段，输入信号端写入-10V电压，第一时钟信号端CLK1写入10V电压，第一晶体管M1、第二晶体管M2、第三晶体管M3均关断，存储电压C1存储的高压经过非门4后变为低电平，第六晶体管M6和第七晶体管M7均被打开，第八晶体管M8和第九晶体管M9均关断，第一电平信号VDD＝10V写入信号输出端OUTPUT。

第四阶段，输入信号端写入-10V电压，第一时钟信号端CLK1写入-10V电压，第三晶体管M3关断，第一晶体管M1和第二晶体管M2的栅极和源极的压差为10V-(-10V)＝20V，故第一晶体管M1和第二晶体管M2打开，CLK1信号写入第一节点Q1,经过非门4后变为高电平，第七晶体管M7关断，第八晶体管M8打开，第二电平信号VSS＝-10V写入信号输出端OUTPUT。

上述四个阶段为一行GOA电路的具体驱动过程，将多个GOA电路级联，下一行的GOA电路在其时钟信号CLKA和上一行GOA电路的输出信号的控制下继续输出具有一定占空比的方波信号，仿真结果如图16所示，电路不需要额外的复位子电路，简化了工艺，也减小了电路板的面积。

第二种示例：图2为本公开实施例的第一种示例的移位寄存器的示意图；如图2所示，该移位寄存器包括预充子电路1、存储子电路2、占空比调节子电路3、非门4和或非门，第二种示例与第一种示例的区别在于不包括第九晶体管M9，或非门4由第六晶体管M6、第七晶体管M7和第八晶体管M8组成。其中，以下仅以第一电平信号VDD＝10V，第二电平信号VSS＝-10V，第四电平信号VSSH＝-7V；第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第八晶体管M8均为N型晶体管，第五晶体管M5、第六晶体管M6、第七晶体管M7均为P型晶体管；输入信号的高电平为10V，低电平为-10V，第一时钟信号CLK1的高电平为10V，低电平为-10V；存储电容C1＝1μf为例对第一种示例中的移位寄存器进行仿真，应当理解，在实际产品的使用中可以根据实际需求对以上参数进行调整。

其中，预充子电路1包括第三晶体管M3。存储子电路2包括C1。占空比调节子电路3包括第一晶体管M1和第二晶体管M2。非门4包括第四晶体管M4和第五晶体管M5，非门4被配置为响应于第一节点Q1的电压，将第一电平信号VDD或者第二电平信号VSS传输至第二节点Q2，非门4输入端的信号为数字信号1。或非门4由第六晶体管M6、第七晶体管M7、第八晶体管M8构成。第一节点Q1为预充子电路1、存储子电路2、占空比调节子电路3的连接节点，第二节点Q2为第七晶体管M7的控制极和非门4输出端的连接节点，第三节点Q3为第六晶体管M6的控制极和输入信号端的连接节点，输入信号可以为STV信号或者上一级电路的输出信号。

具体的，继续参照图2，第三晶体管M3的控制极连接输入信号，第一极连接第一节点Q1，第二极连接第一电平信号VDD，用于将第一电平信号VDD传输至第一节点Q1来控制第一晶体管M1和第二晶体管M2的控制极电压，从而控制第一晶体管M1和第二晶体管M2的通断，同时第一电平信号VDD传输至第一节点Q1作为存储电容C1一极的电压，与存储电容C1另一极连接的第二电平信号VSS共同作用控制存储电容C1的充电或者放电速度。第一晶体管M1和第二晶体管M2的控制极均连接第一节点Q1，第一晶体管M1的第一极连接第一时钟信号CLK1，第一晶体管M1的第二极连接第二晶体管M2的第一极，第二晶体管M2的第二极连接第一节点Q1，响应于第一时钟信号CLK1和第一节点Q1的电压，第一晶体管M1和第二晶体管M2串联起来控制第一时钟信号CLK1传输至第一节点Q1的时长，即调节第一时钟信号CLK1的占空比。第四晶体管M4和第五晶体管M5的控制极均连接第一节点Q1，第四晶体管M4的第一极连接第二电平信号VSS，第四晶体管M4的第二极连接第二节点Q2，第五晶体管M5的第一极连接第一电平信号VDD，第五晶体管M5的第二极连接第二节点Q2，第四晶体管M4和第五晶体管M5共同构成非门4输出与数字信号1电压相反的信号。第六晶体管M6的控制极连接第三节点Q3，第六晶体管M6的第一极连接第一电平信号VDD，第六晶体管M6的第二极连接第七晶体管M7的第一极，第七晶体管M7的控制极连接第二节点Q2，第七晶体管M7的第一极连接第六晶体管M6的第二极，第七晶体管M7的第二极连接信号输出端OUTPUT，第八晶体管M8的控制极连接第四电平信号VSSH，第八晶体管M8的第一极连接信号输出端OUTPUT，第八晶体管M8的第二极连接第二电平信号VSS，第六晶体管M6、第七晶体管M7和第八晶体管M8共同构成或非门4，响应于第二节点Q2和第三节点Q3的电压，即响应于输入信号端电压和第三节点Q3的电压，将第一电平信号VDD或者第二电平信号VSS输出到信号输出端OUTPUT。

接下来对第二种示例移位寄存器的工作过程进行描述。继续参照图2及图15，利用第二种示例中的移位寄存器生成时钟信号的每一时钟周期信号的步骤包括：

第一阶段，没有输入信号和第一时钟信号CLK1，电路中各节点电压均为0V。

第二阶段，输入信号端写入10V电压，第一时钟信号CLK1写入10V电压，第一晶体管M1、第二晶体管M2关断，第三晶体管M3打开，经过非门4后，第二节点Q2的电压为-10V，第三节点的电压为10V，第六晶体管M6关断，第七晶体管M7打开，第八晶体管M8常开，第二电平信号VSS＝-10V写入信号输出端OUTPUT。

第三阶段，输入信号端写入-10V电压，第一时钟信号端CLK1写入10V电压，第一晶体管M1、第二晶体管M2、第三晶体管M3均关断，存储电压C1存储的高压经过非门4后变为低电平，第六晶体管M6和第七晶体管M7均被打开，第一电平信号VDD＝10V写入信号输出端OUTPUT。

第四阶段，输入信号端写入-10V电压，第一时钟信号端CLK1写入-10V电压，第三晶体管M3关断，第一晶体管M1和第二晶体管M2的栅极和源极的压差为10V-(-10V)＝20V，故第一晶体管M1和第二晶体管M2打开，CLK1信号写入第一节点Q1,经过非门4后变为高电平，第七晶体管M7关断，第八晶体管M8常开，第二电平信号VSS＝-10V写入信号输出端OUTPUT。

上述四个阶段为一行GOA电路的具体驱动过程，将多个GOA电路级联，下一行的GOA电路在其时钟信号CLKA和上一行GOA电路的输出信号的控制下继续输出具有一定占空比的方波信号，电路不需要额外的复位子电路，简化了工艺，也减小了电路板的面积。

第三种示例：图3为本公开实施例的第一种示例的移位寄存器的示意图；如图3所示，该移位寄存器包括预充子电路1、存储子电路2、占空比调节子电路3、非门4和或非门，第三种示例与第二种示例的区别在于第八晶体管M8为P型晶体管，第八晶体管M8的控制极和第二极均连接第二电平信号VSS，不需要引入第四电平信号VSSH，降低了电路复杂度。其中，以下仅以第一电平信号VDD＝10V，第二电平信号VSS＝-10V；第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4均为N型晶体管，第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8均为P型晶体管；输入信号的高电平为10V，低电平为-10V，第一时钟信号CLK1的高电平为10V，低电平为-10V；存储电容C1＝1μf为例对第一种示例中的移位寄存器进行仿真，应当理解，在实际产品的使用中可以根据实际需求对以上参数进行调整。

其中，预充子电路1包括第三晶体管M3。存储子电路2包括C1。占空比调节子电路3包括第一晶体管M1和第二晶体管M2。非门4包括第四晶体管M4和第五晶体管M5，非门4被配置为响应于第一节点Q1的电压，将第一电平信号VDD或者第二电平信号VSS传输至第二节点Q2，非门4输入端的信号为数字信号1。或非门4由第六晶体管M6、第七晶体管M7、第八晶体管M8构成。第一节点Q1为预充子电路1、存储子电路2、占空比调节子电路3的连接节点，第二节点Q2为第七晶体管M7的控制极和非门4输出端的连接节点，第三节点Q3为第六晶体管M6的控制极和输入信号端的连接节点，输入信号可以为STV信号或者上一级电路的输出信号。

具体的，继续参照图3，第三晶体管M3的控制极连接输入信号，第一极连接第一节点Q1，第二极连接第一电平信号VDD，用于将第一电平信号VDD传输至第一节点Q1来控制第一晶体管M1和第二晶体管M2的控制极电压，从而控制第一晶体管M1和第二晶体管M2的通断，同时第一电平信号VDD传输至第一节点Q1作为存储电容C1一极的电压，与存储电容C1另一极连接的第二电平信号VSS共同作用控制存储电容C1的充电或者放电速度。第一晶体管M1和第二晶体管M2的控制极均连接第一节点Q1，第一晶体管M1的第一极连接第一时钟信号CLK1，第一晶体管M1的第二极连接第二晶体管M2的第一极，第二晶体管M2的第二极连接第一节点Q1，响应于第一时钟信号CLK1和第一节点Q1的电压，第一晶体管M1和第二晶体管M2串联起来控制第一时钟信号CLK1传输至第一节点Q1的时长，即调节第一时钟信号CLK1的占空比。第四晶体管M4和第五晶体管M5的控制极均连接第一节点Q1，第四晶体管M4的第一极连接第二电平信号VSS，第四晶体管M4的第二极连接第二节点Q2，第五晶体管M5的第一极连接第一电平信号VDD，第五晶体管M5的第二极连接第二节点Q2，第四晶体管M4和第五晶体管M5共同构成非门4输出与数字信号1电压相反的信号。第六晶体管M6的控制极连接第三节点Q3，第六晶体管M6的第一极连接第一电平信号VDD，第六晶体管M6的第二极连接第七晶体管M7的第一极，第七晶体管M7的控制极连接第二节点Q2，第七晶体管M7的第一极连接第六晶体管M6的第二极，第七晶体管M7的第二极连接信号输出端OUTPUT，第八晶体管M8的控制极连接第二电平信号VSS，第八晶体管M8的第一极连接信号输出端OUTPUT，第八晶体管M8的第二极连接第二电平信号VSS，第六晶体管M6、第七晶体管M7和第八晶体管M8共同构成或非门4，响应于第二节点Q2和第三节点Q3的电压，即响应于输入信号端电压和第三节点Q3的电压，将第一电平信号VDD或者第二电平信号VSS输出到信号输出端OUTPUT。

接下来对第三种示例移位寄存器的工作过程进行描述。继续参照图3及图15，利用第三种示例中的移位寄存器生成时钟信号的每一时钟周期信号的步骤包括：

第一阶段，没有输入信号和第一时钟信号CLK1，电路中各节点电压均为0V。

第二阶段，输入信号端写入10V电压，第一时钟信号CLK1写入10V电压，第一晶体管M1、第二晶体管M2关断，第三晶体管M3打开，经过非门4后，第二节点Q2的电压为-10V，第三节点的电压为10V，第六晶体管M6关断，第七晶体管M7打开，第八晶体管M8打开，第二电平信号VSS＝-10V写入信号输出端OUTPUT。

第三阶段，输入信号端写入-10V电压，第一时钟信号端CLK1写入10V电压，第一晶体管M1、第二晶体管M2、第三晶体管M3均关断，存储电压C1存储的高压经过非门4后变为低电平，第六晶体管M6和第七晶体管M7均被打开，第一电平信号VDD＝10V写入信号输出端OUTPUT。

第四阶段，输入信号端写入-10V电压，第一时钟信号端CLK1写入-10V电压，第三晶体管M3关断，第一晶体管M1和第二晶体管M2的栅极和源极的压差为10V-(-10V)＝20V，故第一晶体管M1和第二晶体管M2打开，CLK1信号写入第一节点Q1,经过非门4后变为高电平，第七晶体管M7关断，第八晶体管M8打开，第二电平信号VSS＝-10V写入信号输出端OUTPUT。

上述四个阶段为一行GOA电路的具体驱动过程，将多个GOA电路级联，下一行的GOA电路在其时钟信号CLKA和上一行GOA电路的输出信号的控制下继续输出具有一定占空比的方波信号，电路不需要额外的复位子电路，简化了工艺，也减小了电路板的面积。

第四种示例：图4为本公开实施例的第一种示例的移位寄存器的示意图；如图4所示，该移位寄存器包括预充子电路1、存储子电路2、占空比调节子电路3、非门4和与门，第四种示例与第一种示例的区别在于非门4响应于输入信号，将第一电平信号VDD或者第二电平信号VSS传输至第三节点Q3，以及第六晶体管M6、第七晶体管M7、第八晶体管M8和第九晶体管M9构成与门作为输出子电路5。其中，以下仅以第一电平信号VDD＝10V，第二电平信号VSS＝-10V；第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第六晶体管M6、第七晶体管M7均为N型晶体管，第五晶体管M5、第八晶体管M8、第九晶体管M9均为P型晶体管；输入信号的高电平为10V，低电平为-10V，第一时钟信号CLK1的高电平为10V，低电平为-10V；存储电容C1＝1μf为例对第一种示例中的移位寄存器进行仿真，应当理解，在实际产品的使用中可以根据实际需求对以上参数进行调整。

其中，预充子电路1包括第三晶体管M3。存储子电路2包括C1。占空比调节子电路3包括第一晶体管M1和第二晶体管M2。非门4包括第四晶体管M4和第五晶体管M5，非门4被配置为响应于第一节点Q1的电压，将第一电平信号VDD或者第二电平信号VSS传输至第二节点Q2，非门4输入端的信号为数字信号1。与门由第六晶体管M6、第七晶体管M7、第八晶体管M8和第九晶体管M9构成。第一节点Q1为预充子电路1、存储子电路2、占空比调节子电路3的连接节点，第二节点Q2为第七晶体管M7的控制极的节点，在本实施例中第二节点Q2与第一节点Q1为同一节点，第三节点Q3为第六晶体管M6的控制极与非门4输出端的连接节点，输入信号可以为STV信号或者上一级电路的输出信号。

具体的，继续参照图4，第三晶体管M3的控制极连接输入信号，第一极连接第一节点Q1，第二极连接第一电平信号VDD，用于将第一电平信号VDD传输至第一节点Q1来控制第一晶体管M1和第二晶体管M2的控制极电压，从而控制第一晶体管M1和第二晶体管M2的通断，同时第一电平信号VDD传输至第一节点Q1作为存储电容C1一极的电压，与存储电容C1另一极连接的第二电平信号VSS共同作用控制存储电容C1的充电或者放电速度。第一晶体管M1和第二晶体管M2的控制极均连接第一节点Q1，第一晶体管M1的第一极连接第一时钟信号CLK1，第一晶体管M1的第二极连接第二晶体管M2的第一极，第二晶体管M2的第二极连接第一节点Q1，响应于第一时钟信号CLK1和第一节点Q1的电压，第一晶体管M1和第二晶体管M2串联起来控制第一时钟信号CLK1传输至第一节点Q1的时长，即调节第一时钟信号CLK1的占空比。第四晶体管M4和第五晶体管M5的控制极均连接第一节点Q1，第四晶体管M4的第一极连接第二电平信号VSS，第四晶体管M4的第二极连接第二节点Q2，第五晶体管M5的第一极连接第一电平信号VDD，第五晶体管M5的第二极连接第二节点Q2，第四晶体管M4和第五晶体管M5共同构成非门4输出与数字信号1电压相反的信号。第六晶体管M6的控制极连接第三节点Q3，第六晶体管M6的第一极连接第一电平信号VDD，第六晶体管M6的第二极连接第七晶体管M7的第一极，第七晶体管M7的控制极连接第二节点Q2，第七晶体管M7的第一极连接第六晶体管M6的第二极，第七晶体管M7的第二极连接信号输出端OUTPUT，第八晶体管M8的控制极连接第二节点Q2，第八晶体管M8的第一极连接信号输出端OUTPUT，第八晶体管M8的第二极连接第二电平信号VSS，第九晶体管M9的控制极连接第三节点Q3，第九晶体管M9的第一极连接信号输出端OUTPUT，第九晶体管M9的第二极连接第二电平信号VSS，第六晶体管M6、第七晶体管M7、第八晶体管M8和第九晶体管M9共同构成与门，响应于第二节点Q2和第三节点Q3的电压，即响应于输入信号端电压和第三节点Q3的电压，将第一电平信号VDD或者第二电平信号VSS输出到信号输出端OUTPUT。

接下来对第四种示例移位寄存器的工作过程进行描述。继续参照图4及图15，利用第四种示例中的移位寄存器生成时钟信号的每一时钟周期信号的步骤包括：

第一阶段，没有输入信号和第一时钟信号CLK1，电路中各节点电压均为0V。

第二阶段，输入信号端写入10V电压，第一时钟信号CLK1写入10V电压，第一晶体管M1、第二晶体管M2关断，第三晶体管M3打开，经过非门4后，第二节点Q2的电压为10V，第三节点的电压为-10V，第七晶体管M7和第九晶体管M9打开，第二电平信号VSS＝-10V写入信号输出端OUTPUT。

第三阶段，输入信号端写入-10V电压，第一时钟信号端CLK1写入10V电压，第一晶体管M1、第二晶体管M2、第三晶体管M3均关断，输入信号经过非门4后变为高压，第六晶体管M6被打开，存储电压C1存储的高压打开第七晶体管M7，第一电平信号VDD＝10V写入信号输出端OUTPUT。

第四阶段，输入信号端写入-10V电压，第一时钟信号端CLK1写入-10V电压，第三晶体管M3关断，第一晶体管M1和第二晶体管M2的栅极和源极的压差为10V-(-10V)＝20V，故第一晶体管M1和第二晶体管M2打开，CLK1信号写入第一节点Q1,输入信号经过非门4后变为高压，第八晶体管M8打开，第二电平信号VSS＝-10V写入信号输出端OUTPUT。

上述四个阶段为一行GOA电路的具体驱动过程，将多个GOA电路级联，下一行的GOA电路在其时钟信号CLKA和上一行GOA电路的输出信号的控制下继续输出具有一定占空比的方波信号，电路不需要额外的复位子电路，简化了工艺，也减小了电路板的面积。

第五种示例:图5为本公开实施例的第一种示例的移位寄存器的示意图；如图5所示，该移位寄存器包括预充子电路1、存储子电路2、占空比调节子电路3、非门4和与门，第五种示例与第四种示例的区别在于不包括第九晶体管M9，与由第六晶体管M6、第七晶体管M7和第八晶体管M8组成。其中，以下仅以第一电平信号VDD＝10V，第二电平信号VSS＝-10V；第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第六晶体管M6、第七晶体管M7均为N型晶体管，第五晶体管M5、第八晶体管M8均为P型晶体管；输入信号的高电平为10V，低电平为-10V，第一时钟信号CLK1的高电平为10V，低电平为-10V；存储电容C1＝1μf为例对第一种示例中的移位寄存器进行仿真，应当理解，在实际产品的使用中可以根据实际需求对以上参数进行调整。

其中，预充子电路1包括第三晶体管M3。存储子电路2包括C1。占空比调节子电路3包括第一晶体管M1和第二晶体管M2。非门4包括第四晶体管M4和第五晶体管M5，非门4被配置为响应于第一节点Q1的电压，将第一电平信号VDD或者第二电平信号VSS传输至第二节点Q2，非门4输入端的信号为数字信号1。与门由第六晶体管M6、第七晶体管M7、第八晶体管M8构成。第一节点Q1为预充子电路1、存储子电路2、占空比调节子电路3的连接节点，第二节点Q2为第七晶体管M7的控制极的节点，在本实施例中第二节点Q2与第一节点Q1为同一节点，第三节点Q3为第六晶体管M6的控制极与非门4输出端的连接节点，输入信号可以为STV信号或者上一级电路的输出信号。

具体的，继续参照图5，第三晶体管M3的控制极连接输入信号，第一极连接第一节点Q1，第二极连接第一电平信号VDD，用于将第一电平信号VDD传输至第一节点Q1来控制第一晶体管M1和第二晶体管M2的控制极电压，从而控制第一晶体管M1和第二晶体管M2的通断，同时第一电平信号VDD传输至第一节点Q1作为存储电容C1一极的电压，与存储电容C1另一极连接的第二电平信号VSS共同作用控制存储电容C1的充电或者放电速度。第一晶体管M1和第二晶体管M2的控制极均连接第一节点Q1，第一晶体管M1的第一极连接第一时钟信号CLK1，第一晶体管M1的第二极连接第二晶体管M2的第一极，第二晶体管M2的第二极连接第一节点Q1，响应于第一时钟信号CLK1和第一节点Q1的电压，第一晶体管M1和第二晶体管M2串联起来控制第一时钟信号CLK1传输至第一节点Q1的时长，即调节第一时钟信号CLK1的占空比。第四晶体管M4和第五晶体管M5的控制极均连接第一节点Q1，第四晶体管M4的第一极连接第二电平信号VSS，第四晶体管M4的第二极连接第二节点Q2，第五晶体管M5的第一极连接第一电平信号VDD，第五晶体管M5的第二极连接第二节点Q2，第四晶体管M4和第五晶体管M5共同构成非门4输出与数字信号1电压相反的信号。第六晶体管M6的控制极连接第三节点Q3，第六晶体管M6的第一极连接第一电平信号VDD，第六晶体管M6的第二极连接第七晶体管M7的第一极，第七晶体管M7的控制极连接第二节点Q2，第七晶体管M7的第一极连接第六晶体管M6的第二极，第七晶体管M7的第二极连接信号输出端OUTPUT，第八晶体管M8的控制极和第二极均连接第二电平信号VSS，第一极连接信号输出端OUTPUT，第六晶体管M6、第七晶体管M7、第八晶体管M8共同构成与门，响应于第二节点Q2和第三节点Q3的电压，即响应于输入信号端电压和第三节点Q3的电压，将第一电平信号VDD或者第二电平信号VSS输出到信号输出端OUTPUT。

接下来对第五种示例移位寄存器的工作过程进行描述。继续参照图5及图15，利用第五种示例中的移位寄存器生成时钟信号的每一时钟周期信号的步骤包括：

第一阶段，没有输入信号和第一时钟信号CLK1，电路中各节点电压均为0V。

第二阶段，输入信号端写入10V电压，第一时钟信号CLK1写入10V电压，第一晶体管M1、第二晶体管M2关断，第三晶体管M3打开，经过非门4后，输入信号变为低压，第六晶体管M6关断，第七晶体管M7打开，第八晶体管M8打开，第二电平信号VSS＝-10V写入信号输出端OUTPUT。

第三阶段，输入信号端写入-10V电压，第一时钟信号端CLK1写入10V电压，第一晶体管M1、第二晶体管M2、第三晶体管M3均关断，输入信号经过非门4后变为高压，第六晶体管M6被打开，存储电压C1存储的高压打开第七晶体管M7，第一电平信号VDD＝10V写入信号输出端OUTPUT。

第四阶段，输入信号端写入-10V电压，第一时钟信号端CLK1写入-10V电压，第三晶体管M3关断，第一晶体管M1和第二晶体管M2的栅极和源极的压差为10V-(-10V)＝20V，故第一晶体管M1和第二晶体管M2打开，CLK1信号写入第一节点Q1,输入信号经过非门4后变为高压，第七晶体管M7关断，第八晶体管M8打开，第二电平信号VSS＝-10V写入信号输出端OUTPUT。

上述四个阶段为一行GOA电路的具体驱动过程，将多个GOA电路级联，下一行的GOA电路在其时钟信号CLKA和上一行GOA电路的输出信号的控制下继续输出具有一定占空比的方波信号，电路不需要额外的复位子电路，简化了工艺，也减小了电路板的面积。

第六种示例：图6为本公开实施例的第六种示例的移位寄存器的示意图；如图6所示，该移位寄存器包括预充子电路1、存储子电路2、占空比调节子电路3、非门4和与门，第五种示例与第六种示例的区别在于第六晶体管M6和第七晶体管M7采用并联的方式连接，第八晶体管M8的控制极连接第三电平信号VDDL。其中，以下仅以第一电平信号VDD＝10V，第二电平信号VSS＝-10V，第三电平信号VDDL＝7V；第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4均为N型晶体管，第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8均为P型晶体管；输入信号的高电平为10V，低电平为-10V，第一时钟信号CLK1的高电平为10V，低电平为-10V；存储电容C1＝1μf为例对第一种示例中的移位寄存器进行仿真，应当理解，在实际产品的使用中可以根据实际需求对以上参数进行调整。

其中，预充子电路1包括第三晶体管M3。存储子电路2包括C1。占空比调节子电路3包括第一晶体管M1和第二晶体管M2。非门4包括第四晶体管M4和第五晶体管M5，非门4被配置为响应于第一节点Q1的电压，将第一电平信号VDD或者第二电平信号VSS传输至第二节点Q2，非门4输入端的信号为数字信号1。与门由第六晶体管M6、第七晶体管M7、第八晶体管M8构成。第一节点Q1为预充子电路1、存储子电路2、占空比调节子电路3的连接节点，第二节点Q2为第七晶体管M7的控制极的节点，在本实施例中第二节点Q2与第一节点Q1为同一节点，第三节点Q3为第六晶体管M6的控制极与非门4输出端的连接节点，输入信号可以为STV信号或者上一级电路的输出信号。

具体的，继续参照图6，第三晶体管M3的控制极连接输入信号，第一极连接第一节点Q1，第二极连接第一电平信号VDD，用于将第一电平信号VDD传输至第一节点Q1来控制第一晶体管M1和第二晶体管M2的控制极电压，从而控制第一晶体管M1和第二晶体管M2的通断，同时第一电平信号VDD传输至第一节点Q1作为存储电容C1一极的电压，与存储电容C1另一极连接的第二电平信号VSS共同作用控制存储电容C1的充电或者放电速度。第一晶体管M1和第二晶体管M2的控制极均连接第一节点Q1，第一晶体管M1的第一极连接第一时钟信号CLK1，第一晶体管M1的第二极连接第二晶体管M2的第一极，第二晶体管M2的第二极连接第一节点Q1，响应于第一时钟信号CLK1和第一节点Q1的电压，第一晶体管M1和第二晶体管M2串联起来控制第一时钟信号CLK1传输至第一节点Q1的时长，即调节第一时钟信号CLK1的占空比。第四晶体管M4和第五晶体管M5的控制极均连接第一节点Q1，第四晶体管M4的第一极连接第二电平信号VSS，第四晶体管M4的第二极连接第二节点Q2，第五晶体管M5的第一极连接第一电平信号VDD，第五晶体管M5的第二极连接第二节点Q2，第四晶体管M4和第五晶体管M5共同构成非门4输出与数字信号1电压相反的信号。第六晶体管M6的控制极连接第三节点Q3，第六晶体管M6的第一极连接第二电平信号VSS，第六晶体管M6的第二极连接信号输出端OUTPUT，第七晶体管M7的控制极连接第二节点Q2，第七晶体管M7的第一极连接第二电平信号VSS，第七晶体管M7的第二极连接信号输出端OUTPUT，第八晶体管M8的控制极连接第三电平信号VDDL，第八晶体管M8的第一极连接信号输出端OUTPUT，第八晶体管M8的第二极连接第一电平信号VDD，第六晶体管M6、第七晶体管M7、第八晶体管M8共同构成与门，响应于第二节点Q2和第三节点Q3的电压，即响应于输入信号端电压和第三节点Q3的电压，将第一电平信号VDD或者第二电平信号VSS输出到信号输出端OUTPUT。

接下来对第六种示例移位寄存器的工作过程进行描述。继续参照图6及图15，利用第六种示例中的移位寄存器生成时钟信号的每一时钟周期信号的步骤包括：

第一阶段，没有输入信号和第一时钟信号CLK1，电路中各节点电压均为0V。

第二阶段，输入信号端写入10V电压，第一时钟信号CLK1写入10V电压，第一晶体管M1、第二晶体管M2关断，第三晶体管M3打开，经过非门4后，输入信号变为低压，第六晶体管M6打开，第七晶体管M7关断，第二电平信号VSS＝-10V写入信号输出端OUTPUT。

第三阶段，输入信号端写入-10V电压，第一时钟信号端CLK1写入10V电压，第一晶体管M1、第二晶体管M2、第三晶体管M3均关断，输入信号经过非门4后变为高压，第六晶体管M6关断，存储电压C1存储的高压关断第七晶体管M7，第八晶体管M8常开，第一电平信号VDD＝10V写入信号输出端OUTPUT。

第四阶段，输入信号端写入-10V电压，第一时钟信号端CLK1写入-10V电压，第三晶体管M3关断，第一晶体管M1和第二晶体管M2打开，CLK1信号写入第一节点Q1,输入信号经过非门4后变为高压，第七晶体管M7打开，第二电平信号VSS＝-10V写入信号输出端OUTPUT。

上述四个阶段为一行GOA电路的具体驱动过程，将多个GOA电路级联，下一行的GOA电路在其时钟信号CLKA和上一行GOA电路的输出信号的控制下继续输出具有一定占空比的方波信号，电路不需要额外的复位子电路，简化了工艺，也减小了电路板的面积。

第七种示例：图7为本公开实施例的第一种示例的移位寄存器的示意图；如图7所示，该移位寄存器包括预充子电路1、存储子电路2、占空比调节子电路3、非门4和与非门4，第七种示例与第一种示例的区别在于，除非门4外，所有晶体管的开关特性相反，第六晶体管M6、第七晶体管M7、第八晶体管M8和第九晶体管M9共同构成与非门4作为输出子电路5。其中，以下仅以第一电平信号VDD＝10，第二电平信号VSS＝-10V；第一晶体管M1、第二晶体管M2、第三晶体管M3、第五晶体管M5、第八晶体管M8、第九晶体管M9均为P型晶体管，第四晶体管M4、第六晶体管M6、第七晶体管M7均为N型晶体管；输入信号的高电平为10V，低电平为-10V，第一时钟信号CLK1的高电平为10V，低电平为-10V；存储电容C1＝1μf为例对第一种示例中的移位寄存器进行仿真，应当理解，在实际产品的使用中可以根据实际需求对以上参数进行调整。

其中，预充子电路1包括第三晶体管M3。存储子电路2包括C1。占空比调节子电路3包括第一晶体管M1和第二晶体管M2。非门4包括第四晶体管M4和第五晶体管M5，非门4被配置为响应于第一节点Q1的电压，将第一电平信号VDD或者第二电平信号VSS传输至第二节点Q2，非门4输入端的信号为数字信号1。与非门4由第六晶体管M6、第七晶体管M7、第八晶体管M8和第九晶体管M9构成。第一节点Q1为预充子电路1、存储子电路2、占空比调节子电路3和非门4的连接节点，第二节点Q2为非门4输出端和第七晶体管M7的控制极的连接节点，第三节点Q3为第六晶体管M6的控制极与输入信号端的连接节点，输入信号可以为STV信号或者上一级电路的输出信号。

具体的，继续参照图7，第三晶体管M3的控制极连接输入信号，第一极连接第一节点Q1，第二极连接第一电平信号VSS，用于将第一电平信号VSS传输至第一节点Q1来控制第一晶体管M1和第二晶体管M2的控制极电压，从而控制第一晶体管M1和第二晶体管M2的通断，同时第一电平信号VSS传输至第一节点Q1作为存储电容C1一极的电压，与存储电容C1另一极连接的第二电平信号VDD共同作用控制存储电容C1的充电或者放电速度。第一晶体管M1和第二晶体管M2的控制极均连接第一节点Q1，第一晶体管M1的第一极连接第一时钟信号CLK1，第一晶体管M1的第二极连接第二晶体管M2的第一极，第二晶体管M2的第二极连接第一节点Q1，响应于第一时钟信号CLK1和第一节点Q1的电压，第一晶体管M1和第二晶体管M2串联起来控制第一时钟信号CLK1传输至第一节点Q1的时长，即调节第一时钟信号CLK1的占空比。第四晶体管M4和第五晶体管M5的控制极均连接第一节点Q1，第四晶体管M4的第一极连接第二电平信号VDD，第四晶体管M4的第二极连接第二节点Q2，第五晶体管M5的第一极连接第一电平信号VSS，第五晶体管M5的第二极连接第二节点Q2，第四晶体管M4和第五晶体管M5共同构成非门4输出与数字信号1电压相反的信号。第六晶体管M6的控制极连接第三节点Q3，第六晶体管M6的第一极连接第一电平信号VSS，第六晶体管M6的第二极连接第七晶体管M7的第一极，第七晶体管M7的控制极连接第二节点Q2，第七晶体管M7的第一极连接第六晶体管M6的第二极，第七晶体管M7的第二极连接信号输出端OUTPUT，第八晶体管M8的控制极连接第二节点Q2，第八晶体管M8的第一极连接信号输出端OUTPUT，第八晶体管M8的第二极连接第二电平信号VDD，第九晶体管M9的控制极连接第三节点Q3，第九晶体管M9的第一极连接信号输出端OUTPUT，第九晶体管M9的第二极连接第二电平信号VDD，第六晶体管M6、第七晶体管M7、第八晶体管M8和第九晶体管M9共同构成与非门4，响应于第二节点Q2和第三节点Q3的电压，即响应于输入信号端电压和第三节点Q3的电压，将第一电平信号VSS或者第二电平信号VDD输出到信号输出端OUTPUT。

接下来对第七种示例移位寄存器的工作过程进行描述。继续参照图7及图17，利用第七种示例中的移位寄存器生成时钟信号的每一时钟周期信号的步骤包括：

第一阶段，没有输入信号和第一时钟信号CLK1，电路中各节点电压均为0V。

第二阶段，输入信号端写入-10V电压，第一时钟信号CLK1写入-10V电压，第一晶体管M1、第二晶体管M2关断，第三晶体管M3打开，经过非门4后，第二节点Q2的电压为10V，第三节点的电压为-10V，第六晶体管M6关断，第九晶体管M9打开，第二电平信号VDD＝10V写入信号输出端OUTPUT。

第三阶段，输入信号端写入10V电压，第一时钟信号端CLK1写入-10V电压，第一晶体管M1、第二晶体管M2、第三晶体管M3均关断，存储电压C1存储的低压经过非门4后变为高电平，第六晶体管M6和第七晶体管M7均被打开，第八晶体管M8和第九晶体管M9均关断，第一电平信号VSS＝-10V写入信号输出端OUTPUT。

第四阶段，输入信号端写入10V电压，第一时钟信号端CLK1写入10V电压，第三晶体管M3关断，第一晶体管M1和第二晶体管M2打开，CLK1信号写入第一节点Q1,经过非门4后变为低电平，第七晶体管M7关断，第八晶体管M8打开，第二电平信号VDD＝10V写入信号输出端OUTPUT。

上述四个阶段为一行GOA电路的具体驱动过程，将多个GOA电路级联，仿真结果如图19所示，下一行的GOA电路在其时钟信号CLKA和上一行GOA电路的输出信号的控制下继续输出具有一定占空比的方波信号，电路不需要额外的复位子电路，简化了工艺，也减小了电路板的面积。

实施例八:图8为本公开实施例的第一种示例的移位寄存器的示意图；如图8所示，该移位寄存器包括预充子电路1、存储子电路2、占空比调节子电路3、非门4和与非门4，第八种示例与第七种示例的区别在于不包括第九晶体管M9。其中，以下仅以第一电平信号VDD＝10，第二电平信号VSS＝-10V，第三电平信号VDDL＝7V；第一晶体管M1、第二晶体管M2、第三晶体管M3、第五晶体管M5、第八晶体管M8均为P型晶体管，第四晶体管M4、第六晶体管M6、第七晶体管M7均为N型晶体管；输入信号的高电平为10V，低电平为-10V，第一时钟信号CLK1的高电平为10V，低电平为-10V；存储电容C1＝1μf为例对第一种示例中的移位寄存器进行仿真，应当理解，在实际产品的使用中可以根据实际需求对以上参数进行调整。

其中，预充子电路1包括第三晶体管M3。存储子电路2包括C1。占空比调节子电路3包括第一晶体管M1和第二晶体管M2。非门4包括第四晶体管M4和第五晶体管M5，非门4被配置为响应于第一节点Q1的电压，将第一电平信号VDD或者第二电平信号VSS传输至第二节点Q2，非门4输入端的信号为数字信号1。与非门4由第六晶体管M6、第七晶体管M7、第八晶体管M8和第九晶体管M9构成。第一节点Q1为预充子电路1、存储子电路2、占空比调节子电路3和非门4的连接节点，第二节点Q2为非门4输出端和第七晶体管M7的控制极的连接节点，第三节点Q3为第六晶体管M6的控制极与输入信号端的连接节点，输入信号可以为STV信号或者上一级电路的输出信号。

具体的，继续参照图8，第三晶体管M3的控制极连接输入信号，第一极连接第一节点Q1，第二极连接第一电平信号VSS，用于将第一电平信号VSS传输至第一节点Q1来控制第一晶体管M1和第二晶体管M2的控制极电压，从而控制第一晶体管M1和第二晶体管M2的通断，同时第一电平信号VSS传输至第一节点Q1作为存储电容C1一极的电压，与存储电容C1另一极连接的第二电平信号VDD共同作用控制存储电容C1的充电或者放电速度。第一晶体管M1和第二晶体管M2的控制极均连接第一节点Q1，第一晶体管M1的第一极连接第一时钟信号CLK1，第一晶体管M1的第二极连接第二晶体管M2的第一极，第二晶体管M2的第二极连接第一节点Q1，响应于第一时钟信号CLK1和第一节点Q1的电压，第一晶体管M1和第二晶体管M2串联起来控制第一时钟信号CLK1传输至第一节点Q1的时长，即调节第一时钟信号CLK1的占空比。第四晶体管M4和第五晶体管M5的控制极均连接第一节点Q1，第四晶体管M4的第一极连接第二电平信号VDD，第四晶体管M4的第二极连接第二节点Q2，第五晶体管M5的第一极连接第一电平信号VSS，第五晶体管M5的第二极连接第二节点Q2，第四晶体管M4和第五晶体管M5共同构成非门4输出与数字信号1电压相反的信号。第六晶体管M6的控制极连接第三节点Q3，第六晶体管M6的第一极连接第一电平信号VSS，第六晶体管M6的第二极连接第七晶体管M7的第一极，第七晶体管M7的控制极连接第二节点Q2，第七晶体管M7的第一极连接第六晶体管M6的第二极，第七晶体管M7的第二极连接信号输出端OUTPUT，第八晶体管M8的控制极连接第三电平信号VDDL，第八晶体管M8的第一极连接信号输出端OUTPUT，第八晶体管M8的第二极连接第二电平信号VDD，第六晶体管M6、第七晶体管M7和第八晶体管M8共同构成与非门4，响应于第二节点Q2和第三节点Q3的电压，即响应于输入信号端电压和第三节点Q3的电压，将第一电平信号VSS或者第二电平信号VDD输出到信号输出端OUTPUT。

接下来对第八种示例移位寄存器的工作过程进行描述。继续参照图8及图18，利用第八种示例中的移位寄存器生成时钟信号的每一时钟周期信号的步骤包括：

第一阶段，没有输入信号和第一时钟信号CLK1，电路中各节点电压均为0V。

第二阶段，输入信号端写入-10V电压，第一时钟信号CLK1写入-10V电压，第一晶体管M1、第二晶体管M2关断，第三晶体管M3打开，经过非门4后，第二节点Q2的电压为10V，第三节点的电压为-10V，第六晶体管M6关断，第七晶体管M7打开，第八晶体管M8常开，第二电平信号VDD＝10V写入信号输出端OUTPUT。

第三阶段，输入信号端写入10V电压，第一时钟信号端CLK1写入-10V电压，第一晶体管M1、第二晶体管M2、第三晶体管M3均关断，存储电压C1存储的低压经过非门4后变为高电平，第六晶体管M6和第七晶体管M7均被打开，第一电平信号VSS＝-10V写入信号输出端OUTPUT。

第四阶段，输入信号端写入10V电压，第一时钟信号端CLK1写入10V电压，第三晶体管M3关断，第一晶体管M1和第二晶体管M2打开，CLK1信号写入第一节点Q1,经过非门4后变为低电平，第七晶体管M7关断，第八晶体管M8常开，第二电平信号VDD＝10V写入信号输出端OUTPUT。

上述四个阶段为一行GOA电路的具体驱动过程，将多个GOA电路级联，下一行的GOA电路在其时钟信号CLKA和上一行GOA电路的输出信号的控制下继续输出具有一定占空比的方波信号，电路不需要额外的复位子电路，简化了工艺，也减小了电路板的面积。

第九种示例：图9为本公开实施例的第一种示例的移位寄存器的示意图；如图9所示，该移位寄存器包括预充子电路1、存储子电路2、占空比调节子电路3、非门4和与非门4，第九种示例与第八种示例的区别在于第八晶体管M8的控制极和第二极均连接第二电平信号VDD，不需要引入第三电平信号VDDL，降低了电路复杂度。。其中，以下仅以第一电平信号VDD＝10V，第二电平信号VSS＝-10V；第一晶体管M1、第二晶体管M2、第三晶体管M3、第五晶体管M5、第八晶体管M8均为P型晶体管，第四晶体管M4、第六晶体管M6、第七晶体管M7均为N型晶体管；输入信号的高电平为10V，低电平为-10V，第一时钟信号CLK1的高电平为10V，低电平为-10V；存储电容C1＝1μf为例对第一种示例中的移位寄存器进行仿真，应当理解，在实际产品的使用中可以根据实际需求对以上参数进行调整。

其中，预充子电路1包括第三晶体管M3。存储子电路2包括C1。占空比调节子电路3包括第一晶体管M1和第二晶体管M2。非门4包括第四晶体管M4和第五晶体管M5，非门4被配置为响应于第一节点Q1的电压，将第一电平信号VDD或者第二电平信号VSS传输至第二节点Q2，非门4输入端的信号为数字信号1。与非门4由第六晶体管M6、第七晶体管M7、第八晶体管M8和第九晶体管M9构成。第一节点Q1为预充子电路1、存储子电路2、占空比调节子电路3和非门4的连接节点，第二节点Q2为非门4输出端和第七晶体管M7的控制极的连接节点，第三节点Q3为第六晶体管M6的控制极与输入信号端的连接节点，输入信号可以为STV信号或者上一级电路的输出信号。

具体的，继续参照图9，第三晶体管M3的控制极连接输入信号，第一极连接第一节点Q1，第二极连接第一电平信号VSS，用于将第一电平信号VSS传输至第一节点Q1来控制第一晶体管M1和第二晶体管M2的控制极电压，从而控制第一晶体管M1和第二晶体管M2的通断，同时第一电平信号VSS传输至第一节点Q1作为存储电容C1一极的电压，与存储电容C1另一极连接的第二电平信号VDD共同作用控制存储电容C1的充电或者放电速度。第一晶体管M1和第二晶体管M2的控制极均连接第一节点Q1，第一晶体管M1的第一极连接第一时钟信号CLK1，第一晶体管M1的第二极连接第二晶体管M2的第一极，第二晶体管M2的第二极连接第一节点Q1，响应于第一时钟信号CLK1和第一节点Q1的电压，第一晶体管M1和第二晶体管M2串联起来控制第一时钟信号CLK1传输至第一节点Q1的时长，即调节第一时钟信号CLK1的占空比。第四晶体管M4和第五晶体管M5的控制极均连接第一节点Q1，第四晶体管M4的第一极连接第二电平信号VDD，第四晶体管M4的第二极连接第二节点Q2，第五晶体管M5的第一极连接第一电平信号VSS，第五晶体管M5的第二极连接第二节点Q2，第四晶体管M4和第五晶体管M5共同构成非门4输出与数字信号1电压相反的信号。第六晶体管M6的控制极连接第三节点Q3，第六晶体管M6的第一极连接第一电平信号VSS，第六晶体管M6的第二极连接第七晶体管M7的第一极，第七晶体管M7的控制极连接第二节点Q2，第七晶体管M7的第一极连接第六晶体管M6的第二极，第七晶体管M7的第二极连接信号输出端OUTPUT，第八晶体管M8的控制极连接第二电平信号VDD，第八晶体管M8的第一极连接信号输出端OUTPUT，第八晶体管M8的第二极连接第二电平信号VDD，第六晶体管M6、第七晶体管M7和第八晶体管M8共同构成与非门4，响应于第二节点Q2和第三节点Q3的电压，即响应于输入信号端电压和第三节点Q3的电压，将第一电平信号VSS或者第二电平信号VDD输出到信号输出端OUTPUT。

接下来对第九种示例移位寄存器的工作过程进行描述。继续参照图9及图18，利用第九种示例中的移位寄存器生成时钟信号的每一时钟周期信号的步骤包括：

第一阶段，没有输入信号和第一时钟信号CLK1，电路中各节点电压均为0V。

第二阶段，输入信号端写入-10V电压，第一时钟信号CLK1写入-10V电压，第一晶体管M1、第二晶体管M2关断，第三晶体管M3打开，经过非门4后，第二节点Q2的电压为10V，第三节点的电压为-10V，第六晶体管M6关断，第七晶体管M7打开，第八晶体管M8打开，第二电平信号VDD＝10V写入信号输出端OUTPUT。

第三阶段，输入信号端写入10V电压，第一时钟信号端CLK1写入-10V电压，第一晶体管M1、第二晶体管M2、第三晶体管M3均关断，存储电压C1存储的低压经过非门4后变为高电平，第六晶体管M6和第七晶体管M7均被打开，第一电平信号VSS＝-10V写入信号输出端OUTPUT。

第四阶段，输入信号端写入10V电压，第一时钟信号端CLK1写入10V电压，第三晶体管M3关断，第一晶体管M1和第二晶体管M2打开，CLK1信号写入第一节点Q1,经过非门4后变为低电平，第七晶体管M7关断，第八晶体管M8打开，第二电平信号VDD＝10V写入信号输出端OUTPUT。

上述四个阶段为一行GOA电路的具体驱动过程，将多个GOA电路级联，下一行的GOA电路在其时钟信号CLKA和上一行GOA电路的输出信号的控制下继续输出具有一定占空比的方波信号，电路不需要额外的复位子电路，简化了工艺，也减小了电路板的面积。

实施例十：图10为本公开实施例的第一种示例的移位寄存器的示意图；如图10所示，该移位寄存器包括预充子电路1、存储子电路2、占空比调节子电路3、非门4和或门，第十种示例与第七种示例的区别在于非门4响应于输入信号，将第一电平信号或者第二电平信号传输至第三节点Q3，以及第六晶体管M6、第七晶体管M7、第八晶体管M8和第九晶体管M9构成或门作为输出子电路5。其中，以下仅以第一电平信号VSS＝-10V，第二电平信号VDD＝10V；第一晶体管M1、第二晶体管M2、第三晶体管M3、第五晶体管M5、第六晶体管M6、第七晶体管M7均为P型晶体管，第四晶体管M4、第八晶体管M8、第九晶体管M9均为N型晶体管；输入信号的高电平为10V，低电平为-10V，第一时钟信号CLK1的高电平为10V，低电平为-10V；存储电容C1＝1μf为例对第一种示例中的移位寄存器进行仿真，应当理解，在实际产品的使用中可以根据实际需求对以上参数进行调整。

其中，预充子电路1包括第三晶体管M3。存储子电路2包括C1。占空比调节子电路3包括第一晶体管M1和第二晶体管M2。非门4包括第四晶体管M4和第五晶体管M5，非门4被配置为响应于输入信号，将第一电平信号VSS或者第二电平信号VDD传输至第二节点Q2，非门4输入端的信号为数字信号1。或门由第六晶体管M6、第七晶体管M7、第八晶体管M8和第九晶体管M9构成。第一节点Q1为预充子电路1、存储子电路2、占空比调节子电路3的连接节点，第二节点Q2为第七晶体管M7的控制极的节点，在本实施例中第二节点Q2与第一节点Q1为同一节点，第三节点Q3为第六晶体管M6的控制极与非门4输出端的连接节点，输入信号可以为STV信号或者上一级电路的输出信号。

具体的，继续参照图10，第三晶体管M3的控制极连接输入信号，第一极连接第一节点Q1，第二极连接第一电平信号VSS，用于将第一电平信号VSS传输至第一节点Q1来控制第一晶体管M1和第二晶体管M2的控制极电压，从而控制第一晶体管M1和第二晶体管M2的通断，同时第一电平信号VSS传输至第一节点Q1作为存储电容C1一极的电压，与存储电容C1另一极连接的第二电平信号VDD共同作用控制存储电容C1的充电或者放电速度。第一晶体管M1和第二晶体管M2的控制极均连接第一节点Q1，第一晶体管M1的第一极连接第一时钟信号CLK1，第一晶体管M1的第二极连接第二晶体管M2的第一极，第二晶体管M2的第二极连接第一节点Q1，响应于第一时钟信号CLK1和第一节点Q1的电压，第一晶体管M1和第二晶体管M2串联起来控制第一时钟信号CLK1传输至第一节点Q1的时长，即调节第一时钟信号CLK1的占空比。第四晶体管M4和第五晶体管M5的控制极均连接第一节点Q1，第四晶体管M4的第一极连接第二电平信号VDD，第四晶体管M4的第二极连接第三节点Q3，第五晶体管M5的第一极连接第一电平信号VSS，第五晶体管M5的第二极连接第三节点Q3，第四晶体管M4和第五晶体管M5共同构成非门4。第六晶体管M6的控制极连接第三节点Q3，第六晶体管M6的第一极连接第一电平信号VSS，第六晶体管M6的第二极连接第七晶体管M7的第一极，第七晶体管M7的控制极连接第二节点Q2，第七晶体管M7的第一极连接第六晶体管M6的第二极，第七晶体管M7的第二极连接信号输出端OUTPUT，第八晶体管M8的控制极连接第二节点Q2，第八晶体管M8的第一极连接信号输出端OUTPUT，第八晶体管M8的第二极连接第二电平信号VDD，第九晶体管M9的控制极连接第三节点Q3，第九晶体管M9的第一极连接信号输出端OUTPUT，第九晶体管M9的第二极连接第二电平信号VDD，第六晶体管M6、第七晶体管M7、第八晶体管M8和第九晶体管M9共同构成或门，响应于第二节点Q2和第三节点Q3的电压，即响应于输入信号端电压和第三节点Q3的电压，将第一电平信号VSS或者第二电平信号VDD输出到信号输出端OUTPUT。

接下来对第十种示例移位寄存器的工作过程进行描述。继续参照图10及图18，利用第十种示例中的移位寄存器生成时钟信号的每一时钟周期信号的步骤包括：

第一阶段，没有输入信号和第一时钟信号CLK1，电路中各节点电压均为0V。

第二阶段，输入信号端写入-10V电压，第一时钟信号CLK1写入-10V电压，第一晶体管M1、第二晶体管M2关断，第三晶体管M3打开，经过非门4后，第二节点Q2的电压为-10V，第三节点的电压为10V，第七晶体管M7和第九晶体管M9打开，第二电平信号VDD＝10V写入信号输出端OUTPUT。

第三阶段，输入信号端写入10V电压，第一时钟信号端CLK1写入-10V电压，第一晶体管M1、第二晶体管M2、第三晶体管M3均关断，输入信号经过非门4后变为低压，第六晶体管M6被打开，存储电压C1存储的低压打开第七晶体管M7，第一电平信号VSS＝-10V写入信号输出端OUTPUT。

第四阶段，输入信号端写入10V电压，第一时钟信号端CLK1写入10V电压，第三晶体管M3关断，第一晶体管M1和第二晶体管M2打开，CLK1信号写入第一节点Q1,输入信号经过非门4后变为低压，第八晶体管M8打开，第二电平信号VDD＝10V写入信号输出端OUTPUT。

上述四个阶段为一行GOA电路的具体驱动过程，将多个GOA电路级联，下一行的GOA电路在其时钟信号CLKA和上一行GOA电路的输出信号的控制下继续输出具有一定占空比的方波信号，电路不需要额外的复位子电路，简化了工艺，也减小了电路板的面积。

实施例十一：图11为本公开实施例的第一种示例的移位寄存器的示意图；如图11所示，该移位寄存器包括预充子电路1、存储子电路2、占空比调节子电路3、非门4和或门，实施例十一与实施例十的区别在于不包括第九晶体管M9。其中，以下仅以第一电平信号VDD＝10V，第二电平信号VSS＝-10V；第一晶体管M1、第二晶体管M2、第三晶体管M3、第五晶体管M5、第六晶体管M6、第七晶体管M7均为P型晶体管，第四晶体管M4、第八晶体管M8均为N型晶体管；输入信号的高电平为10V，低电平为-10V，第一时钟信号CLK1的高电平为10V，低电平为-10V；存储电容C1＝1μf为例对第一种示例中的移位寄存器进行仿真，应当理解，在实际产品的使用中可以根据实际需求对以上参数进行调整。

其中，预充子电路1包括第三晶体管M3。存储子电路2包括C1。占空比调节子电路3包括第一晶体管M1和第二晶体管M2。非门4包括第四晶体管M4和第五晶体管M5，非门4被配置为响应于第一节点Q1的电压，将第一电平信号VDD或者第二电平信号VSS传输至第二节点Q2，非门4输入端的信号为数字信号1。或门由第六晶体管M6、第七晶体管M7、第八晶体管M8构成。第一节点Q1为预充子电路1、存储子电路2、占空比调节子电路3的连接节点，第二节点Q2为第七晶体管M7的控制极的节点，在本实施例中第二节点Q2与第一节点Q1为同一节点，第三节点Q3为第六晶体管M6的控制极与非门4输出端的连接节点，输入信号可以为STV信号或者上一级电路的输出信号。

具体的，继续参照图11，第三晶体管M3的控制极连接输入信号，第一极连接第一节点Q1，第二极连接第一电平信号VSS，用于将第一电平信号VSS传输至第一节点Q1来控制第一晶体管M1和第二晶体管M2的控制极电压，从而控制第一晶体管M1和第二晶体管M2的通断，同时第一电平信号VSS传输至第一节点Q1作为存储电容C1一极的电压，与存储电容C1另一极连接的第二电平信号VDD共同作用控制存储电容C1的充电或者放电速度。第一晶体管M1和第二晶体管M2的控制极均连接第一节点Q1，第一晶体管M1的第一极连接第一时钟信号CLK1，第一晶体管M1的第二极连接第二晶体管M2的第一极，第二晶体管M2的第二极连接第一节点Q1，响应于第一时钟信号CLK1和第一节点Q1的电压，第一晶体管M1和第二晶体管M2串联起来控制第一时钟信号CLK1传输至第一节点Q1的时长，即调节第一时钟信号CLK1的占空比。第四晶体管M4和第五晶体管M5的控制极均连接第一节点Q1，第四晶体管M4的第一极连接第二电平信号VDD，第四晶体管M4的第二极连接第三节点Q3，第五晶体管M5的第一极连接第一电平信号VSS，第五晶体管M5的第二极连接第三节点Q3，第四晶体管M4和第五晶体管M5共同构成非门4。第六晶体管M6的控制极连接第三节点Q3，第六晶体管M6的第一极连接第一电平信号VSS，第六晶体管M6的第二极连接第七晶体管M7的第一极，第七晶体管M7的控制极连接第二节点Q2，第七晶体管M7的第一极连接第六晶体管M6的第二极，第七晶体管M7的第二极连接信号输出端OUTPUT，第八晶体管M8的控制极连接第二电平信号VDD，第八晶体管M8的第一极连接信号输出端OUTPUT，第八晶体管M8的第二极连接第二电平信号VDD，第六晶体管M6、第七晶体管M7、第八晶体管M8共同构成或门，响应于第二节点Q2和第三节点Q3的电压，即响应于输入信号端电压和第三节点Q3的电压，将第一电平信号VSS或者第二电平信号VDD输出到信号输出端OUTPUT。

接下来对第十一种示例移位寄存器的工作过程进行描述。继续参照图11及图18，利用第十一种示例中的移位寄存器生成时钟信号的每一时钟周期信号的步骤包括：

第一阶段，没有输入信号和第一时钟信号CLK1，电路中各节点电压均为0V。

第二阶段，输入信号端写入-10V电压，第一时钟信号CLK1写入-10V电压，第一晶体管M1、第二晶体管M2关断，第三晶体管M3打开，经过非门4后，输入信号变为高压，第六晶体管M6关断，第七晶体管M7打开，第八晶体管M8打开，第二电平信号VDD＝10V写入信号输出端OUTPUT。

第三阶段，输入信号端写入10V电压，第一时钟信号端CLK1写入-10V电压，第一晶体管M1、第二晶体管M2、第三晶体管M3均关断，输入信号经过非门4后变为低压，第六晶体管M6被打开，存储电压C1存储的低压打开第七晶体管M7，第一电平信号VSS＝-10V写入信号输出端OUTPUT。

第四阶段，输入信号端写入10V电压，第一时钟信号端CLK1写入10V电压，第三晶体管M3关断，第一晶体管M1和第二晶体管M2打开，CLK1信号写入第一节点Q1,输入信号经过非门4后变为低压，第七晶体管M7关断，第八晶体管M8打开，第二电平信号VDD＝10V写入信号输出端OUTPUT。

上述四个阶段为一行GOA电路的具体驱动过程，将多个GOA电路级联，下一行的GOA电路在其时钟信号CLKA和上一行GOA电路的输出信号的控制下继续输出具有一定占空比的方波信号，电路不需要额外的复位子电路，简化了工艺，也减小了电路板的面积。

实施例十二；图12为本公开实施例的第一种示例的移位寄存器的示意图；如图12所示，该移位寄存器包括预充子电路1、存储子电路2、占空比调节子电路3、非门4和或门，实施例十二与实施例十一的区别在于第六晶体管M6和第七晶体管M7采用并联的方式连接，第八晶体管M8的控制极连接第四电平信号VSSH。其中，以下仅以第一电平信号VDD＝10V，第二电平信号VSS＝-10V；第一晶体管M1、第二晶体管M2、第三晶体管M3、第五晶体管M5均为P型晶体管，第四晶体管M4、第六晶体管M6、第七晶体管M7、第八晶体管M8均为N型晶体管；输入信号的高电平为10V，低电平为-10V，第一时钟信号CLK1的高电平为10V，低电平为-10V；存储电容C1＝1μf为例对第一种示例中的移位寄存器进行仿真，应当理解，在实际产品的使用中可以根据实际需求对以上参数进行调整。

其中，预充子电路1包括第三晶体管M3。存储子电路2包括C1。占空比调节子电路3包括第一晶体管M1和第二晶体管M2。非门4包括第四晶体管M4和第五晶体管M5，非门4被配置为响应于第一节点Q1的电压，将第一电平信号VDD或者第二电平信号VSS传输至第二节点Q2，非门4输入端的信号为数字信号1。或门由第六晶体管M6、第七晶体管M7、第八晶体管M8构成。第一节点Q1为预充子电路1、存储子电路2、占空比调节子电路3的连接节点，第二节点Q2为第七晶体管M7的控制极的节点，在本实施例中第二节点Q2与第一节点Q1为同一节点，第三节点Q3为第六晶体管M6的控制极与非门4输出端的连接节点，输入信号可以为STV信号或者上一级电路的输出信号。

具体的，继续参照图12，第三晶体管M3的控制极连接输入信号，第一极连接第一节点Q1，第二极连接第一电平信号VSS，用于将第一电平信号VSS传输至第一节点Q1来控制第一晶体管M1和第二晶体管M2的控制极电压，从而控制第一晶体管M1和第二晶体管M2的通断，同时第一电平信号VSS传输至第一节点Q1作为存储电容C1一极的电压，与存储电容C1另一极连接的第二电平信号VDD共同作用控制存储电容C1的充电或者放电速度。第一晶体管M1和第二晶体管M2的控制极均连接第一节点Q1，第一晶体管M1的第一极连接第一时钟信号CLK1，第一晶体管M1的第二极连接第二晶体管M2的第一极，第二晶体管M2的第二极连接第一节点Q1，响应于第一时钟信号CLK1和第一节点Q1的电压，第一晶体管M1和第二晶体管M2串联起来控制第一时钟信号CLK1传输至第一节点Q1的时长，即调节第一时钟信号CLK1的占空比。第四晶体管M4和第五晶体管M5的控制极均连接第一节点Q1，第四晶体管M4的第一极连接第二电平信号VDD，第四晶体管M4的第二极连接第三节点Q3，第五晶体管M5的第一极连接第一电平信号VSS，第五晶体管M5的第二极连接第三节点Q3，第四晶体管M4和第五晶体管M5共同构成非门4。第六晶体管M6的控制极连接第三节点Q3，第六晶体管M6的第一极连接第二电平信号VDD，第六晶体管M6的第二极连接信号输出端OUTPUT，第七晶体管M7的控制极连接第二节点Q2，第七晶体管M7的第一极连接第二电平信号VDD，第七晶体管M7的第二极连接信号输出端OUTPUT，第八晶体管M8的控制极连接第三电平信号VDDH，第八晶体管M8的第一极连接信号输出端OUTPUT，第八晶体管M8的第二极连接第二电平信号VDD，第六晶体管M6、第七晶体管M7、第八晶体管M8共同构成或门，响应于第二节点Q2和第三节点Q3的电压，即响应于输入信号端电压和第三节点Q3的电压，将第一电平信号VSS或者第二电平信号VDD输出到信号输出端OUTPUT。

接下来对第十二种示例移位寄存器的工作过程进行描述。继续参照图12及图18，利用第十二种示例中的移位寄存器生成时钟信号的每一时钟周期信号的步骤包括：

第一阶段，没有输入信号和第一时钟信号CLK1，电路中各节点电压均为0V。

第二阶段，输入信号端写入-10V电压，第一时钟信号CLK1写入-10V电压，第一晶体管M1、第二晶体管M2关断，第三晶体管M3打开，经过非门4后，输入信号变为高压，第六晶体管M6打开，第七晶体管M7关断，第二电平信号VDD＝10V写入信号输出端OUTPUT。

第三阶段，输入信号端写入10V电压，第一时钟信号端CLK1写入-10V电压，第一晶体管M1、第二晶体管M2、第三晶体管M3均关断，输入信号经过非门4后变为低压，第六晶体管M6关断，存储电压C1存储的低压关断第七晶体管M7，第八晶体管M8常开，第一电平信号VSS＝-10V写入信号输出端OUTPUT。

第四阶段，输入信号端写入10V电压，第一时钟信号端CLK1写入10V电压，第三晶体管M3关断，第一晶体管M1和第二晶体管M2打开，CLK1信号写入第一节点Q1,输入信号经过非门4后变为低压，第七晶体管M7打开，第二电平信号VDD＝10V写入信号输出端OUTPUT。

上述四个阶段为一行GOA电路的具体驱动过程，将多个GOA电路级联，下一行的GOA电路在其时钟信号CLKA和上一行GOA电路的输出信号的控制下继续输出具有一定占空比的方波信号，电路不需要额外的复位子电路，简化了工艺，也减小了电路板的面积。

第二方面，本公开实施例提供了一种像素驱动电路，该像素驱动电路包括级联的多个如上述任一实施例提供的移位寄存器，本级所述移位寄存器的信号输入端连接上一级所述移位寄存器的信号输出端。其实现原理与上述的移位寄存器的工作原理类似，在此不再进行赘述。

第三方面，本公开实施例提供了一种显示装置，该显示装置包括如上述任一实施例提供的像素驱动电路，该显示装置可以为电视机、手机、显示器、笔记本电脑、导航仪等任何具有显示功能的产品或部件。其实现原理与上述的移位寄存器及栅极驱动电路的实现原理类似，在此不再赘述。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (13)

1.一种移位寄存器，其包括：预充子电路、存储子电路、占空比调节子电路、非门、输出子电路；

所述预充子电路，被配置为响应于输入信号，将第一电平信号传输至第一节点；所述第一节点为所述预充子电路、所述存储子电路和所述占空比调节子电路的连接节点；

所述存储子电路，被配置为根据所述第二电平信号和所述第一节点电压，控制所述占空比调节子电路的工作时长；

所述占空比调节子电路，被配置为响应于所述第一节点电压，将第一时钟信号传输至所述第一节点；

所述非门，被配置为响应于所述第一节点电压，将所述第一电平信号或者所述第二电平信号传输至所述第二节点；或者，所述非门，被配置为响应于输入信号，将所述第一电平信号或者所述第二电平信号传输至所述第三节点；所述第二节点为所述非门输出端与所述输出子电路的连接节点，或者，所述第二节点为所述占空比调节子电路与所述输出子电路的连接节点；所述第三节点为所述输入信号端与所述输出子电路的连接节点，或者，所述第三节点为所述非门输出端与所述输出子电路的连接节点；

所述输出子电路，被配置为响应于所述第二节点电压和所述第三节点电压，将所述第一电平信号或者所述第二电平信号输出至信号输出端。

2.根据权利要求1所述的移位寄存器，其中，所述预充子电路包括：第三晶体管；

所述第三晶体管的控制极连接信号输入端，第一极连接第一节点，第二极连接第一电平信号端。

3.根据权利要求2所述的移位寄存器，其中，所述占空比调节子电路包括：第一晶体管和第二晶体管；所述第一晶体管和所述第二晶体管的开关特性均与所述第三晶体管的开关特性相同；

所述第一晶体管的控制极连接所述第一节点，第一极连接所述第一时钟信号端，第二极连接所述第二晶体管的第一极；

所述第二晶体管的控制极连接所述第一节点，第一极连接所述第一晶体管的第二极，第二极连接所述第一节点。

4.根据权利要求1所述的移位寄存器，其中，所述存储子电路包括：第一存储电容；

所述第一存储电容的一极连接第二电平信号端，另一极连接所述第一节点。

5.根据权利要求1所述的移位寄存器，其中，所述非门包括：第四晶体管和第五晶体管；所述第四晶体管的开关特性与所述第五晶体管的开关特性相反；当所述非门被配置为响应于所述第一节点电压时，

所述第四晶体管的控制极连接所述第一节点，第一极连接所述第二电平信号端，第二极连接所述第二节点；所述第五晶体管的控制极连接所述第一节点，第一极连接所述第一电平信号端，第二极连接所述第二节点。

6.根据权利要求1所述的移位寄存器，其中，所述非门包括：第四晶体管和第五晶体管；所述第四晶体管的开关特性与所述第五晶体管的开关特性相反；当所述非门被配置为响应于输入信号时，

所述第四晶体管的控制极连接输入信号端，第一极连接所述第二电平信号端，第二极连接所述第三节点；所述第五晶体管的控制极连接所述输入信号端，第一极连接所述第一电平信号端，第二极连接所述第三节点。

7.根据权利要求1所述的移位寄存器，其中，所述输出子电路包括：第六晶体管、第七晶体管和第八晶体管；所述第六晶体管的开关特性与所述第七晶体管的开关特性相同。

8.根据权利要求7所述的移位寄存器，其中，所述第六晶体管的控制极连接所述第三节点，第一极连接所述第一电平信号端，第二极连接所述第七晶体管的第一极；所述第七晶体管的控制极连接所述第二节点，第一极连接所述第六晶体管的第二极，第二极连接信号输出端；所述第八晶体管的控制极连接第四电平信号端，第一极连接所述信号输出端，第二极连接所述第二电平信号端。

9.根据权利要求7所述的移位寄存器，其中，所述第六晶体管的控制极连接所述第三节点，第一极连接所述第一电平信号端，第二极连接所述第七晶体管的第一极；所述第七晶体管的控制极连接所述第二节点，第一极连接所述第六晶体管的第二极，第二极连接所述信号输出端；所述第八晶体管的控制极连接所述第二电平信号端，第一极连接所述信号输出端，第二极连接所述第二电平信号端。

10.根据权利要求7所述的移位寄存器，其中，所述第六晶体管的控制极连接所述第三节点，第一极连接所述第二电平信号端，第二极连接所述信号输出端；所述第七晶体管的控制极连接所述第二节点，第一极连接所述第二电平信号端，第二极连接所述信号输出端；所述第八晶体管的控制极连接第三电平信号端，第一极连接所述信号输出端，第二极连接所述第一电平信号端。

11.根据权利要求7所述的移位寄存器，其中，所述输出子电路还包括：第九晶体管；所述第六晶体管的开关特性与所述第七晶体管的开关特性相同，所述第八晶体管的开关特性与所述第九晶体管的开关特性相同，所述第六晶体管的开关特性与所述第八晶体管的开关特性相反；

所述第六晶体管的控制极连接第三节点，第一极连接第一电平信号端，第二极连接所述第七晶体管的第一极；

所述第七晶体管的控制极连接第二节点，第一极连接所述第六晶体管的第二极，第二极连接信号输出端；

所述第八晶体管的控制极连接第二节点，第一极连接信号输出端，第二极连接第二电平信号端；

所述第九晶体管的控制极连接第三节点，第一极连接信号输出端，第二极连接第二电平信号端。

12.一种像素驱动电路，其中，所述像素驱动电路包括：级联的多个权利要求1-11中任一项所述的移位寄存器；

本级所述移位寄存器的信号输入端连接上一级所述移位寄存器的信号输出端。

13.一种显示装置，其中，所述显示装置包括权利要求12中所述的像素驱动电路。