CN117012238A - 延迟电路及半导体存储器 - Google Patents

延迟电路及半导体存储器 Download PDF

Info

Publication number
CN117012238A
CN117012238A CN202210465498.3A CN202210465498A CN117012238A CN 117012238 A CN117012238 A CN 117012238A CN 202210465498 A CN202210465498 A CN 202210465498A CN 117012238 A CN117012238 A CN 117012238A
Authority
CN
China
Prior art keywords
signal
target
input end
temperature compensation
unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210465498.3A
Other languages
English (en)
Inventor
杨宇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202210465498.3A priority Critical patent/CN117012238A/zh
Priority to PCT/CN2022/092997 priority patent/WO2023206636A1/zh
Priority to US18/230,096 priority patent/US20230378948A1/en
Publication of CN117012238A publication Critical patent/CN117012238A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/14—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of delay lines
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
    • G05F1/567—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for temperature compensation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H03K2005/00058—Variable delay controlled by a digital setting
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Signal Processing (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Automation & Control Theory (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Electromagnetism (AREA)
  • Pulse Circuits (AREA)
  • Dram (AREA)

Abstract

本公开涉及一种延迟电路及半导体存储器，所述延迟电路包括温度补偿控制模块及延迟模块，温度补偿控制模块用于根据接收的初始控制信号、实时环境的温度信号、温度系数补偿使能信号及温度系数控制信号，生成目标温度补偿控制信号；延迟模块连接所述温度补偿控制模块，用于根据接收的所述目标温度补偿控制信号和初始延迟信号，生成经温度补偿后的目标延迟信号，能够根据温度传感器采集的实时环境的温度信号对延迟电路生成的目标延迟信号的延迟时间进行动态补偿，避免产生因温度变化导致实际生成的目标延迟信号的延迟时间与需求的目标延迟信号的延迟时间相差较大的情况，提高信号传输的稳定性与准确度，提高集成电路的性能及可靠性。

Description

延迟电路及半导体存储器
技术领域
本公开涉及集成电路领域，特别是涉及一种延迟电路及半导体存储器。
背景技术
随着集成电路技术的快速发展，市场对半导体产品的集成度、信号传输的准确度提出了更高地要求。集成电路内集成的多个电路模块一般需要时钟信号来触发相应的功能响应，一般需要将集成电路的输入时钟信号经过相应的延迟电路产生对应的延迟之后，在目标时刻触发对应的功能响应。
传统的延迟电路中信号传输通路受实时环境的影响，导致实际延迟时间与预设延迟时间存在偏差，影响集成电路工作的稳定性与可靠性。
如果能够减小集成电路中延迟电路受实时环境的影响，无疑将有效提高信号传输的稳定性与准确度，从而提高集成电路的性能及可靠性。
发明内容
基于此，有必要针对上述背景技术中的技术问题提供一种延迟电路及半导体存储器，能够根据实时环境的温度对信号的延迟时间进行动态补偿，避免产生因温度变化导致信号的延迟时间未达到预期数值的情况，提高信号传输的稳定性与准确度，提高集成电路的性能及可靠性。
为了实现上述目的及其他目的，本公开实施例的一方面提供了一种延迟电路，包括温度补偿控制模块及延迟模块，温度补偿控制模块用于根据接收的初始控制信号、实时环境的温度信号、温度系数补偿使能信号及温度系数控制信号，生成目标温度补偿控制信号；延迟模块连接温度补偿控制模块，用于根据接收的目标温度补偿控制信号和初始延迟信号，生成经温度补偿后的目标延迟信号。
上述实施例中的延迟电路，利用温度补偿控制模块根据接收的初始控制信号、实时环境的温度信号、温度系数补偿使能信号及温度系数控制信号生成目标温度补偿控制信号，并利用目标温度补偿控制信号控制延迟模块，对信号延迟时间因温度变化导致的变化量进行补偿，得到经温度补偿后的目标延迟信号，使得延迟电路的实际延迟时间达到预期数值，实现根据实时环境的温度信号对延迟电路生成的目标延迟信号进行动态补偿，避免产生因温度变化导致实际生成的目标延迟信号与需求的目标延迟信号相差较大的情况，提高信号传输的稳定性与准确度，提高集成电路的性能及可靠性。
根据一些实施例，温度补偿控制模块包括目标温度补偿模块、加法模块及逻辑输出模块，目标温度补偿模块被配置为：第一类型输入端用于接收实时环境的温度信号，第二类型输入端用于接收温度系数补偿使能信号，控制端用于接收初始选择信号，输出端用于输出目标温度补偿信号；加法模块被配置为：第一类型输入端用于接收初始控制信号，第二类型输入端连接目标温度补偿模块的输出端以接收目标温度补偿信号，进位输入端用于接收初始进位信号，第一类型输出端用于输出初始温度补偿控制信号，进位输出端用于输出目标进位信号；逻辑输出模块被配置为：第一类型输入端连接加法模块的第一类型输出端以接收初始温度补偿控制信号，第二类型输入端连接加法模块的进位输出端以接收目标进位信号，第三类型输入端用于接收初始选择信号，对初始温度补偿控制信号、目标进位信号及初始选择信号进行逻辑处理后，经由输出端输出目标温度补偿控制信号。
根据一些实施例，加法模块包括N个级联的加法器，N>1，且N为正整数，每一级加法器的进位输出端连接相邻下一级加法器的进位输入端，第一级加法器的进位输入端作为加法模块的进位输入端且用于接收初始进位信号，最后一级加法器的进位输出端作为加法模块的进位输出端，且用于输出目标进位信号；各级加法器的信号输出端共同构成加法模块的第一类型输出端，且连接逻辑输出模块的第一类型输入端；各级加法器的第一输入端共同构成加法模块的第一类型输入端；各级加法器的第二输入端共同构成加法模块的第二类型输入端。
根据一些实施例，逻辑输出模块包括目标防溢出单元及N个逻辑输出单元，目标防溢出单元被配置为：第一类型输入端作为逻辑输出模块的第三类型输入端以接收初始选择信号，第二类型输入端作为逻辑输出模块的第二类型输入端且连接最后一级加法器的进位输出端；N个逻辑输出单元中第i个逻辑输出单元的第一输入端连接第i级加法器的信号输出端，每一个逻辑输出单元的第二输入端连接目标防溢出单元的第一输出端，每一个逻辑输出单元的第三输入端连接目标防溢出单元的第二输出端，各逻辑输出单元的输出端共同构成逻辑输出模块的输出端，各逻辑输出单元的第一输入端共同构成逻辑输出模块的第一类型输入端，i∈(1，N]，i为正整数；其中，目标防溢出单元用于防止加法模块的运算结果溢出。
根据一些实施例，目标防溢出单元包括第一或非门及第一与门，第一或非门被配置为：第一输入端用于接收初始选择信号，第二输入端连接最后一级加法器的进位输出端，输出端作为目标防溢出单元的第一输出端，且连接各逻辑输出单元的第二输入端；第一与门被配置为：第一输入端用于接收初始选择信号，第二输入端连接最后一级加法器的进位输出端，输出端作为目标防溢出单元的第二输出端，且连接各逻辑输出单元的第三输入端；其中，第一或非门的第一输入端与第一与门的第一输入端共同构成目标防溢出单元的第一类型输入端，第一或非门的第二输入端与第一与门的第二输入端共同构成目标防溢出单元的第二类型输入端。
根据一些实施例，逻辑输出单元包括第一反相器、第二或非门及第一或门，第一反相器的输入端作为逻辑输出单元的第一输入端；第二或非门被配置为：第一输入端连接第一反相器的输出端，第二输入端作为逻辑输出单元的第二输入端且连接第一或非门的输出端；第一或门被配置为：第一输入端连接第二或非门的输出端，第二输入端作为逻辑输出单元的第三输入端且连接第一与门的输出端，输出端作为逻辑输出单元的输出端。
根据一些实施例，实时环境的温度信号包括N个子温度信号，目标温度补偿信号包括N个子目标温度补偿信号；目标温度补偿模块包括N个目标温度补偿单元；第i个目标温度补偿单元被配置为：第一输入端用于接收第i个子温度信号，第二输入端用于接收温度系数补偿使能信号，控制端用于接收初始选择信号，输出端用于向第i级加法器的第二输入端提供第i个子目标温度补偿信号；i∈(1，N]，i为正整数；每一个目标温度补偿单元的第一输入端共同构成目标温度补偿模块的第一类型输入端，各目标温度补偿单元的第二输入端共同构成目标温度补偿模块的第二类型输入端，各目标温度补偿单元的控制端共同构成目标温度补偿模块的控制端。
根据一些实施例，目标温度补偿单元包括第一与非门及选择输出单元，第一与非门被配置为：第一输入端作为目标温度补偿单元的第一输入端，且用于接收子温度信号，第二输入端作为目标温度补偿单元的第二输入端，且用于接收温度系数补偿使能信号，输出端输出中间子温度信号；选择输出单元被配置为：输入端连接第一与非门的输出端，控制端作为目标温度补偿单元的控制端，且用于接收初始选择信号，输出端作为目标温度补偿单元的输出端，且用于输出子目标温度补偿信号；其中，若初始选择信号为高电平，则子目标温度补偿信号与中间子温度信号互为反相信号，若初始选择信号为低电平，则子目标温度补偿信号与中间子温度信号互为同相信号。
根据一些实施例，温度补偿控制模块还包括温度系数控制模块，温度系数控制模块被配置为：第一输入端用于接收温度系数补偿使能信号、第二输入端用于接收温度系数控制信号，第三输入端用于接收第N个子温度信号，输出端输出初始选择信号；其中，温度系数控制模块的输出端连接目标温度补偿模块的控制端。
根据一些实施例，温度系数控制模块包括第一异或门及第二与门，第一异或门被配置为：第一输入端作为温度系数控制模块的第三输入端，且用于接收第N个子温度信号，第二输入端作为温度系数控制模块的第二输入端，且用于接收温度系数控制信号；第二与门被配置为：第一输入端连接第一异或门的输出端，第二输入端作为温度系数控制模块的第一输入端且用于接收温度系数补偿使能信号，输出端作为温度系数控制模块的输出端且用于输出初始选择信号。
根据一些实施例，初始选择信号与初始进位信号互为反相信号。
根据一些实施例，初始控制信号包括N个子初始控制信号，第i级加法器的第一输入端用于接收第i个子初始控制信号，i∈(1，N]，i为正整数。
根据一些实施例，目标温度补偿控制信号包括N个子目标温度补偿控制信号，第i个逻辑输出单元用于输出第i个子目标温度补偿控制信号。
根据一些实施例，延迟模块包括N个目标延迟单元及N个目标逻辑输入单元；第一个目标延迟单元的输入端用于接收初始延迟信号；第i个目标逻辑输入单元被配置为：第一输入端连接第i个目标延迟单元的输入端，第二输入端连接第i个目标延迟单元的输出端，第三输入端用于接收第i个子目标温度补偿控制信号；第N个目标逻辑输入单元的输出端作为延迟模块的输出端，且用于输出目标延迟信号；其中，第j个目标延迟单元的输入端连接第j-1个目标逻辑输入单元的输出端，j∈[2，N]，j为正整数。
根据一些实施例，目标逻辑输入单元包括第二或门及第三与门，第二或门被配置为：第一输入端作为目标逻辑输入单元的第二输入端，第二输入端作为目标逻辑输入单元的第三输入端且用于接收子目标温度补偿控制信号；第三与门被配置为：第一输入端作为目标逻辑输入单元的第一输入端，第二输入端连接第二或门的输出端，输出端作为目标逻辑输入单元的输出端。
本公开实施例的另一方面提供了一种半导体存储器，包括任一本公开实施例中的延迟电路。
附图说明
为了更清楚地说明本公开实施例技术中的技术方案，下面将对实施例技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1-图6为本公开不同实施例中提供的延迟电路的原理示意图；
图7为本公开一实施例中提供的一种延迟电路中温度补偿控制模块的电路示意图；
图8为本公开一实施例中提供的一种半导体存储器的电路示意图。
附图标记说明：
100、延迟电路；10、温度补偿控制模块；20、延迟模块；11、目标温度补偿模块；12、加法模块；13、逻辑输出模块；131、目标防溢出单元；14、温度系数控制模块；21、目标延迟单元；200、半导体存储器；201、功能模块。
具体实施方式
为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。附图中给出了本公开的首选实施例。但是，本公开可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本公开的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。
另外，贯穿说明书和跟随的权利要求中所使用的某些术语指代特定元件。本领域的技术人员会理解为，制造商可以用不同的名字指代元件。本文件不想要区分名字不同但是功能相同的元件。在以下的描述和实施例中，术语“包含”和“包括”都是开放式使用的，因此应该解读为“包含，但不限于……”。同样，术语“连接”想要表达间接或直接的电气连接。相应地，如果一个设备被连接到另一个设备上，连接可以通过直接的电气连接完成，或者通过其他设备和连接件的间接电气连接完成。
应当理解，尽管本文可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件和另一个元件区分开。例如，在不脱离本公开的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。
请参考图1，在本公开的一些实施例中，提供了一种延迟电路100，包括温度补偿控制模块10及延迟模块20，温度补偿控制模块10用于根据接收的初始控制信号Mde、实时环境的温度信号Tempcode、温度系数补偿使能信号Testmode_En及温度系数控制信号Testmode_PosEn，生成目标温度补偿控制信号Testmode_DLY；延迟模块20连接温度补偿控制模块10，用于根据接收的目标温度补偿控制信号Testmode_DLY和初始延迟信号Signal_in，生成经温度补偿后的目标延迟信号Signal_out。
具体地，请继续参考图1，利用温度补偿控制模块10根据接收的初始控制信号Mde、实时环境的温度信号Tempcode、温度系数补偿使能信号Testmode_En及温度系数控制信号Testmode_PosEn生成目标温度补偿控制信号Testmode_DLY，并利用目标温度补偿控制信号Testmode_DLY控制延迟模块20，对信号延迟时间因温度变化导致的变化量进行补偿，得到经温度补偿后的目标延迟信号Signal_out，使得延迟电路100的实际延迟时间达到预期数值，实现根据实时环境的温度信号Tempcode对延迟电路100生成的目标延迟信号Signal_out的延迟时间进行动态补偿，避免产生因温度变化导致实际生成的目标延迟信号Signal_out的延迟时间与需求的目标延迟信号Signal_out的延迟时间相差较大的情况，提高信号传输的稳定性与准确度，提高集成电路的性能及可靠性。
在一些实施例中，请参考图2，温度补偿控制模块10包括目标温度补偿模块11、加法模块12及逻辑输出模块13，目标温度补偿模块11被配置为：第一类型输入端用于接收实时环境的温度信号Tempcode，第二类型输入端用于接收温度系数补偿使能信号Testmode_En，控制端用于接收初始选择信号En，输出端用于输出目标温度补偿信号Temp_out；加法模块12被配置为：第一类型输入端用于接收初始控制信号Mde，第二类型输入端连接目标温度补偿模块11的输出端以接收目标温度补偿信号Temp_out，进位输入端用于接收初始进位信号C0，第一类型输出端用于输出初始温度补偿控制信号S，进位输出端用于输出目标进位信号Cout；逻辑输出模块13被配置为：第一类型输入端连接加法模块12的第一类型输出端以接收初始温度补偿控制信号S，第二类型输入端连接加法模块12的进位输出端以接收目标进位信号Cout，第三类型输入端用于接收初始选择信号En，对初始温度补偿控制信号S、目标进位信号Cout及初始选择信号En进行逻辑处理后，经由输出端输出目标温度补偿控制信号Testmode_DLY。通过设置目标温度补偿模块11根据接收的实时环境的温度信号Tempcode、温度系数补偿使能信号Testmode_En及初始选择信号En生成经温度补偿后的目标温度补偿信号Temp_out，再利用加法模块12将目标温度补偿信号Temp_out和初始控制信号Mde进行加法处理得到初始温度补偿控制信号S，使得逻辑输出模块13对接收的初始温度补偿控制信号S、目标进位信号Cout及初始选择信号En进行逻辑处理后，输出目标温度补偿控制信号Testmode_DLY，以便于延迟模块20根据接收的目标温度补偿控制信号Testmode_DLY和初始延迟信号Signal_in，生成经温度补偿后的目标延迟信号Signal_out。可以理解的是，本公开中涉及的信号均由数字信号表示，可以进行二进制运算。
在一些实施例中，请参考图3a，加法模块12包括加法器1210，加法器1210被配置比为：第一输入端用于接收初始控制信号Mde，第二输入端连接目标温度补偿模块11的输出端，以接收目标温度补偿信号Temp_out，进位输入端用于接收初始进位信号C0，信号输出端连接逻辑输出模块13的第一类型输入端，用于向逻辑输出模块13提供初始温度补偿控制信号S，进位输出端用于输出目标进位信号Cout，并提供给逻辑输出模块13。目标温度补偿模块11接收温度传感器采集的实时环境的温度信号Tempcode之后，根据接收的实时环境的温度信号Tempcode、初始选择信号En及温度系数补偿使能信号Testmode_En生成目标温度补偿信号Temp_out；加法器1210根据接收的目标温度补偿信号Temp_out及初始进位信号C0向逻辑输出模块13提供初始温度补偿控制信号S及目标进位信号Cout，使得逻辑输出模块13根据接收的初始温度补偿控制信号S、目标进位信号Cout及初始选择信号En生成目标温度补偿控制信号Testmode_DLY，以便于延迟模块20根据接收的目标温度补偿控制信号Testmode_DLY和初始延迟信号Signal_in，生成经温度补偿后的目标延迟信号Signal_out。
在一些实施例中，请参考图3b，加法模块12包括N个级联的加法器1210、……、加法器121i-1、……及加法器121N-1，i∈(1，N]，i、N均为正整数，N>1；每一级加法器的进位输出端连接相邻下一级加法器的进位输入端，第一级加法器1210的进位输入端作为加法模块12的进位输入端且用于接收初始进位信号C0，最后一级加法器121N-1的进位输出端作为加法模块12的进位输出端，且用于输出目标进位信号Cout；各级加法器的信号输出端共同构成加法模块12的第一类型输出端，且连接逻辑输出模块13的第一类型输入端，各级加法器的信号输出端输出对应的初始温度补偿控制信号S<N-1:0>并提供给逻辑输出模块13；各级加法器的第一输入端共同构成加法模块12的第一类型输入端，用于接收初始控制信号Mde<N-1:0>；各级加法器121的第二输入端共同构成加法模块12的第二类型输入端，用于接收目标温度补偿信号Temp_out<N-1:0>。
在一些实施例中，请继续参考图3b，可以设置初始控制信号Mde包括子初始控制信号Mde<0>、……、子初始控制信号Mde<i-1>、……及子初始控制信号Mde<N-1>在内的共计N个子初始控制信号，初始温度补偿控制信号S包括子初始温度补偿控制信号S<0>、……、子初始温度补偿控制信号S<i-1>、……及子初始温度补偿控制信号S<N-1>在内的共计N个子初始温度补偿控制信号；目标温度补偿信号Temp_out包括子目标温度补偿信号Temp_out<0>、……、子目标温度补偿信号Temp_out<i-1>、……及子目标温度补偿信号Temp_out<N-1>在内的共计N个子目标温度补偿信号；第一级加法器1210的进位输入端用于接收初始进位信号C0，最后一级加法器121N-1的进位输出端用于输出目标进位信号Cout；第i级加法器121i-1的第一输入端用于接收第i个子初始控制信号Mde<i-1>，第二输入端用于接收子目标温度补偿信号Temp_out<i-1>，进位输出端连接相邻下一级第i+1级加法器121i的进位输入端，信号输出端输出对应的子初始温度补偿控制信号S<i-1>，并提供给逻辑输出模块13，i∈(1，N]，i、N均为正整数，N>1。通过设置加法模块12包括与实时环境的温度信号Tempcode中子温度信号的数量相等的加法器，并设置加法器级联，便于利用实时环境的温度信号Tempcode中各子温度信号对初始控制信号的延迟时间进行动态补偿，得到经温度补偿后的目标延迟信号Signal_out，使得延迟电路100的实际延迟时间达到预期数值，避免产生因温度变化导致实际生成的目标延迟信号Signal_out的延迟时间与需求的目标延迟信号Signal_out的延迟时间相差较大的情况，提高信号传输的稳定性与准确度，提高集成电路的性能及可靠性。
在一些实施例中，请参考图4，逻辑输出模块13包括目标防溢出单元131及N个逻辑输出单元，N个逻辑输出单元包括逻辑输出单元1320、……、逻辑输出单元132i-1、……及逻辑输出单元132N-1；目标防溢出单元131被配置为：第一类型输入端作为逻辑输出模块13的第三类型输入端，用于接收初始选择信号En，第二类型输入端作为逻辑输出模块13的第二类型输入端且连接最后一级加法器121N-1的进位输出端，用于接收目标进位信号Cout；N个逻辑输出单元中，第i个逻辑输出单元132i-1的第一输入端连接第i级加法器121i-1的信号输出端，用于接收对应的子初始温度补偿控制信号S<i-1>；每一个逻辑输出单元的第二输入端连接目标防溢出单元131的第一输出端，以接收第一防溢出信号y1；每一个逻辑输出单元的第三输入端连接目标防溢出单元131的第二输出端，以接收第二防溢出信号y2；各逻辑输出单元的输出端共同构成逻辑输出模块13的输出端，用于输出目标温度补偿控制信号Testmode_DLY<N-1:0>；各逻辑输出单元的第一输入端共同构成逻辑输出模块13的第一类型输入端，用于接收初始温度补偿控制信号S；i∈(1，N]，i、N均为正整数，N>1；其中，目标防溢出单元131用于防止加法模块12的运算结果溢出。
在一些实施例中，请继续参考图4，可以设置目标温度补偿控制信号Testmode_DLY包括子目标温度补偿控制信号Testmode_DLY<0>、……、子目标温度补偿控制信号Testmode_DLY<i-1>、……及子目标温度补偿控制信号Testmode_DLY<N-1>在内的共计N个子目标温度补偿控制信号，第i个逻辑输出单元132i-1被配置为：第一输入端连接第i级加法器121i-1的信号输出端，用于接收对应的子初始温度补偿控制信号S<i-1>，第二输入端连接目标防溢出单元131的第一输出端，用于接收第一防溢出信号y1，第三输入端连接目标防溢出单元131的第二输出端，用于接收第二防溢出信号y2，输出端用于输出第i个子目标温度补偿控制信号Testmode_DLY<i-1>，i∈(1，N]，i、N均为正整数，N>1。通过设置加法模块12包括与实时环境的温度信号Tempcode中子温度信号的数量相等的加法器，并设置加法器级联，便于利用实时环境的温度信号Tempcode中各子温度信号对初始控制信号的延迟时间进行动态补偿，并设置与加法器一对一的逻辑输出单元，每一逻辑输出单元对接收的第一防溢出信号y1、第二防溢出信号y2及初始温度补偿控制信号S进行逻辑处理后，输出目标温度补偿控制信号Testmode_DLY。
在一些实施例中，请参考图5，实时环境的温度信号Tempcode包括子温度信号Tempcode<0>、……、子温度信号Tempcode<i-1>、……及子温度信号Tempcode<N-1>在内的共计N个子温度信号，目标温度补偿信号Temp_out包括子目标温度补偿信号Temp_out<0>、……、子目标温度补偿信号Temp_out<i-1>、……及子目标温度补偿信号Temp_out<N-1>在内的共计N个子目标温度补偿信号；目标温度补偿模块11包括目标温度补偿单元1110、……、目标温度补偿单元111i-1及目标温度补偿单元111N-1在内的共计N个目标温度补偿单元；第i个目标温度补偿单元111i-1被配置为：第一输入端用于接收第i个子温度信号Tempcode<i-1>，第二输入端用于接收温度系数补偿使能信号Testmode_En，控制端用于接收初始选择信号En，输出端用于向第i级加法器121i-1的第二输入端提供第i个子目标温度补偿信号Temp_out<i-1>；i∈(1，N]，i、N均为正整数，N>1；每一个目标温度补偿单元的第一输入端共同构成目标温度补偿模块11的第一类型输入端，用于接收对应的子温度信号；各目标温度补偿单元的第二输入端共同构成目标温度补偿模块11的第二类型输入端，用于接收温度系数补偿使能信号Testmode_En；各目标温度补偿单元的控制端共同构成目标温度补偿模块的控制端，用于接收初始选择信号En；各目标温度补偿单元的输出端共同构成目标温度补偿模块的输出端，用于输出目标温度补偿信号。通过设置目标温度补偿模块11包括与子温度信号一对一设置的目标温度补偿单元，每一目标温度补偿单元根据接收的子温度信号、温度系数补偿使能信号Testmode_En及初始选择信号En，输出对应的子目标温度补偿信号。
在一些实施例中，请参考图6，温度补偿控制模块还包括温度系数控制模块14，温度系数控制模块14被配置为：第一输入端用于接收温度系数补偿使能信号Testmode_En、第二输入端用于接收温度系数控制信号Testmode_PosEn，第三输入端用于接收第N个子温度信号Tempcode<N-1>，输出端输出初始选择信号En，i∈(1，N]，i、N均为正整数，N>1；其中，温度系数控制模块14的输出端连接目标温度补偿模块11的控制端。通过设置温度系数控制模块14根据接收的第N个子温度信号Tempcode<N-1>、温度系数补偿使能信号Testmode_En及温度系数控制信号Testmode_PosEn生成初始选择信号En，可以设置初始选择信号En与初始进位信号C0互为反相信号，为加法模块12提供初始进位信号C0，并使得目标防溢出单元131根据初始选择信号En及目标进位信号Cout生成第一防溢出信号y1及第二防溢出信号y2，以防止加法模块12的运算结果溢出。
在一些实施例中，请继续参考图6，可以设置第N个子温度信号Tempcode<N-1>为高电平时表示低温，反之为低电平时表示高温；并设置温度系数补偿使能信号Testmode_En为低电平期间，不对初始控制信号Mde<N-1：0>进行温度系数调节，即不对目标延迟信号的延迟时间进行温度补偿，目标温度补偿控制信号Testmode_DLY<N-1：0>与初始控制信号Mde<N-1：0>对应相等；可以将温度系数补偿使能信号Testmode_En为高电平且温度系数控制信号Testmode_PosEn为高电平期间定义为正温度系数模式，当温度为高温时，需要增加延迟时间，当温度为低温时，需要减少延迟时间；也可以将温度系数补偿使能信号Testmode_En为高电平且温度系数控制信号Testmode_PosEn为低电平期间定义为负温度系数模式，当温度为高温时，需要减少延迟时间，当温度为低温时，需要增加延迟时间；i∈(1，N]，i、N均为正整数，N>1。本公开中通过对初始控制信号Mde<N-1：0>做调节，控制目标延迟信号的延迟时间，实现对正温度系数模式、负温度系数模式下因温度导致延迟时间变化量的针对性补偿，满足多种不同应用场景的需求，提高产品的性能与应用范围。需要说明的是，上述实施例所称高电平、低电平均为相对的概念(即高电平的电压值高于与其对应的低电平的电压值)，不限定高电平的具体电压值，也不限定低电平的具体电压值。并且也并不限定本公开实施例中不同信号线上施加的高电平均相等，本领域技术人员应该理解，根据工艺节点、速度要求及可靠性要求等可自行设置相应高电平和低电平的值。
请注意，上述实施例中关于正温度系数模式或负温度系数模式的定义旨在示意性说明书本公开实施例的具体实现原理，本领域技术人员在公开内容的启示下，可以毫无疑义地将反相信号等效定义。因此，在未付出创造性劳动的前提下，对本公开实施例作出的相同/相似变形，均应当属于本公开的保护范围。
在一些实施例中，可以设置延迟模块包括N个目标延迟单元及N个目标逻辑输入单元；第一个目标延迟单元的输入端用于接收初始延迟信号Signal_in；第i个目标逻辑输入单元被配置为：第一输入端连接第i个目标延迟单元的输入端，第二输入端连接第i个目标延迟单元的输出端，第三输入端用于接收第i个子目标温度补偿控制信号Testmode_DLY<i-1>；第N个目标逻辑输入单元的输出端作为延迟模块的输出端，且用于输出目标延迟信号Signal_out；i∈(1，N]，i、N均为正整数，N>1；其中，第j个目标延迟单元的输入端连接第j-1个目标逻辑输入单元的输出端，j∈[2，N]，j为正整数。可以理解的是，不同目标延迟单元的延迟时间可以不同，第j个目标延迟单元的延迟时间大于第j-1个目标延迟单元的延迟时间，初始控制信号Mde<N-1：0>可以控制对应的目标延迟单元是否对初始延迟信号进行延迟处理。举例说明，当子初始控制信号Mde<0>为高电平，即数字信号“1”时，则第一个目标延迟单元将不对初始延迟信号Signal_in进行第一级延迟操作，反之，当子初始控制信号Mde<0>为低电平，即数字信号“0”时，则第一个目标延迟单元将对初始延迟信号Signal_in进行第一级延迟操作；另外，初始控制信号Mde<N-1：0>表示一个二进制数值，通过增大初始控制信号Mde<N-1：0>，可以减少延迟时间；通过减小初始控制信号Mde<N-1：0>，可以增大延迟时间。通过对初始控制信号Mde<N-1：0>进行温度补偿得到目标温度补偿控制信号Testmode_DLY<N-1：0>，并利用目标温度补偿控制信号Testmode_DLY控制延迟模块，对信号延迟时间因温度变化导致的变化量进行补偿，得到经温度补偿后的目标延迟信号Signal_out，使得延迟电路的实际延迟时间达到预期数值。
在一些实施例中，请参考图7，以N＝3为例示意性说明本公开实施例的具体实现原理。目标防溢出单元131包括第一或非门Nor1及第一与门And1，第一或非门Nor1被配置为：第一输入端用于接收初始选择信号En，第二输入端连接最后一级加法器1212的进位输出端，输出端作为目标防溢出单元131的第一输出端，且连接逻辑输出单元1320、逻辑输出单元1321及逻辑输出单元1322的第二输入端；第一与门And1被配置为：第一输入端用于接收初始选择信号En，第二输入端连接最后一级加法器1212的进位输出端，输出端作为目标防溢出单元131的第二输出端，且连接逻辑输出单元1320、逻辑输出单元1321及逻辑输出单元1322的第三输入端；其中，第一或非门Nor1的第一输入端与第一与门And1的第一输入端共同构成目标防溢出单元131的第一类型输入端，第一或非门Nor1的第二输入端与第一与门And1的第二输入端共同构成目标防溢出单元131的第二类型输入端。
在一些实施例中，请继续参考图7，逻辑输出单元1320、逻辑输出单元1321及逻辑输出单元1322均包括第一反相器Inv1、第二或非门Nor2及第一或门Or1。如下以逻辑输出单元1320为例来示例性说明逻辑输出单元1320、逻辑输出单元1321及逻辑输出单元1322的电路结构与具体实现原理。逻辑输出单元1320中：第一反相器Inv1的输入端作为逻辑输出单元1320的第一输入端；第二或非门Nor2被配置为：第一输入端连接第一反相器Inv1的输出端，第二输入端作为逻辑输出单元1320的第二输入端且连接第一或非门Nor1的输出端，用于接收第一防溢出信号y1；第一或门Or1被配置为：第一输入端连接第二或非门Nor2的输出端，第二输入端作为逻辑输出单元1320的第三输入端且连接第一与门And1的输出端，用于接收第二防溢出信号y2；输出端作为逻辑输出单元1320的输出端，用于输出子目标温度补偿控制信号Testmode_DLY<0>。类似地，逻辑输出单元1321及逻辑输出单元1322的具体电路结构参见逻辑输出单元1320即可，详细内容不再赘述。
在一些实施例中，请继续参考图7，目标温度补偿单元1110、目标温度补偿单元1111及目标温度补偿单元1112均包括第一与非门Nand1及选择输出单元Select。如下以目标温度补偿单元1110的具体电路结构来示例性说明各目标温度补偿单元的工作原理。目标温度补偿单元1110中：第一与非门Nand1被配置为：第一输入端作为目标温度补偿单元1110的第一输入端，且用于接收子温度信号Tempcode<0>，第二输入端作为目标温度补偿单元1110的第二输入端，且用于接收温度系数补偿使能信号Testmode_En，输出端输出第一中间子温度信号Ms<0>；选择输出单元Select被配置为：输入端连接第一与非门Nand1的输出端，用于接收第一中间子温度信号Ms<0>，控制端作为目标温度补偿单元111的控制端，且用于接收初始选择信号En，输出端作为目标温度补偿单元111的输出端，且用于输出子目标温度补偿信号Temp_out<0>；其中，若初始选择信号En为高电平，则子目标温度补偿信号Temp_out<0>与第一中间子温度信号Ms<0>互为反相信号，若初始选择信号En为低电平，则子目标温度补偿信号Temp_out<0>与第一中间子温度信号Ms<0>互为同相信号。目标温度补偿单元1111及目标温度补偿单元1112与目标温度补偿单元1110的电路结构类似且工作原理相似，互相参见即可，详细内容不再赘述。
在一些实施例中，请继续参考图7，如下以目标温度补偿单元1110的具体电路结构来示例性说明各目标温度补偿单元的工作原理。目标温度补偿单元1110中选择输出单元Select包括第二反相器Inv2及数据选择器mux1，第二反相器Inv2的输入端连接第一与非门Nand1的输出端；数据选择器mux1的第一输入端连接第二反相器Inv2的输出端，且第二输入端连接第一与非门Nand1的输出端，数据选择器mux1的输出端输出子目标温度补偿信号Temp_out<0>，数据选择器mux1的控制端用于接收初始选择信号En。其中，若初始选择信号En为高电平例如“1”，子目标温度补偿信号Temp_out<0>与第一中间子温度信号Ms<0>互为反相信号；若初始选择信号En为低电平例如“0”，子目标温度补偿信号Temp_out<0>与第一中间子温度信号Ms<0>互为同相信号。目标温度补偿单元1111及目标温度补偿单元1112的实现原理及电路结构与目标温度补偿单元1110的类似，互相参见即可，详细内容不再赘述。
在一些实施例中，请继续参考图7，温度系数控制模块14包括第一异或门Xor1及第二与门And2，第一异或门Xor1被配置为：第一输入端作为温度系数控制模块14的第三输入端，且用于接收第3个子温度信号Tempcode<2>，第二输入端作为温度系数控制模块14的第二输入端，且用于接收温度系数控制信号Testmode_PosEn；第二与门And2被配置为：第一输入端连接第一异或门Xor1的输出端，第二输入端作为温度系数控制模块14的第一输入端且用于接收温度系数补偿使能信号Testmode_En，输出端作为温度系数控制模块14的输出端且用于输出初始选择信号En。
在一些实施例中，请继续参考图7，加法模块12包括加法器1210、加法器1211及加法器1212，第一级加法器1210的进位输入端作为加法模块12的进位输入端且用于接收初始进位信号C0，最后一级加法器1212的进位输出端作为加法模块12的进位输出端，且用于输出目标进位信号Cout；每一级加法器的进位输出端连接相邻下一级加法器的进位输入端；加法器1210、加法器1211及加法器1212的信号输出端共同构成加法模块12的第一类型输出端，且连接逻辑输出模块13的第一类型输入端，各级加法器的信号输出端输出对应的初始温度补偿控制信号S<2:0>并提供给逻辑输出模块13；各级加法器的第一输入端共同构成加法模块12的第一类型输入端，用于接收初始控制信号Mde<2:0>；加法器1210、加法器1211及加法器1212的第二输入端共同构成加法模块12的第二类型输入端，用于接收目标温度补偿信号Temp_out<2:0>。加法器1210、加法器1211及加法器1212均包括第二异或门Xor2、第三异或门Xor3、第二与非门Nand2、第三与非门Nand3及第四与非门Nand4。如下以加法器1210的具体电路结构来示例性说明各加法器的工作原理。加法器1210中：第二与非门Nand2被配置为：第一输入端接收子初始控制信号Mde<0>，第二输入端连接目标温度补偿单元1110的输出端，用于接收子目标温度补偿信号Temp_out<0>；第二异或门Xor2被配置为：第一输入端接收子初始控制信号Mde<0>，第二输入端连接目标温度补偿单元1110的输出端，用于接收子目标温度补偿信号Temp_out<0>，第三异或门Xor3被配置为：第一输入端连接第二异或门Xor2的输出端，第二输入端接收初始进位信号C0，输出端作为加法器1210的信号输出端且向逻辑输出单元1320提供子温度信号Tempcode<0>；第三与非门Nand3被配置为：第一输入端连接第二异或门Xor2的输出端，第二输入端接收初始进位信号C0；第四与非门Nand4被配置为：第一输入端连接第二与非门Nand2的输出端，第二输入端连接第三与非门Nand3的输出端，输出端作为加法器1210的进位输出端且向加法器1211提供进位信号CO<1>；加法器1211及加法器1212与加法器1210的电路结构类似且工作原理相似，详细内容不再赘述。
在一些实施例中，请参考图8，延迟模块20包括目标延迟单元1、目标延迟单元2、目标延迟单元3、目标逻辑输入单元210、目标逻辑输入单元211、目标逻辑输入单元212；第一个目标延迟单元1的输入端用于接收初始延迟信号Signal_in；第1个目标逻辑输入单元210被配置为：第一输入端连接第1个目标延迟单元1的输入端，第二输入端连接第1个目标延迟单元1的输出端，第三输入端用于接收第1个子目标温度补偿控制信号Testmode_DLY<0>；第2个目标逻辑输入单元211被配置为：第一输入端连接第2个目标延迟单元2的输入端，第二输入端连接第2个目标延迟单元2的输出端，第三输入端用于接收第2个子目标温度补偿控制信号Testmode_DLY<1>；第3个目标逻辑输入单元212被配置为：第一输入端连接第3个目标延迟单元3的输入端，第二输入端连接第3个目标延迟单元3的输出端，第三输入端用于接收第3个子目标温度补偿控制信号Testmode_DLY<2>。
在一些实施例中，请继续参考图8，目标逻辑输入单元210、目标逻辑输入单元211及目标逻辑输入单元212均包括第二或门Or2及第三与门And3。目标逻辑输入单元210中，第二或门Or2被配置为：第一输入端作为目标逻辑输入单元210的第二输入端，第二输入端作为目标逻辑输入单元21的第三输入端且用于接收子目标温度补偿控制信号Testmode_DLY<0>；第三与门And3被配置为：第一输入端作为目标逻辑输入单元210的第一输入端，用于接收初始延迟信号Signal_in，第二输入端连接第二或门Or2的输出端，输出端作为目标逻辑输入单元210的输出端。目标逻辑输入单元211中，第二或门Or2被配置为：第一输入端作为目标逻辑输入单元211的第二输入端，且连接第2个目标延迟单元2的输出端，第二输入端作为目标逻辑输入单元211的第三输入端且用于接收目标温度补偿控制信号Testmode_DLY<1>；第三与门And3被配置为：第一输入端作为目标逻辑输入单元211的第一输入端，连接第2个目标延迟单元2的输入端，第二输入端连接第二或门Or2的输出端，输出端作为目标逻辑输入单元211的输出端。目标逻辑输入单元212中，第二或门Or2被配置为：第一输入端作为目标逻辑输入单元212的第二输入端，且连接第3个目标延迟单元3的输出端，第二输入端作为目标逻辑输入单元212的第三输入端且用于接收子目标温度补偿控制信号Testmode_DLY<2>；第三与门And3被配置为：第一输入端作为目标逻辑输入单元212的第一输入端，连接第3个目标延迟单元3的输入端，第二输入端连接第二或门Or2的输出端，输出端作为目标逻辑输入单元212的输出端，且用于输出经温度补偿后的目标延迟信号Signal_out。
在一些实施例中，请继续参考图8，利用温度补偿控制模块10生成目标温度补偿控制信号Testmode_DLY<2:0>，并利用目标温度补偿控制信号Testmode_DLY<2:0>控制延迟模块20，对信号延迟时间因温度变化导致的变化量进行补偿，得到经温度补偿后的目标延迟信号Signal_out，使得延迟电路100的实际延迟时间达到预期数值，实现根据实时环境的温度信号Tempcode对延迟电路100生成的目标延迟信号Signal_out的延迟时间进行动态补偿，避免产生因温度变化导致实际生成的目标延迟信号Signal_out与需求的目标延迟信号Signal_out的延迟时间相差较大的情况，提高信号传输的稳定性与准确度，提高集成电路的性能及可靠性。
在一些实施例中，请继续参考图7、图8及表1，可以设置第3个子温度信号Tempcode<2>为“1”时表示低温且为“0”时表示高温；并设置温度系数补偿使能信号Testmode_En为低电平期间，不对初始控制信号Mde<2：0>进行温度系数调节，即不对目标延迟信号的延迟时间进行温度补偿，目标温度补偿控制信号Testmode_DLY<2：0>与初始控制信号Mde<2：0>对应相等；可以将温度系数补偿使能信号Testmode_En为高电平且温度系数控制信号Testmode_PosEn为高电平期间定义为正温度系数模式，当温度为高温时，初始控制信号Mde<2：0>调节延迟时间增加，当温度为低温时，初始控制信号Mde<2：0>调节延迟时间减少；也可以将温度系数补偿使能信号Testmode_En为高电平且温度系数控制信号Testmode_PosEn为低电平期间定义为负温度系数模式，当温度为高温时，初始控制信号Mde<2：0>调节延迟时间减少，当温度为低温时，初始控制信号Mde<2：0>调节延迟时间增加。实现对正温度系数模式、负温度系数模式下因温度导致延迟时间变化量的针对性补偿，满足多种不同应用场景的需求，提高产品的性能与应用范围。
表1
在一些实施例中，请继续参考图8，一种半导体存储器200包括任一本公开实施例中的延迟电路100，用于根据初始延迟信号Signal_in、初始控制信号Mde、实时环境的温度信号Tempcode及温度系数控制信号Testmode_PosEn，生成经温度补偿后的目标延迟信号Signal_out，并提供给功能模块201，使得功能模块201在目标时刻触发预设目标动作以产生目标功能。在一些实施例中，功能模块201可以包括模式寄存器、分频器、微控制器及时钟电路中的至少一种。由于利用温度补偿控制模块10生成目标温度补偿控制信号Testmode_DLY<2：0>，并利用目标温度补偿控制信号Testmode_DLY<2：0>控制延迟模块20，对信号延迟时间因温度变化导致的变化量进行补偿，得到经温度补偿后的目标延迟信号Signal_out，使得延迟电路100的实际延迟时间达到预期数值，实现根据实时环境的温度信号Tempcode对延迟电路100生成的目标延迟信号Signal_out的延迟时间进行动态补偿，避免产生因温度变化导致实际生成的目标延迟信号Signal_out的延迟时间与需求的目标延迟信号Signal_out的延迟时间相差较大的情况，因而能够在目标时刻精准地触发预设目标动作以产生目标功能，提高信号传输的稳定性与准确度，提高集成电路的性能及可靠性。
请注意，上述实施例仅出于说明性目的而不意味对本发明的限制。
上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本公开的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本公开构思的前提下，还可以做出若干变形和改进，这些都属于本公开的保护范围。因此，本公开专利的保护范围应以所附权利要求为准。

Claims (16)

1.一种延迟电路，其特征在于，包括：
温度补偿控制模块，用于根据接收的初始控制信号、实时环境的温度信号、温度系数补偿使能信号及温度系数控制信号，生成目标温度补偿控制信号；
延迟模块，连接所述温度补偿控制模块，用于根据接收的所述目标温度补偿控制信号和初始延迟信号，生成经温度补偿后的目标延迟信号。
2.根据权利要求1所述的延迟电路，其特征在于，所述温度补偿控制模块包括：
目标温度补偿模块，被配置为：第一类型输入端用于接收所述实时环境的温度信号，第二类型输入端用于接收所述温度系数补偿使能信号，控制端用于接收初始选择信号，输出端用于输出目标温度补偿信号；
加法模块，被配置为：第一类型输入端用于接收所述初始控制信号，第二类型输入端连接所述目标温度补偿模块的输出端以接收所述目标温度补偿信号，进位输入端用于接收初始进位信号，第一类型输出端用于输出初始温度补偿控制信号，进位输出端用于输出目标进位信号；
逻辑输出模块，被配置为：第一类型输入端连接所述加法模块的第一类型输出端以接收所述初始温度补偿控制信号，第二类型输入端连接所述加法模块的进位输出端以接收所述目标进位信号，第三类型输入端用于接收初始选择信号，对所述初始温度补偿控制信号、所述目标进位信号及所述初始选择信号进行逻辑处理后，经由输出端输出所述目标温度补偿控制信号。
3.根据根据权利要求2所述的延迟电路，其特征在于，所述加法模块包括：
N个级联的加法器，N>1，且N为正整数，每一级所述加法器的进位输出端连接相邻下一级所述加法器的进位输入端，第一级所述加法器的进位输入端作为所述加法模块的进位输入端且用于接收所述初始进位信号，最后一级所述加法器的进位输出端作为所述加法模块的进位输出端，且用于输出所述目标进位信号；各级所述加法器的信号输出端共同构成所述加法模块的第一类型输出端，且连接所述逻辑输出模块的第一类型输入端；各级所述加法器的第一输入端共同构成所述加法模块的第一类型输入端；各级所述加法器的第二输入端共同构成所述加法模块的第二类型输入端。
4.根据权利要求3所述的延迟电路，其特征在于，所述逻辑输出模块包括：
目标防溢出单元，被配置为：第一类型输入端作为所述逻辑输出模块的第三类型输入端以接收所述初始选择信号，第二类型输入端作为所述逻辑输出模块的第二类型输入端且连接最后一级所述加法器的进位输出端；
N个逻辑输出单元，第i个所述逻辑输出单元的第一输入端连接第i级所述加法器的信号输出端，每一个所述逻辑输出单元的第二输入端连接所述目标防溢出单元的第一输出端，每一个所述逻辑输出单元的第三输入端连接所述目标防溢出单元的第二输出端，各所述逻辑输出单元的输出端共同构成所述逻辑输出模块的输出端，各所述逻辑输出单元的第一输入端共同构成所述逻辑输出模块的第一类型输入端，i∈(1，N]，i为正整数；其中
所述目标防溢出单元用于防止所述加法模块的运算结果溢出。
5.根据权利要求4所述的延迟电路，其特征在于，所述目标防溢出单元包括：
第一或非门，被配置为：第一输入端用于接收所述初始选择信号，第二输入端连接最后一级所述加法器的进位输出端，输出端作为所述目标防溢出单元的第一输出端，且连接各所述逻辑输出单元的第二输入端；
第一与门，被配置为：第一输入端用于接收所述初始选择信号，第二输入端连接最后一级所述加法器的进位输出端，输出端作为所述目标防溢出单元的第二输出端，且连接各所述逻辑输出单元的第三输入端；其中
所述第一或非门的第一输入端与所述第一与门的第一输入端共同构成所述目标防溢出单元的第一类型输入端，所述第一或非门的第二输入端与所述第一与门的第二输入端共同构成所述目标防溢出单元的第二类型输入端。
6.根据权利要求5所述的延迟电路，其特征在于，所述逻辑输出单元包括：
第一反相器，其输入端作为所述逻辑输出单元的第一输入端；
第二或非门，被配置为：第一输入端连接所述第一反相器的输出端，第二输入端作为所述逻辑输出单元的第二输入端且连接所述第一或非门的输出端；
第一或门，被配置为：第一输入端连接所述第二或非门的输出端，第二输入端作为所述逻辑输出单元的第三输入端且连接所述第一与门的输出端，输出端作为所述逻辑输出单元的输出端。
7.根据权利要求3所述的延迟电路，其特征在于，所述实时环境的温度信号包括N个子温度信号，所述目标温度补偿信号包括N个子目标温度补偿信号；
所述目标温度补偿模块包括N个目标温度补偿单元；
第i个所述目标温度补偿单元被配置为：第一输入端用于接收第i个所述子温度信号，第二输入端用于接收所述温度系数补偿使能信号，控制端用于接收所述初始选择信号，输出端用于向第i级所述加法器的第二输入端提供第i个所述子目标温度补偿信号；i∈(1，N]，i为正整数；
每一个所述目标温度补偿单元的第一输入端共同构成所述目标温度补偿模块的第一类型输入端，各所述目标温度补偿单元的第二输入端共同构成所述目标温度补偿模块的第二类型输入端，各所述目标温度补偿单元的控制端共同构成所述目标温度补偿模块的控制端。
8.根据权利要求7所述的延迟电路，其特征在于，所述目标温度补偿单元包括：
第一与非门，被配置为：第一输入端作为所述目标温度补偿单元的第一输入端，且用于接收所述子温度信号，第二输入端作为所述目标温度补偿单元的第二输入端，且用于接收所述温度系数补偿使能信号，输出端输出中间子温度信号；
选择输出单元，被配置为：输入端连接所述第一与非门的输出端，控制端作为所述目标温度补偿单元的控制端，且用于接收所述初始选择信号，输出端作为所述目标温度补偿单元的输出端，且用于输出所述子目标温度补偿信号；
其中，若所述初始选择信号为高电平，则所述子目标温度补偿信号与所述中间子温度信号互为反相信号，若所述初始选择信号为低电平，则所述子目标温度补偿信号与所述中间子温度信号互为同相信号。
9.根据权利要求7所述的延迟电路，其特征在于，所述温度补偿控制模块还包括：
温度系数控制模块，被配置为：第一输入端用于接收所述温度系数补偿使能信号、第二输入端用于接收所述温度系数控制信号，第三输入端用于接收第N个所述子温度信号，输出端输出所述初始选择信号；其中，
所述温度系数控制模块的输出端连接所述目标温度补偿模块的控制端。
10.根据权利要求9所述的延迟电路，其特征在于，所述温度系数控制模块包括：
第一异或门，被配置为：第一输入端作为所述温度系数控制模块的第三输入端，且用于接收第N个所述子温度信号，第二输入端作为所述温度系数控制模块的第二输入端，且用于接收所述温度系数控制信号；
第二与门，被配置为：第一输入端连接所述第一异或门的输出端，第二输入端作为所述温度系数控制模块的第一输入端且用于接收所述温度系数补偿使能信号，输出端作为所述温度系数控制模块的输出端且用于输出所述初始选择信号。
11.根据权利要求2-10任一项所述的延迟电路，其特征在于，所述初始选择信号与所述初始进位信号互为反相信号。
12.根据权利要求3所述的延迟电路，其特征在于，所述初始控制信号包括N个子初始控制信号，第i级所述加法器的第一输入端用于接收第i个所述子初始控制信号，i∈(1，N]，i为正整数。
13.根据权利要求4所述的延迟电路，其特征在于，所述目标温度补偿控制信号包括N个子目标温度补偿控制信号，第i个所述逻辑输出单元用于输出第i个所述子目标温度补偿控制信号。
14.根据权利要求13所述的延迟电路，其特征在于，所述延迟模块包括N个目标延迟单元及N个目标逻辑输入单元；
第一个所述目标延迟单元的输入端用于接收所述初始延迟信号；
第i个所述目标逻辑输入单元被配置为：第一输入端连接第i个所述目标延迟单元的输入端，第二输入端连接第i个所述目标延迟单元的输出端，第三输入端用于接收第i个所述子目标温度补偿控制信号；
第N个所述目标逻辑输入单元的输出端作为所述延迟模块的输出端，且用于输出所述目标延迟信号；其中
第j个所述目标延迟单元的输入端连接第j-1个所述目标逻辑输入单元的输出端，j∈[2，N]，j为正整数。
15.根据权利要求14所述的延迟电路，其特征在于，所述目标逻辑输入单元包括：
第二或门，被配置为：第一输入端作为所述目标逻辑输入单元的第二输入端，第二输入端作为所述目标逻辑输入单元的第三输入端且用于接收所述子目标温度补偿控制信号；
第三与门，被配置为：第一输入端作为所述目标逻辑输入单元的第一输入端，第二输入端连接所述第二或门的输出端，输出端作为所述目标逻辑输入单元的输出端。
16.一种半导体存储器，其特征在于，包括如权利要求1-15任一项所述的延迟电路。
CN202210465498.3A 2022-04-29 2022-04-29 延迟电路及半导体存储器 Pending CN117012238A (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202210465498.3A CN117012238A (zh) 2022-04-29 2022-04-29 延迟电路及半导体存储器
PCT/CN2022/092997 WO2023206636A1 (zh) 2022-04-29 2022-05-16 延迟电路及半导体存储器
US18/230,096 US20230378948A1 (en) 2022-04-29 2023-08-03 Delay circuit and semiconductor memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210465498.3A CN117012238A (zh) 2022-04-29 2022-04-29 延迟电路及半导体存储器

Publications (1)

Publication Number Publication Date
CN117012238A true CN117012238A (zh) 2023-11-07

Family

ID=88517082

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210465498.3A Pending CN117012238A (zh) 2022-04-29 2022-04-29 延迟电路及半导体存储器

Country Status (3)

Country Link
US (1) US20230378948A1 (zh)
CN (1) CN117012238A (zh)
WO (1) WO2023206636A1 (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7453302B2 (en) * 2003-12-23 2008-11-18 Infineon Technologies Ag Temperature compensated delay signals
CN1869615A (zh) * 2005-05-24 2006-11-29 富晶半导体股份有限公司 电子信号的温度补偿装置
JP5787068B2 (ja) * 2011-05-13 2015-09-30 セイコーエプソン株式会社 温度補償型発振回路、電子機器
CN109491438A (zh) * 2018-12-05 2019-03-19 北京矽成半导体有限公司 不受温度电压影响的固定延迟电路及其控制方法
CN112994665A (zh) * 2021-04-21 2021-06-18 成都铭科思微电子技术有限责任公司 一种带温度补偿的cmos延迟电路

Also Published As

Publication number Publication date
US20230378948A1 (en) 2023-11-23
WO2023206636A1 (zh) 2023-11-02

Similar Documents

Publication Publication Date Title
US20070132497A1 (en) Delay cells and delay line circuits having the same
US7948268B2 (en) Time-balanced multiplexer switching methods and apparatus
US20140058552A1 (en) Device and method for controlling supply voltage/frequency of process variation
US20080046212A1 (en) Calibration circuit
US9344066B2 (en) Digital open loop duty cycle correction circuit
US8063509B2 (en) Power supply voltage adjusting apparatus, recording medium, and power supply voltage adjusting method
US6982578B2 (en) Digital delay-locked loop circuits with hierarchical delay adjustment
US6377092B2 (en) Delay locked loop circuit capable of adjusting phase of clock with high precision
US20030025540A1 (en) Register capable of corresponding to wide frequency band and signal generating method using the same
KR101908409B1 (ko) 클럭 지연 도미노 로직 회로 및 이를 포함하는 장치들
JP2019530125A (ja) メモリのためのクロック成形装置および方法
US5923621A (en) Clock doubler circuit with duty cycle control
CN117012238A (zh) 延迟电路及半导体存储器
KR100790992B1 (ko) 지연 셀들을 이용하는 듀티 사이클 보정 회로 및 듀티사이클 보정 방법
US8370565B2 (en) Boot system
US7508722B2 (en) Memory device having strobe terminals with multiple functions
US20020075975A1 (en) Addition circuit for digital data
US7391246B1 (en) Digital high speed programmable delayed locked loop
US7375558B2 (en) Method and apparatus for pre-clocking
US11455973B2 (en) Programmable logic device-based data processing apparatus and driving method therefor, and display apparatus
US8115532B2 (en) Linear monotonic delay chain circuit
US7965809B2 (en) Counter circuit
CA3200781A1 (en) Processor and computing system
US20070024322A1 (en) Leakage current reduction scheme for domino circuits
CN116758971B (zh) 一种寄存器堆的时序测试电路及芯片

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination