CN116996065A - 一种加抖信号生成方法、设备、装置及小数分频锁相环 - Google Patents

一种加抖信号生成方法、设备、装置及小数分频锁相环 Download PDF

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曲维淼
傅懿斌
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Qingdao Xinxin Microelectronics Technology Co Ltd
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Abstract

本发明公开一种加抖信号生成方法、设备、装置及小数分频锁相环，该方法包括：基于输入时钟信号、当前伪随机二进制序列以及预设二进制序列，确定处理后时钟信号，基于处理后时钟信号，生成下一个伪随机二进制序列，基于下一个伪随机二进制序列中预设比特位的伪随机二进制码生成加抖信号，由于处理后时钟信号为基于输入时钟信号、当前伪随机二进制序列以及预设二进制序列生成的，因此基于处理后时钟信号生成的伪随机二进制序列中预设比特位的表征高低电平信号的伪随机二进制码的数量相同，将伪随机二进制码经过处理后得到的均值为0的加抖信号输入至DSM，使实际分频比等于预设分频比，从而减小小数分频的输出频率偏差。

Description

一种加抖信号生成方法、设备、装置及小数分频锁相环
技术领域
本发明涉及电子电路技术领域，特别涉及一种加抖信号生成方法、设备、装置及小数分频锁相环。
背景技术
小数分频锁相环由于其高分辨率和较快的频率切换速度，目前在市场上被广泛应用。其中基于误差求和调制器(Delta-Sigma Modulator，DSM)的小数分频锁相环具有一定优势，由于其可以将噪声整形到高频处，从而借助锁相环的低通滤波器抑制这种高频噪声。但是在某些特定输入下，DSM的输出会表现出明显的短周期特性，从而引起量化噪声。
随机加抖技术，即将随机加抖信号加入到DSM的输入端，可以有效增加周期长度，以降低量化噪声。加入到DSM的随机加抖信号可以为伪随机二进制序列(Pseudo-RandomBinary Sequence，PRBS)中预设比特位的伪随机二进制码，其中，线性反馈移位寄存器(Linear Feedback Shift Register，LFSR)是常见的一种产生PRBS的电路。将LFSR产生的PRBS中预设比特位的伪随机二进制码作为随机加抖信号，如果在DSM输入端直接加入该随机加抖信号，则DSM输出的实际分频比会大于预设分频比，会造成小数分频的输出频率偏差。
发明内容
本发明提供一种加抖信号生成方法、设备、装置及小数分频锁相环，用以解决现有技术中存在小数分频锁相环的实际分频比大于预设分频比，从而造成的小数分频的输出频率偏差问题。
第一方面，本申请提供一种加抖信号生成方法，应用于小数分频锁相环，所述小数分频锁相环包括LFSR和DSM，该方法包括：
基于输入时钟信号、所述LFSR生成的当前伪随机二进制序列以及预设二进制序列，确定处理后时钟信号，其中，所述LFSR生成的伪随机二进制序列包括所述预设二进制序列；
在处理后时钟信号的控制下，通过所述LFSR生成下一个伪随机二进制序列，并基于所述下一个伪随机二进制序列中预设比特位的伪随机二进制码生成加抖信号，其中，若所述当前伪随机二进制序列为首个伪随机二进制序列，则通过所述LFSR基于所述首个伪随机二进制序列中所述预设比特位的伪随机二进制码生成加抖信号，所述首个伪随机二进制序列为所述移位寄存器基于自身的时钟信号生成的；
将所述加抖信号输入至所述DSM的输入端。
在一种可能的实现方式中，所述基于输入时钟信号、所述LFSR生成的当前伪随机二进制序列以及预设二进制序列，确定处理后时钟信号，包括：
若确定所述当前伪随机二进制序列与预设二进制序列相同，则在下一个时钟周期控制所述处理后时钟信号保持低电平信号；
若确定所述当前伪随机二进制序列与预设二进制序列不同，则在所述下一个时钟周期控制所述处理后时钟信号与所述输入时钟信号相同。
在一种可能的实现方式中，所述若确定所述当前伪随机二进制序列与预设二进制序列相同，则在下一个时钟周期控制所述处理后时钟信号保持低电平信号，包括：
若确定所述当前伪随机二进制序列与预设二进制序列相同，则控制时钟处理标志信号第一次翻转，其中，第一次翻转后的时钟处理标志信号的状态与所述时钟处理标志信号的初始状态相反；
在第一次翻转后的时钟处理标志信号的控制下，在下一个时钟周期控制所述处理后时钟信号保持低电平信号。
在一种可能的实现方式中，所述控制时钟处理标志信号第一次翻转后，该方法还包括：
若确定所述当前伪随机二进制序列与预设二进制序列相同，则控制时钟处理标志信号第二次翻转，其中，第二次翻转后的时钟处理标志信号的状态与所述时钟处理标志信号的初始状态相同；
在第二次翻转后的时钟处理标志信号的控制下，在下一个时钟周期控制所述处理后时钟信号与所述输入时钟信号相同。
在一种可能的实现方式中，所述在处理后时钟信号的控制下，通过所述LFSR输出下一个伪随机二进制序列，包括：
若在所述下一个时钟周期，所述处理后时钟信号保持所述低电平信号，则通过所述LFSR输出的下一个伪随机二进制序列与所述LFSR输出的当前伪随机二进制序列相同。
在一种可能的实现方式中，所述基于所述下一个伪随机二进制序列中预设比特位的伪随机二进制码生成加抖信号，包括：
若所述下一个伪随机二进制序列中预设比特位的伪随机二进制码为高电平信号，则将“+1”作为所述加抖信号；
若所述下一个伪随机二进制序列中预设比特位的伪随机二进制码为低电平信号，则将“-1”作为所述加抖信号。
第二方面，本申请提供一种加抖信号生成设备，应用于小数分频锁相环，所述小数分频锁相环包括LFSR和DSM，该加抖信号生成设备包括：处理器，用于存储处理器可执行指令的存储器；其中，所述处理器通过运行所述可执行指令以实现如下步骤：
基于输入时钟信号、所述LFSR生成的当前伪随机二进制序列以及预设二进制序列，确定处理后时钟信号，其中，所述LFSR生成的伪随机二进制序列包括所述预设二进制序列；
在处理后时钟信号的控制下，通过所述LFSR生成下一个伪随机二进制序列，并基于所述下一个伪随机二进制序列中预设比特位的伪随机二进制码生成加抖信号，其中，若所述当前伪随机二进制序列为首个伪随机二进制序列，则通过所述LFSR基于所述首个伪随机二进制序列中所述预设比特位的伪随机二进制码生成加抖信号，所述首个伪随机二进制序列为所述移位寄存器基于自身的时钟信号生成的；
将所述加抖信号输入至所述DSM的输入端。
在一种可能的实现方式中，所述处理器具体用于：
若确定所述当前伪随机二进制序列与预设二进制序列相同，则在下一个时钟周期控制所述处理后时钟信号保持低电平信号；
若确定所述当前伪随机二进制序列与预设二进制序列不同，则在所述下一个时钟周期控制所述处理后时钟信号与所述输入时钟信号相同。
在一种可能的实现方式中，所述处理器具体用于：
若确定所述当前伪随机二进制序列与预设二进制序列相同，则控制时钟处理标志信号第一次翻转，其中，第一次翻转后的时钟处理标志信号的状态与所述时钟处理标志信号的初始状态相反；
在第一次翻转后的时钟处理标志信号的控制下，在下一个时钟周期控制所述处理后时钟信号保持低电平信号。
在一种可能的实现方式中，所述控制时钟处理标志信号第一次翻转后，所述处理器还用于：
若确定所述当前伪随机二进制序列与预设二进制序列相同，则控制时钟处理标志信号第二次翻转，其中，第二次翻转后的时钟处理标志信号的状态与所述时钟处理标志信号的初始状态相同；
在第二次翻转后的时钟处理标志信号的控制下，在下一个时钟周期控制所述处理后时钟信号与所述输入时钟信号相同。
在一种可能的实现方式中，所述处理器具体用于：
若在所述下一个时钟周期，所述处理后时钟信号保持所述低电平信号，则通过所述LFSR输出的下一个伪随机二进制序列与所述LFSR输出的当前伪随机二进制序列相同。
在一种可能的实现方式中，所述处理器具体用于：
若所述下一个伪随机二进制序列中预设比特位的伪随机二进制码为高电平信号，则将“+1”作为所述加抖信号；
若所述下一个伪随机二进制序列中预设比特位的伪随机二进制码为低电平信号，则将“-1”作为所述加抖信号。
第三方面，本申请提供一种伪随机二进制码生成装置，应用于小数分频锁相环，所述小数分频锁相环包括LFSR和DSM，包括：
确定模块，用于基于输入时钟信号、所述LFSR生成的当前伪随机二进制序列以及预设二进制序列，确定处理后时钟信号，其中，所述LFSR生成的伪随机二进制序列包括所述预设二进制序列；
生成模块，用于在处理后时钟信号的控制下，通过所述LFSR生成下一个伪随机二进制序列，并基于所述下一个伪随机二进制序列中预设比特位的伪随机二进制码生成加抖信号，其中，若所述当前伪随机二进制序列为首个伪随机二进制序列，则通过所述LFSR基于所述首个伪随机二进制序列中所述预设比特位的伪随机二进制码生成加抖信号，所述首个伪随机二进制序列为所述移位寄存器基于自身的时钟信号生成的；
输出模块，用于将所述加抖信号输入至所述DSM的输入端。
在一种可能的实现方式中，所述确定模块具体用于：
若确定所述当前伪随机二进制序列与预设二进制序列相同，则在下一个时钟周期控制所述处理后时钟信号保持低电平信号；
若确定所述当前伪随机二进制序列与预设二进制序列不同，则在所述下一个时钟周期控制所述处理后时钟信号与所述输入时钟信号相同。
在一种可能的实现方式中，所述确定模块具体用于：
若确定所述当前伪随机二进制序列与预设二进制序列相同，则控制时钟处理标志信号第一次翻转，其中，第一次翻转后的时钟处理标志信号的状态与所述时钟处理标志信号的初始状态相反；
在第一次翻转后的时钟处理标志信号的控制下，在下一个时钟周期控制所述处理后时钟信号保持低电平信号。
在一种可能的实现方式中，所述控制时钟处理标志信号第一次翻转后，所述确定模块还用于：
若确定所述当前伪随机二进制序列与预设二进制序列相同，则控制时钟处理标志信号第二次翻转，其中，第二次翻转后的时钟处理标志信号的状态与所述时钟处理标志信号的初始状态相同；
在第二次翻转后的时钟处理标志信号的控制下，在下一个时钟周期控制所述处理后时钟信号与所述输入时钟信号相同。
在一种可能的实现方式中，所述生成模块具体用于：
若在所述下一个时钟周期，所述处理后时钟信号保持所述低电平信号，则通过所述LFSR输出的下一个伪随机二进制序列与所述LFSR输出的当前伪随机二进制序列相同。
在一种可能的实现方式中，所述生成模块具体用于：
若所述下一个伪随机二进制序列中预设比特位的伪随机二进制码为高电平信号，则将“+1”作为所述加抖信号；
若所述下一个伪随机二进制序列中预设比特位的伪随机二进制码为低电平信号，则将“-1”作为所述加抖信号。
第四方面，本申请提供一种小数分频锁相环，包括：鉴频鉴相器、电荷泵、环路滤波器、压控振荡器、分频器、DSM、LFSR以及如第二方面任一所述的加抖信号生成设备。
本发明有益效果如下：
本申请提供的一种加抖信号生成方法、设备、装置及小数分频锁相环，其中，该方法包括：首先基于输入时钟信号、所述LFSR生成的当前伪随机二进制序列以及预设二进制序列，确定处理后时钟信号，在处理后时钟信号的控制下，生成下一个伪随机二进制序列，并基于下一个伪随机二进制序列中预设比特位的伪随机二进制码生成加抖信号，并将该加抖信号输入至DSM，由于控制LFSR生成伪随机二进制序列的时钟信号为基于输入时钟信号、LFSR生成的当前伪随机二进制序列以及预设二进制序列生成的，因此，可以使LFSR生成的伪随机二进制序列中预设比特位的表征高低电平信号的伪随机二进制码的数量相同，从而基于该伪随机二进制码生成的加抖信号中“+1”和“-1”的数量相同，也就是将均值为0的加抖信号输入至DSM，使实际分频比等于预设分频比，从而减小小数分频的输出频率偏差，提高小数分频锁相环的性能。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为相关技术提供的一种小数分频锁相环的结构示意图；
图2为本申请实施例提供的一种加抖信号生成方法的流程示意图；
图3为本申请实施例提供的一种小数分频锁相环的结构示意图；
图4为本申请实施例提供的一种时序图；
图5为本申请实施例提供的另一种时序图；
图6为本申请实施例提供的一种确定处理后时钟信号的流程示意图；
图7为本申请实施例提供的另一种时序图；
图8为本申请实施例提供的另一种时序图；
图9为本申请实施例提供的另一种确定处理后时钟信号的流程示意图；
图10为本申请实施例提供的另一种时序图；
图11为本申请实施例提供的一种通过LFSR输出下一个伪随机二进制序列的流程示意图；
图12为本申请实施例提供的一种完整时序图；
图13为本申请实施例提供的一种加抖信号生成设备的结构示意图；
图14为本申请实施例提供的一种加抖信号生成装置的结构示意图。
具体实施方式
为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅仅是本发明一部份实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
如图1所示，为相关技术提供的一种小数分频锁相环的结构示意图，该小数分频锁相环包括鉴频鉴相器11、电荷泵12、环路滤波器13、压控振荡器14、分频器15、DSM16以及LFSR17，LFSR17可以生成伪随机二进制序列，基于伪随机二进制序列生成加抖信号，DSM的输入端输入加抖信号、预设分频比以及分频器15输出的分频信号，输出实际分频比。
LFSR，对于n级移位寄存器，每个周期的序列长度为2n-1，在每个周期内，输出的伪随机二进制序列中的高电平信号“1”和低电平“0”是随机分布的，且伪随机二进制序列中预设比特位的高电平信号“1”和低电平信号“0”的个数差1，比如，采用异或门连接方式的LFSR，高电平信号“1”的数量为2n-1，低电平“0”的数量为2n-1-1；采用同或门连接方式的LFSR，低电平信号“0”的数量为2n-1，高电平信号“1”的数量为2n-1-1。
比如，对于3级移位寄存器，每个周期的序列长度为7，3级移位寄存器生成的伪随机二进制序列为1110、1101、1010、0100、1001、0011、0111，如果预设比特位为D0，即每个伪随机二进制序列中D0对应的为：低电平信号“0”、高电平信号“1”、低电平信号“0”、低电平信号“0”、高电平信号“1”、高电平信号“1”、高电平信号“1”，其中，低电平信号“0”的个数为3，高电平信号“1”的个数为4，低电平信号“0”的个数比高电平信号“1”的个数少1，也就是，输入至DSM的加抖信号“0”的个数比“1”的个数少1。
在DSM输入端直接加入由LFSR产生的PRBS中预设比特位的伪随机二进制码，会使DSM输出的实际分频比大于预设分频比，造成小数分频的输出频率偏差。
基于上述问题，本申请实施例提供一种加抖信号生成方法，应用于小数分频锁相环，小数分频锁相环包括LFSR和DSM，如图2所示，该方法包括如下步骤：
S201、基于输入时钟信号、所述LFSR生成的当前伪随机二进制序列以及预设二进制序列，确定处理后时钟信号，其中，所述LFSR生成的伪随机二进制序列包括所述预设二进制序列；
S202、在处理后时钟信号的控制下，通过所述LFSR生成下一个伪随机二进制序列，并基于所述下一个伪随机二进制序列中预设比特位的伪随机二进制码生成加抖信号，其中，若所述当前伪随机二进制序列为首个伪随机二进制序列，则通过所述LFSR基于所述首个伪随机二进制序列中所述预设比特位的伪随机二进制码生成加抖信号，所述首个伪随机二进制序列为所述移位寄存器基于自身的时钟信号生成的；
S203、将所述加抖信号输入至所述DSM的输入端。
本申请实施例提供的加抖信号生成方法，首先基于输入时钟信号、所述LFSR生成的当前伪随机二进制序列以及预设二进制序列，确定处理后时钟信号，在处理后时钟信号的控制下，生成下一个伪随机二进制序列，并基于下一个伪随机二进制序列中预设比特位的伪随机二进制码生成加抖信号，并将该加抖信号输入至DSM，由于控制LFSR生成伪随机二进制序列的时钟信号为基于输入时钟信号、LFSR生成的当前伪随机二进制序列以及预设二进制序列生成的，因此，可以使LFSR生成的伪随机二进制序列中预设比特位的表征高低电平信号的伪随机二进制码的数量相同，从而基于该伪随机二进制码生成的加抖信号中“+1”和“-1”的数量相同，将数量相同的“+1”和“-1”输入至DSM，也就是将均值为0的加抖信号输入至DSM，使实际分频比等于预设分频比，从而减小小数分频的输出频率偏差，提高小数分频锁相环的性能。
本申请实施例中的预设二进制序列，可以根据LFSR的结构确定，如果LFSR采用异或门结构，则需要使伪随机二进制码多一个低电平信号“0”，因此，预设二进制序列中预设比特位为“0”，比如，伪随机二进制序列的预设比特位为D0，则预设二进制序列保证D0位置处为“0”即可；
如果LFSR采用同或门结构，则需要使伪随机二进制码多一个高电平信号“1”，因此，预设二进制序列中预设比特位为“1”，比如，伪随机二进制序列的预设比特位为D0，则预设二进制序列保证D0位置处为“1”即可。
如图3所示，为本申请实施例提供的一种小数分频锁相环的结构示意图，从图3中可以看出，小数分频锁相环还包括第一处理器31和第二处理器32，第一处理器31接收到LFSR17输出的伪随机二进制序列后，基于输入时钟信号、伪随机二进制序列和预设二进制序列，生成处理后时钟信号，LFSR17根据处理后时钟信号生成下一个伪随机二进制序列，同时，第二处理器32基于LFSR17输出的下一个伪随机二进制序列生成加抖信号。
在具体实施中，LFSR17首先根据自身的时钟信号，输出第一个伪随机二进制序列，也就是首个伪随机二进制序列，比如首个伪随机二进制序列为D<3:0>：1110。
LFSR17输出首个伪随机二进制序列后，将首个伪随机二进制序列发送给第一处理器31和第二处理器32，第一处理器31将首个伪随机二进制序列作为当前伪随机二进制序列，并基于该首个伪随机二进制序列，确定处理后时钟信号，第二处理器32群定首个伪随机二进制序列中预设比特位的伪随机二进制码，基于该伪随机二进制码，生成加抖信号。
在一种实施例中，基于输入时钟信号、LFSR生成的当前伪随机二进制序列以及预设二进制序列，确定处理后时钟信号时，具体的，将LFSR生成的当前伪随机二进制序列与预设二进制序列进行比较，如果相同，则在下一个时钟周期控制输入时钟信号保持低电平信号，得到处理后时钟信号；如果不同，则将输入时钟信号作为处理后时钟信号。
比如，预设二进制序列为1101，如果LFSR生成的当前伪随机二进制序列为1101，则在下一个时钟周期，控制输入时钟信号保持低电平信号，得到处理后时钟信号；如果LFSR生成的当前伪随机二进制序列为1110，则在下一个时钟周期，将输入时钟信号作为处理后时钟信号。
如图4所示，为本申请实施例提供的一种时序图，预设二进制序列为1110，从图4中可以看出，在第一个时钟周期TB1，通过LFSR输出的当前随机二进制序列为1110，将当前随机二进制序列1110与预设二进制序列1110进行比较，确定当前随机二进制序列1110与预设二进制序列1110相同，控制处理后时钟在下一个时钟周期TB2保持低电平信号。
如图5所示，为本申请实施例提供的另一种时序图，预设二进制序列为1101，从图5中可以看出，在第一个时钟周期TB1，通过LFSR输出的当前随机二进制序列为1110，将当前随机二进制序列1110与预设二进制序列1101进行比较，确定当前随机二进制序列1110与预设二进制序列1101不同，控制处理后时钟在下一个时钟周期TB2与输入时钟信号相同。
如图6所示，为本申请实施例提供的一种确定处理后时钟信号的流程示意图，具体包括如下步骤：
S601、判断当前伪随机二进制序列与预设二进制序列是否相同，若是，则执行S602，否则执行S603；
S602、在下一个时钟周期控制输入时钟信号保持低电平信号，得到处理后时钟信号；
S603、将输入时钟信号作为处理后时钟信号。
在具体实施中，可以通过时钟处理标志信号控制生成处理后时钟信号，如果当前伪随机二进制序列与预设二进制序列相同，则时钟处理标志信号第一次翻转，控制处理后时钟信号在下一个周期保持低电平信号，如果当前伪随机二进制序列与预设二进制序列不同，则时钟处理标志信号保持当前状态，处理后时钟信号与输入时钟信号相同。
如图7所示，为本申请实施例提供的另一种时序图，预设二进制序列为1110，从图7中可以看出，在第一个时钟周期TB1，通过LFSR输出的当前随机二进制序列为1110，将当前随机二进制序列1110与预设二进制序列1110进行比较，确定当前随机二进制序列1110与预设二进制序列1110相同，控制时钟处理标志信号第一次翻转，即由低电平信号转换为高电平信号，在时钟周期TB2的起始时刻，由于时钟处理标志信号为高电平信号，因此，在时钟周期TB2的起始时刻，控制处理后时钟信号保持低电平信号，并在时钟周期TB2内处理后时钟信号保持低电平信号。
需要说明的是，图7中，在第一个时钟周期TB1的1/2周期处，控制时钟处理标志信号进行第一次翻转只是举例说明，在具体实施中，控制时钟处理标志信号第一次翻转，只要在第二个时钟周期TB2的起始时刻之前即可。
如图8所示，为本申请实施例提供的另一种时序图，预设二进制序列为1101，从图8中可以看出，在第一个时钟周期TB1，通过LFSR输出的当前随机二进制序列为1110，将当前随机二进制序列1110与预设二进制序列1101进行比较，确定当前随机二进制序列1110与预设二进制序列1101不同，控制时钟处理标志信号保持低电平信号，在时钟周期TB2的起始时刻，由于时钟处理标志信号为低电平信号，因此，在下一个时钟周期TB2，控制处理后时钟信号与输入时钟信号相同。
如图9所示，为本申请实施例提供的另一种确定处理后时钟信号的流程示意图，具体包括如下步骤：
S901、判断当前伪随机二进制序列与预设二进制序列是否相同，若相同，则执行S902，否则执行S904；
S902、控制时钟处理标志信号第一次翻转；
S903、在第一次翻转后的时钟处理标志信号的控制下，在下一个时钟周期控制输入时钟信号保持低电平信号，得到处理后时钟信号；
S904、时钟处理标志信号保持当前状态；
S905、控制处理后时钟信号与输入时钟信号相同。
本申请实施例中，采用时钟处理标志信号，得到处理后时钟信号，时钟处理标志信号的初始状态可以为低电平信号，当确定当前伪随机二进制序列与预设二进制序列相同时，时钟处理标志信号翻转成高电平信号。通过控制时钟处理标志信号翻转，以控制处理后时钟信号在一个时钟周期持续为低电平信号。
在一种实施例中，如果处理后时钟信号在一个时钟周期内为低电平信号，则LFSR生成的伪随机二进制序列与LFSR生成的上一个伪随机二进制序列相同。
比如，在当前时钟周期通过LFSR生成的伪随机二进制序列为1101，在下一个时钟周期，处理后时钟信号为低电平信号，则通过LFSR生成的伪随机二进制序列为1101。
如图10所示，为本申请实施例提供的另一种时序图，预设二进制序列为1110，从图10中可以看出，在第一个时钟周期TB1，通过LFSR输出的当前随机二进制序列为1110，将当前随机二进制序列1110与预设二进制序列1110进行比较，确定当前随机二进制序列1110与预设二进制序列1110相同，控制时钟处理标志信号第一次翻转，在第二个时钟周期TB2的起始时刻，由于时钟处理标志信号为高电平信号，因此，在第二个时钟周期TB2的起始时刻，控制处理后时钟信号保持低电平信号，并在第二个时钟周期TB2内处理后时钟信号保持低电平信号。由于在第二个时钟周期TB2内处理后时钟信号为低电平信号，因此控制LFSR输出的随机二进制序列与当前伪随机二进制序列相同，为1110。
在第二个时钟周期TB2，由于伪随机二进制序列为1110，与预设二进制序列1110相同，因此，控制时钟处理标志信号第二次翻转，时钟处理标志信号第二次翻转后，翻转成低电平信号，在第三个时钟周期TB3的起始时刻，由于时钟处理标志信号为低电平信号，因此，在第三个时钟周期TB3的起始时刻，控制处理后时钟信号与输入时钟信号相同。
需要说明的是，控制时钟处理标志信号第二次翻转，可以在当前时钟周期的1/2周期处进行翻转，也可以在其他时刻进行翻转，只要在下一个时钟周期的起始时刻之前进行翻转即可。
如图11所示，为本申请实施例提供的一种通过LFSR输出下一个伪随机二进制序列的流程示意图，具体包括如下步骤：
S1101、确定在下一个时钟周期，处理后时钟信号为低电平信号；
S1102、控制LFSR输出的下一个伪随机二进制序列与LFSR输出的当前伪随机二进制序列相同。
本申请实施例，由于当处理后时钟信号为低电平信号后，控制LFSR输出的下一个伪随机二进制序列与当前伪随机二进制序列相同，相比于使用未处理的时钟信号生成的伪随机二进制序列多一个伪随机二进制序列，因此，可以使伪随机二进制序列中预设比特位的二进制码的“0”和“1”的数量相同。
伪随机二进制序列在一个周期里状态都是不重复存在的，当预设二进制序列出现时，时钟处理标志信号的状态发生改变，该信号可以对输入时钟信号进行处理，得到处理后时钟信号，处理后时钟信号表现为输入时钟信号被吞咽掉下一个状态的上升沿，将该处理后时钟信号输入到LFSR中，LFSR在此处将保持原态，即输出一个与上一个伪随机二进制序列相同的伪随机二进制序列，因此，LFSR输出的伪随机二进制序列中预设比特位的二进制码会多一个高电平信号或低电平信号。自此实现了输出的“0”和“1”数目相等，均值为0.5。
需要说明的是，均值的计算方式为，所有的“0”和“1”相加，处于“0”和“1”的总个数，比如，有4个“0”，4个“1”，则均值等于(0+0+0+0+1+1+1+1)/8＝0.5。
在具体实施中，将处理后的加抖信号以互补的方式加入到输入至DSM的预设分频比参数的最低位。当伪随机二进制码为低电平信号“0”时，加抖信号以“-1”加入到输入分频比参数的最低位，当伪随机二进制码为高电平信号“1”时，加抖信号以“+1”加入到输入分频比参数的最低位。由于加抖信号的“+1”和“-1”数目相等，以这种加减互补的方式加入到输入分频比参数的最低位，引入的加抖信号的均值为0。
需要说明的是，伪随机二进制码为伪随机二进制序列中，预设比特位的二进制码。
本申请提供的加抖信号生成方法并不会引来DSM输出的实际分频比与预设分频比的偏差，从而避免了由于传统的最低位加抖法带来的频率偏差。这样不仅实现了最低位加抖，延长了DSM的输出周期序列长度，降低了量化噪声，同时也避免了频率偏差带来的信噪比降低的问题。且随机二进制序列是以LSFR为基础，结构简单，实施方法灵活。
为了便于理解，下面以具体实施例对本申请进行详细说明。
LFSR中的移位寄存器为3级移位寄存器，预设二进制序列为1010，预设比特位为D0。
如图12所示，在第一个时钟周期TB1，移位寄存器首先根据自身时钟信号，输出首个伪随机二进制序列为1110，基于首个伪随机二进制序列中D0对应的“0”，输出的加抖信号为“-1”，同时，将首个伪随机二进制序列1110与预设二进制序列1101进行比较，确定首个伪随机二进制序列1110与预设二进制序列1101不同，则在第二个时钟周期TB2，控制时钟处理标志信号保持低电平状态不变，基于低电平状态不变的时钟处理标志信号，控制处理后时钟信号与输入时钟信号相同，由于处理后时钟信号与输入时钟信号相同，因此，控制LFSR生成的第二个伪随机二进制序列为1101。
LFSR基于第二个伪随机二进制序列1101中D0对应的1，输出的第二个加抖信号为“+1”，同时，将第二个伪随机二进制序列1101与预设二进制序列1101进行比较，确定第二个伪随机二进制序列1101与预设二进制序列1101相同，则在第二个时钟周期TB2的1/2处，控制时钟处理标志信号进行第一次翻转，由低电平信号翻转为高电平信号，在第三个时钟周期TB3，基于翻转后的时钟处理标志信号，控制处理后时钟信号保持低电平信号，由于处理后时钟信号为低电平信号，因此，控制LFSR生成的第三个伪随机二进制序列与第二个伪随机二进制序列相同，为1101。
LFSR基于第三个伪随机二进制序列1101中D0对应的1，输出的第三个加抖信号为“+1”。同时，将第三个伪随机二进制序列1101与预设二进制序列1101进行比较，确定第三个伪随机二进制序列1101与预设二进制序列1101相同，则在第三个时钟周期TB3的1/2处，控制时钟处理标志信号进行第二次翻转，由高电平信号翻转为低电平信号，在第四个时钟周期TB4，基于翻转后的时钟处理标志信号，控制处理后时钟信号与输入时钟信号相同，由于处理后时钟信号与输入时钟信号相同，因此，控制LFSR生成的第四个伪随机二进制序列为1010。
LFSR基于第四个伪随机二进制序列中D0对应的0，输出的第四个加抖信号为“-1”。同时，将第四个伪随机二进制序列1010与预设二进制序列1101进行比较，确定第四个伪随机二进制序列1010与预设二进制序列1101不同，则在第五个时钟周期TB5，控制时钟处理标志信号保持低电平状态不变，基于低电平状态不变的时钟处理标志信号，控制处理后时钟信号与输入时钟信号相同，由于处理后时钟信号与输入时钟信号相同，因此，控制LFSR生成的第五个伪随机二进制序列为0100。
LFSR基于第五个伪随机二进制序列中D0对应的0，输出的第五个加抖信号为“-1”。同时，将第五个伪随机二进制序列0100与预设二进制序列1101进行比较，确定第五个伪随机二进制序列0100与预设二进制序列1101不同，则在第六个时钟周期TB6，控制时钟处理标志信号保持低电平状态不变，基于低电平状态不变的时钟处理标志信号，控制处理后时钟信号与输入时钟信号相同，由于处理后时钟信号与输入时钟信号相同，因此，控制LFSR生成的第六个伪随机二进制序列为1001。
LFSR基于第六个伪随机二进制序列中D0对应的1，输出的第六个加抖信号为“+1”。同时，将第六个伪随机二进制序列1001与预设二进制序列1101进行比较，确定第六个伪随机二进制序列1001与预设二进制序列1101不同，则在第七个时钟周期TB7，控制时钟处理标志信号保持低电平状态不变，基于低电平状态不变的时钟处理标志信号，控制处理后时钟信号与输入时钟信号相同，由于处理后时钟信号与输入时钟信号相同，因此，控制LFSR生成的第七个伪随机二进制序列为0011。
LFSR基于第七个伪随机二进制序列中D0对应的1，输出的第七个加抖信号为“+1”。同时，将第七个伪随机二进制序列0011与预设二进制序列1101进行比较，确定第七个伪随机二进制序列0011与预设二进制序列1101不同，则在第八个时钟周期TB8，控制时钟处理标志信号保持低电平状态不变，基于低电平状态不变的时钟处理标志信号，控制处理后时钟信号与输入时钟信号相同，由于处理后时钟信号与输入时钟信号相同，因此，控制LFSR生成的第八个伪随机二进制序列为0111。
LFSR基于第八个伪随机二进制序列中D0对应的“1”，输出的第八个加抖信号为“+1”。
从上述分析可知，LFSR生成了4个低电平信号“0”和4个高电平信号“1”，因此，生成了均值为0.5的伪随机二进制码，由此，基于4个低电平信号“0”生成4个加抖信号“-1”，基于4个高电平信号“1”，生成4个加抖信号“+1”，4个加抖信号“-1”和4个加抖信号“+1”的均值为0。
由于加抖信号的均值为0，因此，不会引入频率偏差，从而使DSM输出的实际分频比与预设分频比相等，提高小数分频锁相环的性能。此外，伪随机二进制序列是以LFSR生成的，结构简单，可移植性强，受制造工艺的影响小。
基于相同的发明构思，本申请实施例还提供一种加抖信号生成设备，应用于小数分频锁相环，小数分频锁相环包括LFSR和DSM，如图13所示，该设备包括：处理器131，用于存储处理器可执行指令的存储器132；其中，处理器131通过运行可执行指令以实现如下步骤：
基于输入时钟信号、所述LFSR生成的当前伪随机二进制序列以及预设二进制序列，确定处理后时钟信号，其中，所述LFSR生成的伪随机二进制序列包括所述预设二进制序列；
在处理后时钟信号的控制下，通过所述LFSR生成下一个伪随机二进制序列，并基于所述下一个伪随机二进制序列中预设比特位的伪随机二进制码生成加抖信号，其中，若所述当前伪随机二进制序列为首个伪随机二进制序列，则通过所述LFSR基于所述首个伪随机二进制序列中所述预设比特位的伪随机二进制码生成加抖信号，所述首个伪随机二进制序列为所述移位寄存器基于自身的时钟信号生成的；
将所述加抖信号输入至所述DSM的输入端。
在一种实施例中，处理器131具体用于：
若确定所述当前伪随机二进制序列与预设二进制序列相同，则在下一个时钟周期控制所述处理后时钟信号保持低电平信号；
若确定所述当前伪随机二进制序列与预设二进制序列不同，则在所述下一个时钟周期控制所述处理后时钟信号与所述输入时钟信号相同。
在一种实施例中，处理器131具体用于：
若确定所述当前伪随机二进制序列与预设二进制序列相同，则控制时钟处理标志信号第一次翻转，其中，第一次翻转后的时钟处理标志信号的状态与所述时钟处理标志信号的初始状态相反；
在第一次翻转后的时钟处理标志信号的控制下，在下一个时钟周期控制所述处理后时钟信号保持低电平信号。
在一种实施例中，所述控制时钟处理标志信号第一次翻转后，处理器131还用于：
若确定所述当前伪随机二进制序列与预设二进制序列相同，则控制时钟处理标志信号第二次翻转，其中，第二次翻转后的时钟处理标志信号的状态与所述时钟处理标志信号的初始状态相同；
在第二次翻转后的时钟处理标志信号的控制下，在下一个时钟周期控制所述处理后时钟信号与所述输入时钟信号相同。
在一种实施例中，处理器131具体用于：
若在所述下一个时钟周期，所述处理后时钟信号保持所述低电平信号，则通过所述LFSR输出的下一个伪随机二进制序列与所述LFSR输出的当前伪随机二进制序列相同。
在一种实施例中，处理器131具体用于：
若所述下一个伪随机二进制序列中预设比特位的伪随机二进制码为高电平信号，则将“+1”作为所述加抖信号；
若所述下一个伪随机二进制序列中预设比特位的伪随机二进制码为低电平信号，则将“-1”作为所述加抖信号。
基于相同的发明构思，本申请实施例还提供一种加抖信号生成装置，应用于小数分频锁相环，小数分频锁相环包括LFSR和DSM，如图14所示，该装置包括：
确定模块141，用于基于输入时钟信号、所述LFSR生成的当前伪随机二进制序列以及预设二进制序列，确定处理后时钟信号，其中，所述LFSR生成的伪随机二进制序列包括所述预设二进制序列；
生成模块142，用于在处理后时钟信号的控制下，通过所述LFSR生成下一个伪随机二进制序列，并基于所述下一个伪随机二进制序列中预设比特位的伪随机二进制码生成加抖信号，其中，若所述当前伪随机二进制序列为首个伪随机二进制序列，则通过所述LFSR基于所述首个伪随机二进制序列中所述预设比特位的伪随机二进制码生成加抖信号，所述首个伪随机二进制序列为所述移位寄存器基于自身的时钟信号生成的；
输出模块143，用于将所述加抖信号输入至所述DSM的输入端。
在一种实施例中，确定模块141具体用于：
若确定所述当前伪随机二进制序列与预设二进制序列相同，则在下一个时钟周期控制所述处理后时钟信号保持低电平信号；
若确定所述当前伪随机二进制序列与预设二进制序列不同，则在所述下一个时钟周期控制所述处理后时钟信号与所述输入时钟信号相同。
在一种实施例中，确定模块141具体用于：
若确定所述当前伪随机二进制序列与预设二进制序列相同，则控制时钟处理标志信号第一次翻转，其中，第一次翻转后的时钟处理标志信号的状态与所述时钟处理标志信号的初始状态相反；
在第一次翻转后的时钟处理标志信号的控制下，在下一个时钟周期控制所述处理后时钟信号保持低电平信号。
在一种实施例中，控制时钟处理标志信号第一次翻转后，确定模块141还用于：
若确定所述当前伪随机二进制序列与预设二进制序列相同，则控制时钟处理标志信号第二次翻转，其中，第二次翻转后的时钟处理标志信号的状态与所述时钟处理标志信号的初始状态相同；
在第二次翻转后的时钟处理标志信号的控制下，在下一个时钟周期控制所述处理后时钟信号与所述输入时钟信号相同。
在一种实施例中，生成模块142具体用于：
若在所述下一个时钟周期，所述处理后时钟信号保持所述低电平信号，则通过所述LFSR输出的下一个伪随机二进制序列与所述LFSR输出的当前伪随机二进制序列相同。
在一种实施例中，生成模块142具体用于：
若所述下一个伪随机二进制序列中预设比特位的伪随机二进制码为高电平信号，则将“+1”作为所述加抖信号；
若所述下一个伪随机二进制序列中预设比特位的伪随机二进制码为低电平信号，则将“-1”作为所述加抖信号。
基于相同的发明构思，本申请实施例还提供一种小数分频锁相环，该小数分频锁相环包括：鉴频鉴相器、电荷泵、环路滤波器、压控振荡器、分频器、DSM、移位寄存器以及如上述任一所述的加抖信号生成设备。
具体的，本申请实施例提供的小数分频锁相环中各部分的功能可以参照现有技术提供的小数分频锁相环中各部分的功能，重复之处不再赘述。
本申请实施例提供的一种加抖信号生成方法、设备、装置及小数分频锁相环，该方法包括：首先基于输入时钟信号、所述LFSR生成的当前伪随机二进制序列以及预设二进制序列，确定处理后时钟信号，在处理后时钟信号的控制下，生成下一个伪随机二进制序列，并基于下一个伪随机二进制序列中预设比特位的伪随机二进制码生成加抖信号，并将该加抖信号输入至DSM，由于控制LFSR生成伪随机二进制序列的时钟信号为基于输入时钟信号、LFSR生成的当前伪随机二进制序列以及预设二进制序列生成的，因此，可以使LFSR生成的伪随机二进制序列中预设比特位的伪随机二进制码对应的高低电平的数量相同，从而基于该伪随机二进制码生成的加抖信号中“+1”和“-1”的数量相同，将数量相同的“+1”和“-1”输入至DSM，使实际分频比等于预设分频比，从而减小小数分频的输出频率偏差，提高小数分频锁相环的性能。
以上参照示出根据本申请实施例的方法、装置(系统)和/或计算机程序产品的框图和/或流程图描述本申请。应理解，可以通过计算机程序指令来实现框图和/或流程图示图的一个块以及框图和/或流程图示图的块的组合。可以将这些计算机程序指令提供给通用计算机、专用计算机的处理器和/或其它可编程数据处理装置，以产生机器，使得经由计算机处理器和/或其它可编程数据处理装置执行的指令创建用于实现框图和/或流程图块中所指定的功能/动作的方法。
相应地，还可以用硬件和/或软件(包括固件、驻留软件、微码等)来实施本申请。更进一步地，本申请可以采取计算机可使用或计算机可读存储介质上的计算机程序产品的形式，其具有在介质中实现的计算机可使用或计算机可读程序代码，以由指令执行系统来使用或结合指令执行系统而使用。在本申请上下文中，计算机可使用或计算机可读介质可以是任意介质，其可以包含、存储、通信、传输、或传送程序，以由指令执行系统、装置或设备使用，或结合指令执行系统、装置或设备使用。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种加抖信号生成方法，其特征在于，应用于小数分频锁相环，所述小数分频锁相环包括LFSR和DSM，该方法包括：
基于输入时钟信号、所述LFSR生成的当前伪随机二进制序列以及预设二进制序列，确定处理后时钟信号，其中，所述LFSR生成的伪随机二进制序列包括所述预设二进制序列；
在处理后时钟信号的控制下，通过所述LFSR生成下一个伪随机二进制序列，并基于所述下一个伪随机二进制序列中预设比特位的伪随机二进制码生成加抖信号，其中，若所述当前伪随机二进制序列为首个伪随机二进制序列，则通过所述LFSR基于所述首个伪随机二进制序列中所述预设比特位的伪随机二进制码生成加抖信号，所述首个伪随机二进制序列为所述移位寄存器基于自身的时钟信号生成的；
将所述加抖信号输入至所述DSM的输入端。
2.如权利要求1所述的方法，其特征在于，所述基于输入时钟信号、所述LFSR生成的当前伪随机二进制序列以及预设二进制序列，确定处理后时钟信号，包括：
若确定所述当前伪随机二进制序列与预设二进制序列相同，则在下一个时钟周期控制所述处理后时钟信号保持低电平信号；
若确定所述当前伪随机二进制序列与预设二进制序列不同，则在所述下一个时钟周期控制所述处理后时钟信号与所述输入时钟信号相同。
3.如权利要求2所述的方法，其特征在于，所述若确定所述当前伪随机二进制序列与预设二进制序列相同，则在下一个时钟周期控制所述处理后时钟信号保持低电平信号，包括：
若确定所述当前伪随机二进制序列与预设二进制序列相同，则控制时钟处理标志信号第一次翻转，其中，第一次翻转后的时钟处理标志信号的状态与所述时钟处理标志信号的初始状态相反；
在第一次翻转后的时钟处理标志信号的控制下，在下一个时钟周期控制所述处理后时钟信号保持低电平信号。
4.如权利要求3所述的方法，其特征在于，所述控制时钟处理标志信号第一次翻转后，该方法还包括：
若确定所述当前伪随机二进制序列与预设二进制序列相同，则控制时钟处理标志信号第二次翻转，其中，第二次翻转后的时钟处理标志信号的状态与所述时钟处理标志信号的初始状态相同；
在第二次翻转后的时钟处理标志信号的控制下，在下一个时钟周期控制所述处理后时钟信号与所述输入时钟信号相同。
5.如权利要求2所述的方法，其特征在于，所述在处理后时钟信号的控制下，通过所述LFSR输出下一个伪随机二进制序列，包括：
若在所述下一个时钟周期，所述处理后时钟信号保持所述低电平信号，则通过所述LFSR输出的下一个伪随机二进制序列与所述LFSR输出的当前伪随机二进制序列相同。
6.如权利要求1～5任一所述的方法，其特征在于，所述基于所述下一个伪随机二进制序列中预设比特位的伪随机二进制码生成加抖信号，包括：
若所述下一个伪随机二进制序列中预设比特位的伪随机二进制码为高电平信号，则将“+1”作为所述加抖信号；
若所述下一个伪随机二进制序列中预设比特位的伪随机二进制码为低电平信号，则将“-1”作为所述加抖信号。
7.一种加抖信号生成设备，其特征在于，应用于小数分频锁相环，所述小数分频锁相环包括LFSR和DSM，该加抖信号生成设备包括：处理器，用于存储处理器可执行指令的存储器；其中，所述处理器通过运行所述可执行指令以实现如下步骤：
基于输入时钟信号、所述LFSR生成的当前伪随机二进制序列以及预设二进制序列，确定处理后时钟信号，其中，所述LFSR生成的伪随机二进制序列包括所述预设二进制序列；
在处理后时钟信号的控制下，通过所述LFSR生成下一个伪随机二进制序列，并基于所述下一个伪随机二进制序列中预设比特位的伪随机二进制码生成加抖信号，其中，若所述当前伪随机二进制序列为首个伪随机二进制序列，则通过所述LFSR基于所述首个伪随机二进制序列中所述预设比特位的伪随机二进制码生成加抖信号，所述首个伪随机二进制序列为所述移位寄存器基于自身的时钟信号生成的；
将所述加抖信号输入至所述DSM的输入端。
8.如权利要求7所述的设备，其特征在于，所述处理器具体用于：
若确定所述当前伪随机二进制序列与预设二进制序列相同，则在下一个时钟周期控制所述处理后时钟信号保持低电平信号；
若确定所述当前伪随机二进制序列与预设二进制序列不同，则在所述下一个时钟周期控制所述处理后时钟信号与所述输入时钟信号相同。
9.一种加抖信号生成装置，其特征在于，应用于小数分频锁相环，所述小数分频锁相环包括LFSR和DSM，包括：
确定模块，用于基于输入时钟信号、所述LFSR生成的当前伪随机二进制序列以及预设二进制序列，确定处理后时钟信号，其中，所述LFSR生成的伪随机二进制序列包括所述预设二进制序列；
生成模块，用于在处理后时钟信号的控制下，通过所述LFSR生成下一个伪随机二进制序列，并基于所述下一个伪随机二进制序列中预设比特位的伪随机二进制码生成加抖信号，其中，若所述当前伪随机二进制序列为首个伪随机二进制序列，则通过所述LFSR基于所述首个伪随机二进制序列中所述预设比特位的伪随机二进制码生成加抖信号，所述首个伪随机二进制序列为所述移位寄存器基于自身的时钟信号生成的；
输出模块，用于将所述加抖信号输入至所述DSM的输入端。
10.一种小数分频锁相环，其特征在于，包括：鉴频鉴相器、电荷泵、环路滤波器、压控振荡器、分频器、DSM、LFSR以及如权利要求7或8所述的加抖信号生成设备。
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