CN116961622B - 一种可动态调整计算速度的iir滤波器 - Google Patents

Abstract

本发明公开了一种可动态调整计算速度的IIR滤波器，涉及IIR滤波器技术领域，包括控制器、存储器、总线模块和IIR滤波加速模块，IIR滤波加速模块包括乘法器运算单元、累加器运算单元、副乘法器运算单元和副累加器运算单元，所述副乘法器运算单元和所述副累加器运算单元用于在计算前数据y[n]的同时，提前对未来M个y值进行运算。效果是，本发明通过在IIR滤波加速模块中增加副乘法器运算单元和副累加器运算单元，能够复用芯片内部的乘法以及累加器资源，在面积不变的前提下，通过寄存器动态调整乘法器和累加器的数量，加快IIR（无限长单位冲激响应）滤波器数据的处理速度。

Description

一种可动态调整计算速度的IIR滤波器

技术领域

本发明涉及IIR滤波器技术领域，更具体地说，它涉及一种可动态调整计算速度的IIR滤波器。

背景技术

IIR（无限长单位冲激响应）滤波器采用递归型结构，即结构上带有反馈环路，也被称为递归滤波器，IIR滤波器是用于数字信号处理应用的主要数字滤波器之一。

目前，现有的IIR（无限长单位冲激响应）滤波器采用的滤波方程为其中，N、M表示滤波器的阶数，y[n]为输出时间序列，x[n]为输入时间序列，a、b为滤波器系数。基于上述方程硬件实现的方法主要包括以下两种：串行方法，内部存在一套乘法器与累计器的运算单元，每次计算y[n]都需要M+N个节拍，该方法由于计算时间长，处理速度主要瓶颈，尤其是当M+N较大时；并行方法，内部存在M+N套乘法器与累计器的运算单元，每次计算y[n]只需要1个节拍，该方法除了第一次取数据需要等待输入M+N节拍，此后每次完成一个新的y值计算仅需要读取x[n]，与上一次运算中存在的M+N-1个读取值组成新的参数进行计算y[n]，该方法每个节拍都可以计算出1个y值，加快处理速度。但是该方法在实现过程中，由于需要M+N个乘法器与累加器，会造成极大的资源开销。

发明内容

针对现有技术存在的不足，本发明的目的在于提供一种可动态调整计算速度的IIR滤波器，旨在解决上述技术问题。

为实现上述目的，本发明提供了如下技术方案：一种可动态调整计算速度的IIR滤波器，

作为本发明进一步的方案：包括：

存储器，所述存储器用于存储输入的数据样本和运算过程中产生的中间数据；

控制器，所述控制器用于产生读写控制信号和运算控制信号；

总线模块，用于对输入和输出的信号进行模数转换；

IIR滤波加速模块，用于读出存储器中的数据样本和中间数据并进行IIR滤波加速运算，所述IIR滤波加速模块包括乘法器运算单元、累加器运算单元、副乘法器运算单元和副累加器运算单元；

其中，所述乘法器运算单元用于将从存储器中读取的数据进行数据相乘处理；所述累加器运算单元用于将进行数据相乘处理后的数据值进行累加处理；所述副乘法器运算单元和所述副累加器运算单元用于在计算前数据y[n]的同时，提前对未来M个y值进行运算。

作为本发明进一步的方案：所述副乘法器运算单元和所述副累加器运算单元在进行运算时的具体步骤包括：

将x[n]与b[0]进行乘法运算，同时，提前将x[n]与b[1]进行乘法运算后的数据值 输入累加器运算单元中，等待与下一拍数x[n-1]b[2]进行累加；

将y[n-1]a[1]进行乘法运算，同时，将下一次计算y[n+1]时需要的y[n-1]a [2]提前计算好并与之前结果进行累加；

以此类推，最终当计算完成y[n]后，只需要在下一节拍中在副累加器运算单元中 累加上x[n+1]b[0]以及y[n]a[1]，即可完成对y[n+1]的计算。

作为本发明进一步的方案：根据求卷积在硬件中实现的特性，求所述y[n]需要用到的x的取值范围为（x[n-N],x[n]），y的取值范围为（y[n-M],y[n-1]），其中，（x[n-N+1],x[n]）以及（y[n-M+1],y[n-1]）会在下次求y[n+1]时被用到。同理，（x[n-N+2],x[n]）（y[n-M+2],y[n-1]）会在求y[n+2]时被使用。

作为本发明进一步的方案：所述副乘法器运算单元的数量与所述副累加器运算单元的数量相同，且所述副乘法器运算单元的数量与所述副累加器运算单元的数量是通过所述寄存器进行动态选择配置。

作为本发明进一步的方案：所述副乘法器运算单元的数量P和所述副累加器运算单元的数量P的取值范围为0≤P＜M+N。

作为本发明进一步的方案：所述总线模块包括信号输入单元和信号输出单元，所述信号输入单元设置为A/D信号转换器件，所述信号输出单元设置为D/A信号转换器件。

作为本发明进一步的方案：使用所述可动态调整计算速度的IIR滤波器的硬件实现方法为串行方法。

采用本发明实施例提供的技术方案，与现有技术相比，至少具有以下有益效果：

本发明所提供的一种可动态调整计算速度的IIR滤波器，包括控制器、存储器、总线模块和IIR滤波加速模块，其中，存储器用于存储输入的数据样本和运算过程中产生的中间数据，控制器用于产生读写控制信号和运算控制信号，所述总线模块用于对输入和输出的信号进行模数转换，所述IIR滤波加速模块包括乘法器运算单元、累加器运算单元、副乘法器运算单元和副累加器运算单元，通过设置有副乘法器运算单元和副累加器运算单元，相比现有的IIR滤波器，增加的副乘法器运算单元和副累加器运算单元能够复用芯片内部的乘法以及累加器资源，不需要额外增加N+M个乘法器与累加器，大大减少资源开销，且在面积不变的前提下，通过寄存器动态调整乘法器和累加器的数量，加快IIR（无限长单位冲激响应）滤波器数据的处理速度。

附图说明

为了更清楚的说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。

图1为现有技术中的IIR滤波器采用的主流信号图；

图2为现有技术中的IIR滤波器常用的硬件结构框图；

图3为本发明实施例提供的一种可动态调整计算速度的IIR滤波器的结构示意图；

图4为本发明实施例提供的一种可动态调整计算速度的IIR滤波器在P=1的情况下计算N=6，M=3的节拍时序图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整的描述，显然所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本发明的描述中，需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

参照图1至图4对本发明一种可动态调整计算速度的IIR滤波器实施例做进一步说明。

请继续参阅图3和图4，本发明实施例提供了一种可动态调整计算速度的IIR滤波器，包括：

存储器，所述存储器用于存储输入的数据样本和运算过程中产生的中间数据；

控制器，所述控制器用于产生读写控制信号和运算控制信号；

总线模块，用于对输入和输出的信号进行模数转换；示例性的，1总线模块包括信号输出单元和信号输入单元，所述信号输入单元设置为A/D信号转换器件，所述信号输出单元设置为D/A信号转换器件；

IIR滤波加速模块，用于读出存储器中的数据样本和中间数据并进行IIR滤波加速运算，所述IIR滤波加速模块包括乘法器运算单元、累加器运算单元、副乘法器运算单元和副累加器运算单元；

其中，所述乘法器运算单元用于将从存储器中读取的数据进行数据相乘处理；所述累加器运算单元用于将进行数据相乘处理后的数据值进行累加处理；所述副乘法器运算单元和所述副累加器运算单元用于在计算前数据y[n]的同时，提前对未来M个y值进行运算。

在一种实施例中，所述IIR滤波加速模块中除了现有的乘法器运算单元和累加器运算单元以外，所述副乘法器运算单元和副累加器运算单元都是增加的，且增加的所述副乘法器运算单元的数量和副累加器运算单元的数量相同，所述副乘法器运算单元的数量与所述副累加器运算单元的数量是通过寄存器进行动态选择配置。在现有的IIR（无限长单位冲激响应）滤波器采用的滤波方程中，,其中，N、M表示滤波器的阶数，根据M与N的数值范围，限定所述副乘法器运算单元的数量P和所述副累加器运算单元的数量P的取值范围为0≤P＜M+N。相比现有的IIR滤波器在进行串行方法实现的过程中需要N+M个乘法器和累加器的情况，大大减少资源开销。

在一种实施例中，所述副乘法器运算单元和所述副累加器运算单元在进行运算时的具体步骤包括：

将x[n]与b[0]进行乘法运算，同时，提前将x[n]与b[1]进行乘法运算后的数据值 输入累加器运算单元中，等待与下一拍数x[n-1]b[2]进行累加；

将y[n-1]a[1]进行乘法运算，同时，将下一次计算y[n+1]时需要的y[n-1]a [2]提前计算好并与之前结果进行累加；

以此类推，最终当计算完成y[n]后，只需要在下一节拍中在副累加器运算单元中 累加上x[n+1]b[0]以及y[n]a[1]，即可完成对y[n+1]的计算。

在上述实施例中，根据求卷积在硬件中实现的特性，求所述y[n]需要用到的x的取值范围为（x[n-N],x[n]），y的取值范围为（y[n-M],y[n-1]），其中，（x[n-N+1],x[n]）以及（y[n-M+1],y[n-1]）会在下次求y[n+1]时被用到。同理，（x[n-N+2],x[n]）（y[n-M+2],y[n-1]）会在求y[n+2]时被使用。

请继续参阅图4，在一种实施例中，取P=1，N=6，M=3，以一个N=6，M=3阶的IIR滤波器为例，采用串行的方式进行计算，每次完成一个y数据的计算，需要的节拍数为6+3=9拍，示例性的，求y[5]时，需要计算的步骤如下：

1.读取x[0]，计算b[5]x[0]，并在累加器中进行存储；

2.读取x[1]，计算b[4]x[1]，并与步骤1的结果进行累加存储；

3.读取x[2]，计算b[3]x[2]，并与步骤2的结果进行累加存储；

4.读取x[3]，计算b[2]x[3]，并与步骤3的结果进行累加存储；

5.读取x[4]，计算b[1]x[4]，并与步骤4的结果进行累加存储；

6.读取x[5]，计算b[0]x[5]，并与步骤5的结果进行累加存储；

7.读取y[4]，计算a[1]y[4]，并与步骤6的结果进行累加存储；

8.读取y[3]，计算a[2]y[3]，并与步骤7的结果进行累加存储；

9.读取y[2]，计算a[3]y[2]，并与步骤8的结果进行累加存储，完成y[n]的计算。

在上述实施例中，一个N=6，M=3阶的IIR滤波器需要计算的次数以及结果参考如下表一所示：

表一

在一种实施例中，采用本发明所提供的一种可动态调整计算速度的IIR滤波器进行计算时，假设目前硬件中可以使用1个副乘法器和1个副累加器，则计算的步骤如下：

1.读取x[0]，计算b[5]x[0]，并在主累加器中进行存储；

2.读取x[1]，计算b[4]x[1]， 并在主累加器中与步骤1的主累加器结果进行累 加存储，同时计算b[5]x[1]并在副累加器中进行存储；

3.读取x[2]，计算b[3]x[2]， 并在主累加器中与步骤2的主累加器结果进行累 加存储，同时计算b[4]x[2]并在副累加器中与步骤2的副累加器结果进行累加存储；

4.读取x[3]，计算b[2]x[3]， 并在主累加器中与步骤3的主累加器结果进行累 加存储，同时计算b[3]x[3]并在副累加器中与步骤3的副累加器结果进行累加存储；

5.读取x[4]，计算b[1]x[4]， 并在主累加器中与步骤4的主累加器结果进行累 加存储，同时计算b[2]x[4]并在副累加器中与步骤4的副累加器结果进行累加存储；

6.读取x[5]，计算b[0]x[5]， 并在主累加器中与步骤5的主累加器结果进行累 加存储，同时计算b[1]x[5]并在副累加器中与步骤5的副累加器结果进行累加存储；

7.读取y[2]，计算a[3]y[2]， 并在主累加器中与步骤6的主累加器结果进行累 加存储；

8.读取y[3]，计算a[2]y[3]， 并在主累加器中与步骤7的主累加器结果进行累 加存储，同时计算a[3]y[3]并在副累加器中与步骤6的副累加器结果进行累加存储；

9.读取y[4]，计算a[1]y[4]，s 并在主累加器中与步骤8的主累加器结果进行累 加，最终求得y[5]，同时计算a[2]y[4]并在副累加器中与步骤8的副累加器结果进行累加 存储；

10.将步骤9计算好的y[5]，进行a[1]y[5]计算，并在副累加器中与步骤9的副累 加器结果进行累加存储；

11.读取x[6]，计算b[0]x[6]并在副累加器中与步骤6的副累加器结果进行累 加，最终求得y[6]

通过上述计算步骤可以看出，原本串行计算y[5]以及y[6]需要的节拍总数为18个节拍，采用新的结构后，计算上面两个数据总节拍数变为11个节拍，很明显，节拍总数减少了许多，提高了计算速度。而且，上述实施例仅仅在增加1个副乘法器和1个副累加器的情况下，如果硬件资源富裕的情况下，选择更多的副乘法器和副累加器，将会更多的提高计算速度。

本发明提供的一种可动态调整计算速度的IIR滤波器，通过设置有IIR滤波加速模块，相比现有的IIR滤波器，本发明实施例在IIR滤波加速模块中增加了副乘法器运算单元和副累加器运算单元，且副乘法器运算单元和副累加器运算单元的数量低于M+N，减少了资源开销，同时，在面积不变的前提下，通过寄存器动态调整乘法器和累加器的数量，加快IIR（无限长单位冲激响应）滤波器数据的处理速度。

以上所述仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (5)

1.一种可动态调整计算速度的IIR滤波器，其特征在于，包括：

存储器，所述存储器用于存储输入的数据样本和运算过程中产生的中间数据；

控制器，所述控制器用于产生读写控制信号和运算控制信号；

总线模块，用于对输入和输出的信号进行模数转换；

IIR滤波加速模块，用于读出存储器中的数据样本和中间数据并进行IIR滤波加速运算，所述IIR滤波加速模块包括乘法器运算单元、累加器运算单元、副乘法器运算单元和副累加器运算单元；

其中，所述乘法器运算单元用于将从存储器中读取的数据进行数据相乘处理；所述累加器运算单元用于将进行数据相乘处理后的数据值进行累加处理；所述副乘法器运算单元和所述副累加器运算单元用于在计算前数据y[n]的同时，提前对未来M个y值进行运算；

所述副乘法器运算单元和所述副累加器运算单元在进行运算时的具体步骤包括：

将x[n]与b[0]进行乘法运算，同时，提前将x[n]与b[1]进行乘法运算后的数据值输入累加器运算单元中，等待与下一拍数x[n-1]*b[2]进行累加；

将y[n-1]*a[1]进行乘法运算，同时，将下一次计算y[n+1]时需要的y[n-1]*a[2]提前计算好并与之前结果进行累加；

以此类推，最终当计算完成y[n]后，只需要在下一节拍中在副累加器运算单元中累加上x[n+1]*b[0]以及y[n]*a[1]，即可完成对y[n+1]的计算；

其中，所述副乘法器运算单元的数量与所述副累加器运算单元的数量相同，且所述副乘法器运算单元的数量与所述副累加器运算单元的数量是通过寄存器进行动态选择配置。

2.根据权利要求1所述的一种可动态调整计算速度的IIR滤波器，其特征在于，根据求卷积在硬件中实现的特性，求所述y[n]需要用到的x的取值范围为（x[n-N],x[n]），y的取值范围为（y[n-M],y[n-1]），其中，（x[n-N+1],x[n]）以及（y[n-M+1],y[n-1]）会在下次求y[n+1]时被用到，同理，（x[n-N+2],x[n]）（y[n-M+2],y[n-1]）会在求y[n+2]时被使用。

3.根据权利要求1所述的一种可动态调整计算速度的IIR滤波器，其特征在于，所述副乘法器运算单元的数量P和所述副累加器运算单元的数量P的取值范围为0≤P＜M+N。

4.根据权利要求1所述的一种可动态调整计算速度的IIR滤波器，其特征在于，所述总线模块包括信号输入单元和信号输出单元，所述信号输入单元设置为A/D信号转换器件，所述信号输出单元设置为D/A信号转换器件。

5.根据权利要求1所述的一种可动态调整计算速度的IIR滤波器，其特征在于，使用所述可动态调整计算速度的IIR滤波器的硬件实现方法为串行方法。