CN116953478A - 用于集成电路的超低失效率分析方法、装置和计算设备 - Google Patents
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Abstract
本发明的实施方式提供了一种用于集成电路的超低失效率分析方法、装置和计算设备。该方法包括：确定压扩因子总集合；每一压扩因子分别对应一个失效样本数量；根据预设失效阈值将压扩因子总集合拆分为第一压扩因子集合和第二压扩因子集合；确定第二压扩因子集合中每一第二压扩因子对应的采样点总数量；根据各个采样点总数量以及各个第二失效样本数量，确定第二压扩因子集合中各个第二压扩因子分别对应的压扩区间；根据第一压扩因子集合、第二压扩因子集合以及各个第二压扩因子分别对应的压扩区间，通过凸优化算法确定待估计集成电路的实际失效率。本发明能够在采样得到的失效样本数目极小的情况下，对大规模集成电路的超低失效率进行准确的估计。
Description
技术领域
本发明的实施方式涉及集成电路技术领域，更具体地，本发明的实施方式涉及一种用于集成电路的超低失效率分析方法、装置和计算设备。
背景技术
本部分旨在为权利要求书中陈述的本发明的实施方式提供背景或上下文。此处的描述不因为包括在本部分中就承认是现有技术。
近年来，随着集成电路(Integrated Circuit，IC)特征尺寸的不断缩小和集成度的不断提高，IC制造过程中所引入的工艺偏差日益严重。工艺偏差通常可以表征为器件参数的失配/偏差。尽管业界已经采用了各种方法(如分辨率增强技术RET等)来对其进行控制，但是器件参数的这种随机波动仍然使得整个芯片的性能响应极易偏离设计指标，造成严重的成品率问题。因此，超大规模集成电路的设计和优化必须仔细分析工艺偏差对系统失效和性能不确定性的影响，并将失效率作为系统性能优化的关键指标。
值得注意的是，对大规模集成电路的失效率进行准确估计并非易事。由于当前片上系统通常包含数百万、甚至上千万个电路单元，一旦有一个单元失效，整个系统都会失效。因此，为保证足够高的成品率，每个单元必须具有极低的失效率。例如，对于含有上百万(即106)个位单元的SRAM阵列，单个单元的失效率(即单元级失效率)必须低于10-6，否则整个阵列中至少有一个位单元无法正常工作，整个电路就失效了。为估算这种极低失效率，可以使用子集仿真(Subset Simulation，SUS)方法，SUS通过引入一组中间失效事件，将极低的单元失效率(量级为10-8～10-6)转化为多个估算成本较低的中间失效事件条件概率(量级为10-2～10-1)的乘积，但是这一方法的估计精度与初始采样点密切相关，较易陷入局部最优。因此，如何在采样得到的失效样本数目极小的情况下，对大规模集成电路的超低失效率进行较为准确的估计，对大规模集成电路系统的设计和优化具有重要意义。
发明内容
在本上下文中，本发明的实施方式期望提供一种用于集成电路的超低失效率分析方法、装置和计算设备。
在本发明实施方式的第一方面中，提供了一种用于集成电路的超低失效率分析方法，包括：
确定压扩因子总集合；其中，所述压扩因子总集合中包含多个压扩因子，且任意两个压扩因子均不相同；每一压扩因子分别对应一个失效样本数量；
根据预设失效阈值将所述压扩因子总集合拆分为第一压扩因子集合和第二压扩因子集合；其中，所述第一压扩因子集合中包含的每一第一压扩因子对应的第一失效样本数量大于等于所述预设失效阈值，所述第二压扩因子集合中包含的每一第二压扩因子对应的第二失效样本数量小于所述预设失效阈值；
确定所述第二压扩因子集合中每一第二压扩因子对应的采样点总数量；
根据各个所述采样点总数量以及各个所述第二失效样本数量，确定所述第二压扩因子集合中各个第二压扩因子分别对应的压扩区间；其中，所述压扩区间包括待估计集成电路的压扩失效率的压扩上界和压扩下界；
根据所述第一压扩因子集合、所述第二压扩因子集合以及各个第二压扩因子分别对应的压扩区间，通过凸优化算法确定所述待估计集成电路的实际失效率。
在本实施方式的一个实施例中，若一个目标第二压扩因子对应的目标第二失效样本数量为0，根据所述目标第二压扩因子对应的目标采样点总数量以及所述目标第二失效样本数量，确定所述第二压扩因子集合中各个第二压扩因子分别对应的压扩区间，包括：
确定待估计集成电路的压扩失效率的压扩下界为0；
根据所述目标采样点总数量和预设参数，确定所述待估计集成电路的压扩失效率的压扩上界；其中，所述压扩失效率的压扩上界的第一计算不等式为：
其中，α为所述预设参数，为所述目标采样点总数量，/>为所述待估计集成电路的压扩失效率；
根据所述压扩上界和所述压扩下界，确定所述目标第二压扩因子对应的压扩区间。
在本实施方式的一个实施例中，若一个目标第二压扩因子对应的目标第二失效样本数量大于0且所述目标第二失效样本数量小于所述预设失效阈值，根据所述目标第二压扩因子对应的目标采样点总数量以及所述目标第二失效样本数量，确定所述第二压扩因子集合中各个第二压扩因子分别对应的压扩区间，包括：
根据所述目标采样点总数量、预设参数以及所述目标第二失效样本数量，确定待估计集成电路的压扩失效率的压扩上界和压扩下界；其中，所述压扩失效率的压扩上界和压扩下界的第二计算不等式为：
其中，α为所述预设参数，为所述目标采样点总数量，/>为所述目标第二失效样本数量，/>为所述待估计集成电路的压扩失效率；
根据所述压扩上界和所述压扩下界，确定所述目标第二压扩因子对应的压扩区间。
在本实施方式的一个实施例中，所述根据所述第一压扩因子集合、所述第二压扩因子集合以及各个第二压扩因子分别对应的压扩区间，通过凸优化算法确定所述待估计集成电路的实际失效率，包括：
根据所述第一压扩因子集合、所述第二压扩因子集合以及各个第二压扩因子分别对应的压扩区间，通过凸优化算法确定目标系数；
根据预设矩阵对所述目标系数进行计算，得到对数的估计值；
对所述对数的估计值进行计算，得到所述待估计集成电路的实际失效率。
在本实施方式的一个实施例中，所述凸优化算法为：
(q2＝1,2,…,Q2)
其中，
(q1＝1,2,…,Q1)
其中，为所述第一压扩因子集合中的任一第一压扩因子，/>为所述第二压扩因子集合中的任一第二压扩因子，/>为所述压扩区间中的压扩上界，/>为所述压扩区间中的压扩下界，/>为压扩失效率，所述目标系数为Θ＝[αβγ]T。
在本发明实施方式的第二方面中，提供了一种
用于集成电路的超低失效率分析装置，包括：
第一确定单元，用于确定压扩因子总集合；其中，所述压扩因子总集合中包含多个压扩因子，且任意两个压扩因子均不相同；每一压扩因子分别对应一个失效样本数量；
拆分单元，用于根据预设失效阈值将所述压扩因子总集合拆分为第一压扩因子集合和第二压扩因子集合；其中，所述第一压扩因子集合中包含的每一第一压扩因子对应的第一失效样本数量大于等于所述预设失效阈值，所述第二压扩因子集合中包含的每一第二压扩因子对应的第二失效样本数量小于所述预设失效阈值；
第二确定单元，用于确定所述第二压扩因子集合中每一第二压扩因子对应的采样点总数量；
第三确定单元，用于根据各个所述采样点总数量以及各个所述第二失效样本数量，确定所述第二压扩因子集合中各个第二压扩因子分别对应的压扩区间；其中，所述压扩区间包括待估计集成电路的压扩失效率的压扩上界和压扩下界；
第四确定单元，用于根据所述第一压扩因子集合、所述第二压扩因子集合以及各个第二压扩因子分别对应的压扩区间，通过凸优化算法确定所述待估计集成电路的实际失效率。
在本实施方式的一个实施例中，若一个目标第二压扩因子对应的目标第二失效样本数量为0，所述第三确定单元根据所述目标第二压扩因子对应的目标采样点总数量以及所述目标第二失效样本数量，确定所述第二压扩因子集合中各个第二压扩因子分别对应的压扩区间的方式具体为：
确定待估计集成电路的压扩失效率的压扩下界为0；
根据所述目标采样点总数量和预设参数，确定所述待估计集成电路的压扩失效率的压扩上界；其中，所述压扩失效率的压扩上界的第一计算不等式为：
其中，α为所述预设参数，为所述目标采样点总数量，/>为所述待估计集成电路的压扩失效率；
根据所述压扩上界和所述压扩下界，确定所述目标第二压扩因子对应的压扩区间。
在本实施方式的一个实施例中，若一个目标第二压扩因子对应的目标第二失效样本数量大于0且所述目标第二失效样本数量小于所述预设失效阈值，所述第三确定单元根据所述目标第二压扩因子对应的目标采样点总数量以及所述目标第二失效样本数量，确定所述第二压扩因子集合中各个第二压扩因子分别对应的压扩区间的方式具体为：
根据所述目标采样点总数量、预设参数以及所述目标第二失效样本数量，确定待估计集成电路的压扩失效率的压扩上界和压扩下界；其中，所述压扩失效率的压扩上界和压扩下界的第二计算不等式为：
其中，α为所述预设参数，为所述目标采样点总数量，/>为所述目标第二失效样本数量，/>为所述待估计集成电路的压扩失效率；
根据所述压扩上界和所述压扩下界，确定所述目标第二压扩因子对应的压扩区间。
在本发明实施方式的第三方面中，提供了一种计算设备，所述计算设备包括：至少一个处理器、存储器和输入输出单元；其中，所述存储器用于存储计算机程序，所述处理器用于调用所述存储器中存储的计算机程序来执行第一方面中任一项所述的方法。
在本发明实施方式的第四方面中，提供了一种计算机可读存储介质，其包括指令，当其在计算机上运行时，使得计算机执行第一方面中任一项所述的方法。
根据本发明实施方式的用于集成电路的超低失效率分析方法、装置和计算设备，能够确定压扩因子总集合，并且可以根据每个压扩因子对应的失效样本数量将压扩因子总集合分割为第一压扩因子集合和第二压扩因子集合；其中，第二压扩因子集合中的第二压扩因子对应的第二失效样本数量均小于预设失效阈值；因此，可以基于失效样本数量较少的第二压扩因子集合，确定出各个第二压扩因子分别对应的压扩区间；以及可以根据第一压扩因子集合、第二压扩因子集合以及各个第二压扩因子分别对应的压扩区间，通过凸优化算法确定待估计集成电路的实际失效率。从而在采样得到的失效样本数目极小的情况下，对大规模集成电路的超低失效率进行较为准确的估计。
附图说明
通过参考附图阅读下文的详细描述，本发明示例性实施方式的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例性而非限制性的方式示出了本发明的若干实施方式，其中：
图1为本发明一实施例提供的用于集成电路的超低失效率分析方法的流程示意图；
图2为本发明一实施例提供的用于集成电路的超低失效率分析装置的结构示意图；
图3示意性地示出了本发明实施例的一种介质的结构示意图；
图4示意性地示出了本发明实施例的一种计算设备的结构示意图。
在附图中，相同或对应的标号表示相同或对应的部分。
具体实施方式
下面将参考若干示例性实施方式来描述本发明的原理和精神。应当理解，给出这些实施方式仅仅是为了使本领域技术人员能够更好地理解进而实现本发明，而并非以任何方式限制本发明的范围。相反，提供这些实施方式是为了使本公开更加透彻和完整，并且能够将本公开的范围完整地传达给本领域的技术人员。
本领域技术人员知道，本发明的实施方式可以实现为一种系统、装置、设备、方法或计算机程序产品。因此，本公开可以具体实现为以下形式，即：完全的硬件、完全的软件(包括固件、驻留软件、微代码等)，或者硬件和软件结合的形式。
根据本发明的实施方式，提出了一种用于集成电路的超低失效率分析方法、装置和计算设备。
需要说明的是，附图中的任何元素数量均用于示例而非限制，以及任何命名都仅用于区分，而不具有任何限制含义。
下面参考本发明的若干代表性实施方式，详细阐释本发明的原理和精神。
示例性方法
下面参考图1，图1为本发明一实施例提供的用于集成电路的超低失效率分析方法的流程示意图。需要注意的是，本发明的实施方式可以应用于适用的任何场景。
图1所示的本发明一实施例提供的用于集成电路的超低失效率分析方法的流程，包括：
步骤S101，确定压扩因子总集合。
本发明实施例中，所述压扩因子总集合中包含多个压扩因子，且任意两个压扩因子均不相同；每一压扩因子分别对应一个失效样本数量。
本发明实施例中，可以对待估计集成电路进行主元分析，得到所述待估计集成电路的多维工艺偏差空间。
通常来说，待估计集成电路中的工艺偏差经过主元分析等处理后，可以采用M维独立的随机变量x＝[x1,x2,…,xM]T表征。即，所述多维工艺偏差空间中存在表征工艺偏差的随机变量。其中xm(m∈{1,2,…,M})相互独立，且满足均值为0，方差为1的标准正态分布，其联合概率密度函数(Probability Density Function，PDF)f(x)可以表示为高维正态分布：
这里||·||2表示向量的L2范数。则该待估计集成电路的失效率Pf可以通过如下积分得到：
其中：
Ω表示在工艺偏差参数空间内，不满足给定性能指标的全部失效区域(失效区域可以为失效样本)。
然而，对于具有极低失效率的集成电路，只有当工艺偏差x的采样点位于概率密度函数f(x)尾部区域内时，电路才会失效。也就是说，在工艺偏差空间内，采到失效点的概率非常小。我们需要进行极其大量的采样，才能够准确预估这种情况下得的极低失效率。
针对这一问题，可引入压扩因子s(压扩因子可以取多个值)，按比例放大x的标准差，得到压扩后的概率密度函数g(x,s)：
则压扩后的失效率Pg(s)可以表示为
举例来说，选取一个压扩因子对待估计集成电路的多维工艺偏差空间进行均匀划分，可以得到多个超矩形(该超矩形可以为样本的采样点)。
作为一种可选的实施方式，根据一个压扩因子对多维工艺偏差空间进行均匀划分，得到多个超矩形的方式具体可以为：
从多维工艺偏差空间中确定包含随机变量的多个待划分空间；其中，各个待划分空间的形状均相同；
根据预设的压扩因子对各个待划分空间进行均匀划分，得到多个超矩形；其中，每一待划分空间均对应多个超矩形，且各个超矩形的形状均相同。
其中，实施这种实施方式，可以通过压扩因子提升待估计集成电路中工艺偏差的失效点的获取概率。
举例来说，假设x有三维，就是说x可以在三维空间中某一给定范围内(比如每一维的取值都必须在-1到1的范围内)取点。然后我们可以对每一维都在-1到1范围的点构成的一个立方体进行均匀划分，例如，分成2x2x2共8个小立方体(可以把每小立方体视为一个超矩形)。工艺偏差在每个立方体中的可取值范围都是不相同的。但是每个小立方体的大小都可以假设是一样的。按照这种方法可以推广到高维，比如x有M维，可以划分成K个超矩形。
作为一种可选的实施方式，还可以从多个超矩形中确定失效超矩形(失效样本)。
本发明实施例中，所述失效超矩形为包含工艺偏差的超矩形，可以将压扩失效率Pg(s)近似为：
其中，Δx表示单个超矩形的体积，{k；k∈Ω}表示所有失效的超矩形区域。对上述压扩失效率Pg(s)求对数：
根据“软最大”理论，我们有：
因此，公式中的压扩失效率Pg(s)的对数可以表示为：
其中，
β＝-M,/>
若能够确定系数Θ＝[α，β，γ]T的取值，则令s＝1，直接求出原始失效率Pf的取值：
Pf＝Pg(s＝1)＝exp(α+γ)
问题在于，我们很难根据系数的物理定义直接确定各个系数的取值。例如，γ由落入失效区域Ω且原点x＝0附近的超矩形确定。具体为：
这个式子对括号内取最大值，即对取最小值，需要寻找距离原点最近的失效点，但是这通常无法直接找出。
在实践中，在不知道失效区域Ω的情况下，我们无法直接找出γ的值。
因此，可以确定采样点总数量Nq，以及确定失效超矩形的失效样本数量Kq，并获取预设失效阈值Tf。
若Kq>Tf，则首先给定压扩因子s的一组合理取值{sq；q＝1,2,…,Q}。对于每一个取值sq，采用蒙特卡洛方法，基于Nq个采样点，我们可以估计出其压扩失效率
这里满足如下高斯分布：
其中，方差
对求对数，并做一阶泰勒展开逼近得到：
因此，Q维随机变量向量：
满足如下联合高斯分布：
其中，
μg＝[logPg,1logPg,2…logPg,Q]T
接下来，采用最大似然法，求解如下优化问题：
从而得到系数Θ的最优解，其中：
进而基于得到的系数Θ的最优解确定出待估计集成电路的实际失效率。
本发明实施例中，根据中心极限定理，当Nq个采样点中失效点的数目(记为Kq)不少于一定阈值Tf(如10)时，压扩后的失效率可近似为满足高斯分布的随机变量。若得到的失效样本数目少于Tf，则/>不满足高斯分布，而且其估计值的方差很大，若直接采用上述方式得到的实际失效率的估计值误差太大。因此，可以采用步骤S102～步骤S105的方式对实际失效率进行估计。
步骤S102，根据预设失效阈值将所述压扩因子总集合拆分为第一压扩因子集合和第二压扩因子集合。
本发明实施例中，所述第一压扩因子集合中包含的每一第一压扩因子对应的第一失效样本数量大于等于所述预设失效阈值，所述第二压扩因子集合中包含的每一第二压扩因子对应的第二失效样本数量小于所述预设失效阈值。
举例来说，第一压扩因子集合可以为{sq1；q1＝1,2,…,Q1}，第一压扩因子集合中包含的每一第一压扩因子对应的第一失效样本数量可以为{Kq1；q1＝1,2,…,Q1}，第二压扩因子集合可以为{sq2；q2＝1,2,…,Q2}，即Q2＝Q-Q1，第二压扩因子集合中包含的每一第二压扩因子对应的第二失效样本数量可以为{Kq2；q2＝1,2,…,Q2}。
步骤S103，确定所述第二压扩因子集合中每一第二压扩因子对应的采样点总数量。
本发明实施例中，不同的第二压扩因子匹配的采样点总数量不同。
步骤S104，根据各个所述采样点总数量以及各个所述第二失效样本数量，确定所述第二压扩因子集合中各个第二压扩因子分别对应的压扩区间。
本发明实施例中，所述压扩区间包括待估计集成电路的压扩失效率的压扩上界和压扩下界。
本发明实施例中，若一个目标第二压扩因子对应的目标第二失效样本数量为0，根据所述目标第二压扩因子对应的目标采样点总数量以及所述目标第二失效样本数量，确定所述第二压扩因子集合中各个第二压扩因子分别对应的压扩区间的方式具体可以为：
确定待估计集成电路的压扩失效率的压扩下界为0；
根据所述目标采样点总数量和预设参数，确定所述待估计集成电路的压扩失效率的压扩上界；其中，所述压扩失效率的压扩上界的第一计算不等式为：
其中，α为所述预设参数，为所述目标采样点总数量，/>为所述待估计集成电路的压扩失效率；
根据所述压扩上界和所述压扩下界，确定所述目标第二压扩因子对应的压扩区间。
其中，实施这种实施方式，可以在目标第二失效样本数量为0的情况下，计算得到待估计集成电路的压扩失效率的压扩上界和压扩下界，提升获取压扩失效率的压扩上界和压扩下界的可靠性。
本发明实施例中，第一计算不等式可以为二项分布置信区间计算方法，α可以表示置信度，α的值可以人为设置，但是统计学上可以设置为0.95。通过求解这一不等式，我们可以得到的上界：
此时，的下界/>即失效率不能为负。
若一个目标第二压扩因子对应的目标第二失效样本数量大于0且所述目标第二失效样本数量小于所述预设失效阈值，根据所述目标第二压扩因子对应的目标采样点总数量以及所述目标第二失效样本数量，确定所述第二压扩因子集合中各个第二压扩因子分别对应的压扩区间，包括：
根据所述目标采样点总数量、预设参数以及所述目标第二失效样本数量，确定待估计集成电路的压扩失效率的压扩上界和压扩下界；其中，所述压扩失效率的压扩上界和压扩下界的第二计算不等式为：
其中，α为所述预设参数，为所述目标采样点总数量，/>为所述目标第二失效样本数量，/>为所述待估计集成电路的压扩失效率；
根据所述压扩上界和所述压扩下界，确定所述目标第二压扩因子对应的压扩区间。
其中，实施这种实施方式，可以在目标第二失效样本数量大于0且所述目标第二失效样本数量小于所述预设失效阈值的情况下，计算得到待估计集成电路的压扩失效率的压扩上界和压扩下界，提升获取压扩失效率的压扩上界和压扩下界的可靠性。
本发明实施例中，第二计算不等式也可以为二项分布置信区间计算方法。以及，不同的目标第二压扩因子匹配的采样点总数量不同，因此，在计算压扩失效率的压扩上界和压扩下界的过程中，使用的采样点总数量是根据与当前的目标第二失效样本数量对应的目标第二压扩因子确定的。
步骤S105，根据所述第一压扩因子集合、所述第二压扩因子集合以及各个第二压扩因子分别对应的压扩区间，通过凸优化算法确定所述待估计集成电路的实际失效率。
作为一种可选的实施方式，步骤S105根据所述第一压扩因子集合、所述第二压扩因子集合以及各个第二压扩因子分别对应的压扩区间，通过凸优化算法确定所述待估计集成电路的实际失效率的方式具体可以为：
根据所述第一压扩因子集合、所述第二压扩因子集合以及各个第二压扩因子分别对应的压扩区间，通过凸优化算法确定目标系数；
根据预设矩阵对所述目标系数进行计算，得到对数的估计值；
对所述对数的估计值进行计算，得到所述待估计集成电路的实际失效率。
其中，实施这种实施方式，可以通过凸优化算法对带约束的凸优化问题进行求解，得到最优的目标系数；进而可以基于目标系数计算得到实际失效率，从而提升实际失效率估计的准确性。
可选的，凸优化算法为：
(q2＝1,2,…,Q2)
其中，
(q1＝1,2,…,Q1)
其中，为所述第一压扩因子集合中的任一第一压扩因子，/>为所述第二压扩因子集合中的任一第二压扩因子，/>为所述压扩区间中的压扩上界，/>为所述压扩区间中的压扩下界，/>为压扩失效率，所述目标系数为Θ＝[αβγ]T。
本发明实施例中，可以使用凸优化求解器对带约束的凸优化问题进行求解，凸优化求解器可以为Sequential Least Squares Programming(SLSQP)等，对此，本发明实施例不做限定。
预设矩阵可以为c＝[1 0 1]T，并且根据目标系数Θ和预设矩阵，计算得到的对数的估计值可以为实际失效率Pf的对数估计值：
log Pf＝c·Θ
进而，可以对实际失效率Pf的对数估计值进行计算，得到待估计集成电路的实际失效率Pf。
本发明能够在采样得到的失效样本数目极小的情况下，对大规模集成电路的超低失效率进行较为准确的估计。此外，本发明还可以提升获取压扩失效率的压扩上界和压扩下界的可靠性。此外，本发明还可以提升获取压扩失效率的压扩上界和压扩下界的可靠性。此外，本发明还可以提升实际失效率估计的准确性。
示例性装置
在介绍了本发明示例性实施方式的方法之后，接下来，参考图2对本发明示例性实施方式的一种用于集成电路的超低失效率分析装置进行说明，该装置包括：
第一确定单元201，用于确定压扩因子总集合；其中，所述压扩因子总集合中包含多个压扩因子，且任意两个压扩因子均不相同；每一压扩因子分别对应一个失效样本数量；
拆分单元202，用于根据预设失效阈值将第一确定单元201确定的所述压扩因子总集合拆分为第一压扩因子集合和第二压扩因子集合；其中，所述第一压扩因子集合中包含的每一第一压扩因子对应的第一失效样本数量大于等于所述预设失效阈值，所述第二压扩因子集合中包含的每一第二压扩因子对应的第二失效样本数量小于所述预设失效阈值；
第二确定单元203，用于确定拆分单元202得到的所述第二压扩因子集合中每一第二压扩因子对应的采样点总数量；
第三确定单元204，用于根据第二确定单元203确定的各个所述采样点总数量以及各个所述第二失效样本数量，确定所述第二压扩因子集合中各个第二压扩因子分别对应的压扩区间；其中，所述压扩区间包括待估计集成电路的压扩失效率的压扩上界和压扩下界；
第四确定单元205，用于根据拆分单元202得到的所述第一压扩因子集合、所述第二压扩因子集合以及第三确定单元204确定的各个第二压扩因子分别对应的压扩区间，通过凸优化算法确定所述待估计集成电路的实际失效率。
作为一种可选的实施方式，若一个目标第二压扩因子对应的目标第二失效样本数量为0，所述第三确定单元204根据所述目标第二压扩因子对应的目标采样点总数量以及所述目标第二失效样本数量，确定所述第二压扩因子集合中各个第二压扩因子分别对应的压扩区间的方式具体为：
确定待估计集成电路的压扩失效率的压扩下界为0；
根据所述目标采样点总数量和预设参数，确定所述待估计集成电路的压扩失效率的压扩上界；其中，所述压扩失效率的压扩上界的第一计算不等式为：
其中，α为所述预设参数，为所述目标采样点总数量，/>为所述待估计集成电路的压扩失效率；
根据所述压扩上界和所述压扩下界，确定所述目标第二压扩因子对应的压扩区间。
其中，实施这种实施方式，可以在目标第二失效样本数量为0的情况下，计算得到待估计集成电路的压扩失效率的压扩上界和压扩下界，提升获取压扩失效率的压扩上界和压扩下界的可靠性。
作为一种可选的实施方式，若一个目标第二压扩因子对应的目标第二失效样本数量大于0且所述目标第二失效样本数量小于所述预设失效阈值，所述第三确定单元204根据所述目标第二压扩因子对应的目标采样点总数量以及所述目标第二失效样本数量，确定所述第二压扩因子集合中各个第二压扩因子分别对应的压扩区间的方式具体为：
根据所述目标采样点总数量、预设参数以及所述目标第二失效样本数量，确定待估计集成电路的压扩失效率的压扩上界和压扩下界；其中，所述压扩失效率的压扩上界和压扩下界的第二计算不等式为：
其中，α为所述预设参数，为所述目标采样点总数量，/>为所述目标第二失效样本数量，/>为所述待估计集成电路的压扩失效率；
根据所述压扩上界和所述压扩下界，确定所述目标第二压扩因子对应的压扩区间。
其中，实施这种实施方式，可以在目标第二失效样本数量大于0且所述目标第二失效样本数量小于所述预设失效阈值的情况下，计算得到待估计集成电路的压扩失效率的压扩上界和压扩下界，提升获取压扩失效率的压扩上界和压扩下界的可靠性。
作为一种可选的实施方式，所述第四确定单元205根据所述第一压扩因子集合、所述第二压扩因子集合以及各个第二压扩因子分别对应的压扩区间，通过凸优化算法确定所述待估计集成电路的实际失效率的方式具体为：
根据所述第一压扩因子集合、所述第二压扩因子集合以及各个第二压扩因子分别对应的压扩区间，通过凸优化算法确定目标系数；
根据预设矩阵对所述目标系数进行计算，得到对数的估计值；
对所述对数的估计值进行计算，得到所述待估计集成电路的实际失效率。
其中，实施这种实施方式，可以通过凸优化算法对带约束的凸优化问题进行求解，得到最优的目标系数；进而可以基于目标系数计算得到实际失效率，从而提升实际失效率估计的准确性。
其中，凸优化算法为：
(q21,2,…,Q2)
其中，
(q11,2,…,Q1)
其中，为所述第一压扩因子集合中的任一第一压扩因子，/>为所述第二压扩因子集合中的任一第二压扩因子，/>为所述压扩区间中的压扩上界，/>为所述压扩区间中的压扩下界，/>为压扩失效率，所述目标系数为Θ＝[α β γ]T。
本发明能够在采样得到的失效样本数目极小的情况下，对大规模集成电路的超低失效率进行较为准确的估计。此外，本发明还可以提升获取压扩失效率的压扩上界和压扩下界的可靠性。此外，本发明还可以提升获取压扩失效率的压扩上界和压扩下界的可靠性。此外，本发明还可以提升实际失效率估计的准确性。
示例性介质
在介绍了本发明示例性实施方式的方法和装置之后，接下来，参考图3对本发明示例性实施方式的计算机可读存储介质进行说明，请参考图3，其示出的计算机可读存储介质为光盘30，其上存储有计算机程序(即程序产品)，所述计算机程序在被处理器运行时，会实现上述方法实施方式中所记载的各步骤，例如，确定压扩因子总集合；其中，所述压扩因子总集合中包含多个压扩因子，且任意两个压扩因子均不相同；每一压扩因子分别对应一个失效样本数量；根据预设失效阈值将所述压扩因子总集合拆分为第一压扩因子集合和第二压扩因子集合；其中，所述第一压扩因子集合中包含的每一第一压扩因子对应的第一失效样本数量大于等于所述预设失效阈值，所述第二压扩因子集合中包含的每一第二压扩因子对应的第二失效样本数量小于所述预设失效阈值；确定所述第二压扩因子集合中每一第二压扩因子对应的采样点总数量；根据各个所述采样点总数量以及各个所述第二失效样本数量，确定所述第二压扩因子集合中各个第二压扩因子分别对应的压扩区间；其中，所述压扩区间包括待估计集成电路的压扩失效率的压扩上界和压扩下界；根据所述第一压扩因子集合、所述第二压扩因子集合以及各个第二压扩因子分别对应的压扩区间，通过凸优化算法确定所述待估计集成电路的实际失效率；各步骤的具体实现方式在此不再重复说明。
需要说明的是，所述计算机可读存储介质的例子还可以包括，但不限于相变内存(PRAM)、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、其他类型的随机存取存储器(RAM)、只读存储器(ROM)、电可擦除可编程只读存储器(EEPROM)、快闪记忆体或其他光学、磁性存储介质，在此不再一一赘述。
示例性计算设备
在介绍了本发明示例性实施方式的方法、装置和介质之后，接下来，参考图4对本发明示例性实施方式的用于集成电路的超低失效率分析的计算设备。
图4示出了适于用来实现本发明实施方式的示例性计算设备40的框图，该计算设备40可以是计算机系统或服务器。图4显示的计算设备40仅仅是一个示例，不应对本发明实施例的功能和使用范围带来任何限制。
如图4所示，计算设备40的组件可以包括但不限于：一个或者多个处理器或者处理单元401，系统存储器402，连接不同系统组件(包括系统存储器402和处理单元401)的总线403。
计算设备40典型地包括多种计算机系统可读介质。这些介质可以是任何能够被计算设备40访问的可用介质，包括易失性和非易失性介质，可移动的和不可移动的介质。
系统存储器402可以包括易失性存储器形式的计算机系统可读介质，例如随机存取存储器(RAM)4021和/或高速缓存存储器4022。计算设备40可以进一步包括其它可移动/不可移动的、易失性/非易失性计算机系统存储介质。仅作为举例，ROM4023可以用于读写不可移动的、非易失性磁介质(图4中未显示，通常称为“硬盘驱动器”)。尽管未在图4中示出，可以提供用于对可移动非易失性磁盘(例如“软盘”)读写的磁盘驱动器，以及对可移动非易失性光盘(例如CD-ROM，DVD-ROM或者其它光介质)读写的光盘驱动器。在这些情况下，每个驱动器可以通过一个或者多个数据介质接口与总线403相连。系统存储器402中可以包括至少一个程序产品，该程序产品具有一组(例如至少一个)程序模块，这些程序模块被配置以执行本发明各实施例的功能。
具有一组(至少一个)程序模块4024的程序/实用工具4025，可以存储在例如系统存储器402中，且这样的程序模块4024包括但不限于：操作系统、一个或者多个应用程序、其它程序模块以及程序数据，这些示例中的每一个或某种组合中可能包括网络环境的实现。程序模块4024通常执行本发明所描述的实施例中的功能和/或方法。
计算设备40也可以与一个或多个外部设备404(如键盘、指向设备、显示器等)通信。这种通信可以通过输入/输出(I/O)接口405进行。并且，计算设备40还可以通过网络适配器406与一个或者多个网络(例如局域网(LAN)，广域网(WAN)和/或公共网络，例如因特网)通信。如图4所示，网络适配器406通过总线403与计算设备40的其它模块(如处理单元401等)通信。应当明白，尽管图4中未示出，可以结合计算设备40使用其它硬件和/或软件模块。
处理单元401通过运行存储在系统存储器402中的程序，从而执行各种功能应用以及数据处理，例如，确定压扩因子总集合；其中，所述压扩因子总集合中包含多个压扩因子，且任意两个压扩因子均不相同；每一压扩因子分别对应一个失效样本数量；根据预设失效阈值将所述压扩因子总集合拆分为第一压扩因子集合和第二压扩因子集合；其中，所述第一压扩因子集合中包含的每一第一压扩因子对应的第一失效样本数量大于等于所述预设失效阈值，所述第二压扩因子集合中包含的每一第二压扩因子对应的第二失效样本数量小于所述预设失效阈值；确定所述第二压扩因子集合中每一第二压扩因子对应的采样点总数量；根据各个所述采样点总数量以及各个所述第二失效样本数量，确定所述第二压扩因子集合中各个第二压扩因子分别对应的压扩区间；其中，所述压扩区间包括待估计集成电路的压扩失效率的压扩上界和压扩下界；根据所述第一压扩因子集合、所述第二压扩因子集合以及各个第二压扩因子分别对应的压扩区间，通过凸优化算法确定所述待估计集成电路的实际失效率。各步骤的具体实现方式在此不再重复说明。应当注意，尽管在上文详细描述中提及了用于集成电路的超低失效率分析装置的若干单元/模块或子单元/子模块，但是这种划分仅仅是示例性的并非强制性的。实际上，根据本发明的实施方式，上文描述的两个或更多单元/模块的特征和功能可以在一个单元/模块中具体化。反之，上文描述的一个单元/模块的特征和功能可以进一步划分为由多个单元/模块来具体化。
在本发明的描述中，需要说明的是，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在本发明所提供的几个实施例中，应该理解到，所揭露的系统、装置和方法，可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，又例如，多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些通信接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个处理器可执行的非易失的计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。
最后应说明的是：以上所述实施例，仅为本发明的具体实施方式，用以说明本发明的技术方案，而非对其限制，本发明的保护范围并不局限于此，尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，其依然可以对前述实施例所记载的技术方案进行修改或可轻易想到变化，或者对其中部分技术特征进行等同替换；而这些修改、变化或者替换，并不使相应技术方案的本质脱离本发明实施例技术方案的精神和范围，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。
此外，尽管在附图中以特定顺序描述了本发明方法的操作，但是，这并非要求或者暗示必须按照该特定顺序来执行这些操作，或是必须执行全部所示的操作才能实现期望的结果。附加地或备选地，可以省略某些步骤，将多个步骤合并为一个步骤执行，和/或将一个步骤分解为多个步骤执行。
Claims (10)
1.一种用于集成电路的超低失效率分析方法，包括：
确定压扩因子总集合；其中，所述压扩因子总集合中包含多个压扩因子，且任意两个压扩因子均不相同；每一压扩因子分别对应一个失效样本数量；
根据预设失效阈值将所述压扩因子总集合拆分为第一压扩因子集合和第二压扩因子集合；其中，所述第一压扩因子集合中包含的每一第一压扩因子对应的第一失效样本数量大于等于所述预设失效阈值，所述第二压扩因子集合中包含的每一第二压扩因子对应的第二失效样本数量小于所述预设失效阈值；
确定所述第二压扩因子集合中每一第二压扩因子对应的采样点总数量；
根据各个所述采样点总数量以及各个所述第二失效样本数量，确定所述第二压扩因子集合中各个第二压扩因子分别对应的压扩区间；其中，所述压扩区间包括待估计集成电路的压扩失效率的压扩上界和压扩下界；
根据所述第一压扩因子集合、所述第二压扩因子集合以及各个第二压扩因子分别对应的压扩区间，通过凸优化算法确定所述待估计集成电路的实际失效率。
2.根据权利要求1所述的用于集成电路的超低失效率分析方法，若一个目标第二压扩因子对应的目标第二失效样本数量为0，根据所述目标第二压扩因子对应的目标采样点总数量以及所述目标第二失效样本数量，确定所述第二压扩因子集合中各个第二压扩因子分别对应的压扩区间，包括：
确定待估计集成电路的压扩失效率的压扩下界为0；
根据所述目标采样点总数量和预设参数，确定所述待估计集成电路的压扩失效率的压扩上界；其中，所述压扩失效率的压扩上界的第一计算不等式为：
其中，α为所述预设参数，为所述目标采样点总数量，/>为所述待估计集成电路的压扩失效率；
根据所述压扩上界和所述压扩下界，确定所述目标第二压扩因子对应的压扩区间。
3.根据权利要求1所述的用于集成电路的超低失效率分析方法，若一个目标第二压扩因子对应的目标第二失效样本数量大于0且所述目标第二失效样本数量小于所述预设失效阈值，根据所述目标第二压扩因子对应的目标采样点总数量以及所述目标第二失效样本数量，确定所述第二压扩因子集合中各个第二压扩因子分别对应的压扩区间，包括：
根据所述目标采样点总数量、预设参数以及所述目标第二失效样本数量，确定待估计集成电路的压扩失效率的压扩上界和压扩下界；其中，所述压扩失效率的压扩上界和压扩下界的第二计算不等式为：
其中，α为所述预设参数，为所述目标采样点总数量，/>为所述目标第二失效样本数量，/>为所述待估计集成电路的压扩失效率；
根据所述压扩上界和所述压扩下界，确定所述目标第二压扩因子对应的压扩区间。
4.根据权利要求1～3任一项所述的用于集成电路的超低失效率分析方法，所述根据所述第一压扩因子集合、所述第二压扩因子集合以及各个第二压扩因子分别对应的压扩区间，通过凸优化算法确定所述待估计集成电路的实际失效率，包括：
根据所述第一压扩因子集合、所述第二压扩因子集合以及各个第二压扩因子分别对应的压扩区间，通过凸优化算法确定目标系数；
根据预设矩阵对所述目标系数进行计算，得到对数的估计值；
对所述对数的估计值进行计算，得到所述待估计集成电路的实际失效率。
5.根据权利要求4所述的用于集成电路的超低失效率分析方法，所述凸优化算法为：
其中，
其中，为所述第一压扩因子集合中的任一第一压扩因子，/>为所述第二压扩因子集合中的任一第二压扩因子，/>为所述压扩区间中的压扩上界，/>为所述压扩区间中的压扩下界，/>为压扩失效率，所述目标系数为Θ＝[α β γ]T。
6.一种用于集成电路的超低失效率分析装置，包括：
第一确定单元，用于确定压扩因子总集合；其中，所述压扩因子总集合中包含多个压扩因子，且任意两个压扩因子均不相同；每一压扩因子分别对应一个失效样本数量；
拆分单元，用于根据预设失效阈值将所述压扩因子总集合拆分为第一压扩因子集合和第二压扩因子集合；其中，所述第一压扩因子集合中包含的每一第一压扩因子对应的第一失效样本数量大于等于所述预设失效阈值，所述第二压扩因子集合中包含的每一第二压扩因子对应的第二失效样本数量小于所述预设失效阈值；
第二确定单元，用于确定所述第二压扩因子集合中每一第二压扩因子对应的采样点总数量；
第三确定单元，用于根据各个所述采样点总数量以及各个所述第二失效样本数量，确定所述第二压扩因子集合中各个第二压扩因子分别对应的压扩区间；其中，所述压扩区间包括待估计集成电路的压扩失效率的压扩上界和压扩下界；
第四确定单元，用于根据所述第一压扩因子集合、所述第二压扩因子集合以及各个第二压扩因子分别对应的压扩区间，通过凸优化算法确定所述待估计集成电路的实际失效率。
7.根据权利要求6所述的用于集成电路的超低失效率分析装置，若一个目标第二压扩因子对应的目标第二失效样本数量为0，所述第三确定单元根据所述目标第二压扩因子对应的目标采样点总数量以及所述目标第二失效样本数量，确定所述第二压扩因子集合中各个第二压扩因子分别对应的压扩区间的方式具体为：
确定待估计集成电路的压扩失效率的压扩下界为0；
根据所述目标采样点总数量和预设参数，确定所述待估计集成电路的压扩失效率的压扩上界；其中，所述压扩失效率的压扩上界的第一计算不等式为：
其中，α为所述预设参数，为所述目标采样点总数量，/>为所述待估计集成电路的压扩失效率；
根据所述压扩上界和所述压扩下界，确定所述目标第二压扩因子对应的压扩区间。
8.根据权利要求6所述的用于集成电路的超低失效率分析装置，若一个目标第二压扩因子对应的目标第二失效样本数量大于0且所述目标第二失效样本数量小于所述预设失效阈值，所述第三确定单元根据所述目标第二压扩因子对应的目标采样点总数量以及所述目标第二失效样本数量，确定所述第二压扩因子集合中各个第二压扩因子分别对应的压扩区间的方式具体为：
根据所述目标采样点总数量、预设参数以及所述目标第二失效样本数量，确定待估计集成电路的压扩失效率的压扩上界和压扩下界；其中，所述压扩失效率的压扩上界和压扩下界的第二计算不等式为：
其中，α为所述预设参数，为所述目标采样点总数量，/>为所述目标第二失效样本数量，/>为所述待估计集成电路的压扩失效率；
根据所述压扩上界和所述压扩下界，确定所述目标第二压扩因子对应的压扩区间。
9.一种计算设备，所述计算设备包括：
至少一个处理器、存储器和输入输出单元；
其中，所述存储器用于存储计算机程序，所述处理器用于调用所述存储器中存储的计算机程序来执行如权利要求1～5中任一项所述的方法。
10.一种计算机可读存储介质，其包括指令，当其在计算机上运行时，使得计算机执行如权利要求1～5中的任一项所述的方法。
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Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130246986A1 (en) * | 2012-03-15 | 2013-09-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of circuit design yield analysis |
| CN103577646A (zh) * | 2013-11-09 | 2014-02-12 | 深港产学研基地 | 一种快速估算集成电路良率的计算方法 |
| US10325056B1 (en) * | 2016-06-10 | 2019-06-18 | Cadence Design Systems, Inc. | Failure boundary classification and corner creation for scaled-sigma sampling |
| CN110046365A (zh) * | 2018-01-16 | 2019-07-23 | 复旦大学 | 一种基于非高斯采样的sram电路良率分析方法 |
| CN113609816A (zh) * | 2021-09-30 | 2021-11-05 | 北京智芯仿真科技有限公司 | 多层大规模集成电路电磁仿真失效频率确定方法及系统 |
| CN114186518A (zh) * | 2021-12-17 | 2022-03-15 | 深圳国微福芯技术有限公司 | 一种集成电路良率估算方法及存储器 |
| CN114239464A (zh) * | 2021-12-17 | 2022-03-25 | 深圳国微福芯技术有限公司 | 基于贝叶斯筛选器与重采样的电路的良率预测方法及系统 |
| CN116090389A (zh) * | 2022-12-26 | 2023-05-09 | 深圳国微福芯技术有限公司 | 基于失效边缘采样的电路良率估计方法、预测系统 |
-
2023
- 2023-07-24 CN CN202310911737.8A patent/CN116953478B/zh active Active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130246986A1 (en) * | 2012-03-15 | 2013-09-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of circuit design yield analysis |
| CN103577646A (zh) * | 2013-11-09 | 2014-02-12 | 深港产学研基地 | 一种快速估算集成电路良率的计算方法 |
| US10325056B1 (en) * | 2016-06-10 | 2019-06-18 | Cadence Design Systems, Inc. | Failure boundary classification and corner creation for scaled-sigma sampling |
| CN110046365A (zh) * | 2018-01-16 | 2019-07-23 | 复旦大学 | 一种基于非高斯采样的sram电路良率分析方法 |
| CN113609816A (zh) * | 2021-09-30 | 2021-11-05 | 北京智芯仿真科技有限公司 | 多层大规模集成电路电磁仿真失效频率确定方法及系统 |
| CN114186518A (zh) * | 2021-12-17 | 2022-03-15 | 深圳国微福芯技术有限公司 | 一种集成电路良率估算方法及存储器 |
| CN114239464A (zh) * | 2021-12-17 | 2022-03-25 | 深圳国微福芯技术有限公司 | 基于贝叶斯筛选器与重采样的电路的良率预测方法及系统 |
| CN116090389A (zh) * | 2022-12-26 | 2023-05-09 | 深圳国微福芯技术有限公司 | 基于失效边缘采样的电路良率估计方法、预测系统 |
Non-Patent Citations (1)
| Title |
|---|
| 陈阳: "基于良率分析的电路优化方法探究", 《中国优秀硕士学位论文全文数据库 信息科技辑》, no. 02, 15 February 2019 (2019-02-15), pages 135 - 343 * |
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| Publication number | Publication date |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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