CN116936546A - 电子器件、芯片及电子设备 - Google Patents

电子器件、芯片及电子设备 Download PDF

Info

Publication number
CN116936546A
CN116936546A CN202210328499.3A CN202210328499A CN116936546A CN 116936546 A CN116936546 A CN 116936546A CN 202210328499 A CN202210328499 A CN 202210328499A CN 116936546 A CN116936546 A CN 116936546A
Authority
CN
China
Prior art keywords
metal layer
signal line
electronic device
layers
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210328499.3A
Other languages
English (en)
Inventor
李岩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huawei Technologies Co Ltd
Original Assignee
Huawei Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huawei Technologies Co Ltd filed Critical Huawei Technologies Co Ltd
Priority to CN202210328499.3A priority Critical patent/CN116936546A/zh
Publication of CN116936546A publication Critical patent/CN116936546A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6638—Differential pair signal lines

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

本申请提供一种电子器件、芯片及电子设备，涉及信号传输领域，该电子器件中采用在垂直方向上耦合的差分信号线，能够降低电子器件的封装损耗。该电子器件包括布线结构；布线结构中包括层叠且交替设置的多个金属层和多个绝缘层。多个金属层中包括依次设置的第一金属层、第二金属层、第三金属层、第四金属层。第二金属层中设置有第一信号线，第三金属层中设置有第二信号线，且第一信号线与第二信号线在垂直方向上并列设置；第一信号线和第二信号线为一组差分信号线。第一金属层和第四金属层作为第一信号线和第二信号线的参考层。

Description

电子器件、芯片及电子设备
技术领域
本申请涉及信号传输领域，尤其涉及一种电子器件、芯片及电子设备。
背景技术
网络芯片(networking processor，NP)技术的出现是为了适应下一代高速网络特点的需要，提供网络服务质量控制，不断适应新的网络应用，发展新的网络管理模式以及快速响应市场对新的网络功能的需求而推出的一项新的芯片技术。
然而，随着网络芯片朝向大封装高带宽高速不断演进，高速接口封装损耗在整条链路的占比越来越高。在112Gbps的芯片封装中，封装损耗占比达到30％以上；尤其是在224Gbps的芯片封装中，封装损耗占比更加突出。因此，低损耗设计，成为新一代网络芯片的设计瓶颈。
发明内容
本申请提供一种电子器件、芯片及电子设备，能够降低电子器件的封装损耗。
本申请提供一种电子器件包括布线结构；布线结构中包括层叠且交替设置的多个金属层和多个绝缘层。多个金属层中包括依次设置的第一金属层、第二金属层、第三金属层、第四金属层。第二金属层中设置有第一信号线，第三金属层中设置有第二信号线；第一信号线与第二信号线在垂直方向上并列设置；第一信号线和第二信号线为一组差分信号线。第一金属层和第四金属层作为第一信号线和第二信号线的参考层。
在本申请实施例提供的电子器件中，通过设置第一信号线和第二信号线(一组差分信号线)分布在不同层，并在垂直方向上耦合，使得信号线具有足够的空间，从而可以增加信号线的宽度，进而能够降低信号线的出线密度的基础上，降低封装损耗。
在一些可能实现的方式中，第一信号线与第二信号线沿宽度方向上的两侧边沿平齐，这样一来，两个信号线可以采用相同的布线方式，从而可保证一组信号线等长，也就省去布线中控制差分信号线等长的工作投入。
在一些可能实现的方式中，多个金属层中还包括第五金属层。第五金属层位于第二金属层和第三金属层之间，且第五金属层在位于第一信号线和第二信号线之间的位置有镂空区。由于通过增加了信号线宽度，使得信号线的阻抗降低，因此通过在第五金属层中位于第一信号线和第二信号线之间的位置设置为镂空区(即跳层结构)，来对应增加信号线的阻抗，以使得信号线满足目标阻抗。也即采用本申请的设计方案，能够在保证信号线目标阻抗和出线密度的前提下，降低封装损耗。
在一些可能实现的方式中，上述第五金属层与接地端电连接。
在一些可能实现的方式中，第二金属层中位于第一信号线两侧的部分与接地端电连接；第三金属层中位于第二信号线两侧的部分与接地端电连接；第一金属层和第四金属层与接地端电连接，以向第一信号线和第二信号线提供回流路径。
在一些可能实现的方式中，第二金属层位于第一信号线两侧的边沿、第三金属层位于第二信号线两侧的边沿，以及第五金属层位于镂空区两侧的边沿分别平齐。
在一些可能实现的方式中，走线结构中的多个绝缘层采用味之素堆积膜(ajinomoto build-up film，ABF)。
在一些可能实现的方式中，走线结构中的多个金属层采用铜层。
本申请实施例还提供一种芯片，该芯片包括裸片以及用于承载裸片的封装基板，其中，裸片可以包括如前述任一种可能实现的方式中提供的电子器件。
本申请实施例还提供一种芯片，该芯片包括裸片以及用于承载裸片的封装基板，其中，封装基板可以包括如前述任一种可能实现的方式中提供的电子器件。
在一些可能实现的方式中，上述芯片为网络芯片。
本申请实施例还提供一种电子设备，该电子设备包括电路板，以及承载在电路板上的芯片，该电路板可以包括如前述任一种可能实现的方式中提供的电子器件。
附图说明
图1为本申请实施例提供的一种电子设备的结构示意图；
图2为现有技术中提供的一种电子器件中的差分信号线的出线示意图；
图3为现有技术中提供的另一种电子器件中的差分信号线的出线示意图；
图4为本申请实施例提供的一种电子器件中的差分信号线的出线示意图；
图5为本申请实施例提供的一种电子器件中的差分信号线的出线示意图；
图6为图2、图3以及图5中的差分信号线的差分损耗曲线。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请中的附图，对本申请中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请的说明书实施例和权利要求书及附图中的术语“第一”、“第二”等仅用于区分描述的目的，而不能理解为指示或暗示相对重要性，也不能理解为指示或暗示顺序。“至少一个(项)”是指一个或者多个，“多个”是指两个或两个以上。“和/或”，用于描述关联对象的关联关系，表示可以存在三种关系，例如，“A和/或B”可以表示：只存在A，只存在B以及同时存在A和B三种情况，其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。“安装”、“连接”、“相连”等应做广义理解，例如可以是固定连接，也可以是可拆卸连接，或者一体地连接；可以是直接连接，也可以是通过中间媒介间接，也可以是两个元件内部的连通。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元。方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。“上”、“下”、“左”、“右”等仅用于相对于附图中的部件的方位而言的，这些方向性术语是相对的概念，它们用于相对于的描述和澄清，其可以根据附图中的部件所放置的方位的变化而相应地发生变化。
本申请实施例提供一种电子器件，该电子器件的走线结构中具有差分信号线，该布线结构打破常规差分信号线的出线形式，将一组差分信号线在垂直方向上耦合，能够在保证差分信号线的目标阻抗和出线密度的前提下，降低电子器件的封装损耗。
本申请对于上述采用差分信号线的电子器件的设置形式不做限制。示意的，该电子器件可以是包括芯片、电路板(printed circuit board，PCB)等任意设置有差分信号线的器件。
示意的，参考图1所示，本申请实施例提供一种电子设备，该电子设备中包括电路板1以及设置在线路板1上的两个芯片2(也可以称为封装芯片)；其中，两个芯片2可以是网络芯片，一个可以作为发送芯片(transceiver die)，另一个作为接收芯片(receiverdie)。芯片2中包括封装基板21(package substrate)、裸片22(die)、封装盖板23(packagelid)。封装基板21用于承载裸片22；封装盖板23位于裸片22上方，用于对裸片22进行封装。裸片22通过封装基板21与线路板1电连接，两个裸片22通过线路板1实现交互，从而实现在通信网络中发送或接收数据逻辑。
在上述电子设备中，封装基板21、裸片22、线路板1中的一个或多个均可以采用本申请实施例提供的新型差分信号线设置方式(即在垂直方向上耦合的设置方式)，从而能够在保证差分信号线的目标阻抗和出线密度的前提下，降低封装损耗。
需要说明的是，图1中仅是示意的以芯片2为网络芯片为例进行说明的，但本申请并不限制于此。在另一些可能实现的方式中，芯片2也可以是网络芯片以外的其他芯片，芯片2的数量也可以根据实际需求进行设置，可以是一个，也可以是两个或两个以上。
本申请对于上述电子设备的具体形式不做特殊限制。示意的，该电子设备可以为手机、平板电脑、笔记本、车载电脑、智能手表、智能手环等电子产品。
以下结合现有技术中差分信号线的出线形式，对本申请实施例中提供的差分信号线的新型出线形式(垂直方向上耦合)进行具体说明。
图2为现有技术中提供的一种差分信号线的出线示意图。如图2所示，在该设计方案中，两组差分信号线(10、20)分布在上、下不同层，也即差分信号线(10、20)采用双层设置方式，并且两组差分信号线(10、20)均采用水平方向耦合的出线方式，采用这种出线方式能够保证出线密度高，但是由于线宽较窄，会使得封装单位损耗高。
图3为现有技术中提供的另一种差分信号线的出线示意图。与图2中的设置方式相比，图3的设计方案采用单层的差分信号线(10、20)，但仍然采用水平方向耦合的出线方式。单层水平方向耦合的出线方式占用空间较大，导致出线密度低，并不适用于封装空间较小的芯片，如网络芯片等。
相比之下，如图4、图5所示，本申请实施例提供的电子器件中的走线结构包括：依次层叠且交替设置的多个金属层a和多个绝缘层b。其中，多个金属层a中包括第一金属层M1、第二金属层M2、第三金属层M3、第四金属层M4；其中，第二金属层M2和第三金属层M3位于第三金属层M3和第四金属层M4之间。第二金属层M2中设置有第一信号线S1，第三金属层M3中设置有第二信号线S2。第一信号线S1与第二信号线S2可以为一组差分信号线，并且第一信号线S1与第二信号线S2在垂直方向上并列设置，也即第一信号线S1与第二信号线S2在垂直方向上耦合。第一金属层M1和第四金属层M4作为第一信号线S1与第二信号线S2的参考层，向第一信号线S1与第二信号线S2提供参考电位。
在本申请实施例提供的电子器件中，通过设置一组差分信号线(第一信号线S1与第二信号线S2)分布在不同层，并在垂直方向上耦合，使得一组差分信号线具有足够的空间，从而可以增加信号线的宽度，进而能够降低信号线的出线密度的基础上，降低封装损耗。
在此基础上，由于本申请的设计方案中增加了信号线的宽度，使得差分信号线(S1、S2)的阻抗降低，因此，需要采用其他的方式来对应的增加差分信号线(S1、S2)的阻抗，以保证使得差分信号线(S1、S2)满足目标阻抗。
例如，在一些可能实现的方式中，如图4所示，可以通过增加第二金属层M2和第三金属层M3之间的绝缘层b1的厚度，来增加差分信号线(S1、S2)的阻抗。示意的，可以设置第二金属层M2和第三金属层M3之间的绝缘层b1的厚度是第一金属层M1和第二金属层M2之间的绝缘层的厚度的两倍或两倍以上。
又例如，在一些可能实现的方式中，如图5所示，可以在第二金属层M2和第三金属层M3之间设置有第五金属层M5，并且第五金属层M5在位于第一信号线S1和第二信号线S2之间的位置有镂空区SL；也即第五金属层M5在位于第一信号线S1和第二信号线S2之间的位置设置为跳层结构(skip layer)，从而增加差分信号线(S1、S2)的阻抗。
示意的，在上述通过在第五金属层M5中设置镂空区SL的方案中，走线结构中的所有绝缘层的厚度可以基本相同，并且实际中可以根据目标阻抗来设计镂空区SL的大小。
另外，参考图5所示，本领域的技术人员应当理解的是，第一金属层M1、第二金属层M2位于第一信号线S1两侧的部分、第三金属层M3位于第二信号线S2两侧的部分、第四金属层M4、以及第五金属层M5位于镂空区SL两侧的部分，作为参考层(也即接地层)，可以与接地端电连接，以向第一信号线S1和第二信号线S2提供回流路径。
实际中，通过设计镂空区SL和间隙SP(spacing)的宽度大小，来调整差分信号线(S1、S2)到两侧参考层的距离，以实现对差分信号线(S1、S2)的阻抗进行调整，保证差分信号线(S1、S2)满足目标阻抗。示意的，在一些可能实现的方式中，可以设置第二金属层M2位于第一信号线S1两侧的边沿，第三金属层M3位于第二信号线S2两侧的边沿，以及第五金属层M5位于镂空区SL两侧的边沿分别平齐，也即位于第一信号线S1、第二信号线S2以及镂空区SL右侧的参考层的边沿平齐，位于第一信号线S1、第二信号线S2以及镂空区SL左侧的参考层的边沿平齐。
可以理解的是，图4、图5中镂空区SL以及间隙SP在制作的过程中，通常是被位于上方的绝缘层的绝缘介质进行填充的，附图中示意的空白区域仅是为了便于理解，并不与实物结构完全对应。
此外，现有技术中的差分信号线由于采用同层水平耦合的出线方式，会使得两条信号线中位于外侧的线长大于位于内侧的线长，为了保证一组信号线的等长设计，需要设计内侧的信号线通过绕线来保证一组差分信号线达到等长约束。相比之下，在本申请中，第一信号线S1和第二信号线S2在垂直方向上耦合，可以在沿信号的宽度方向上，设置第一信号线S1和第二信号线S2的两侧边沿平齐，也即第一信号线S1和第二信号线S2可以采用相同的布线方式，即可保证一组差分信号线等长，从而也就省去布线中控制差分信号线等长的工作投入。
本申请中对于上述走线结构中的多个金属层a以及多个绝缘层b的厚度、材料等均不作限制，实际中可以根据需要进行选择即可。
示意的，在一些可能实现的方式中，走线结构中的多个金属层a可以采用厚度相同的铜层，但并不限制于此。
示意的，在一些可能实现的方式中，走线结构中的多个绝缘层b可以采用味之素堆积膜(ajinomoto build-up film，ABF)；多个绝缘层b的厚度可以相同，也可以不同，实际中根据实际的需要进行设置，具体可以参考前文的相关说明。
以下对图2和图3中的差分信号线的设置，以及图5中的差分信号线的设置，进行对比说明。
图2中的设置方式 图3中的设置方式 图5中的设置方式
IL/mm@28GHz 0.12 0.071 0.07
IL/mm@45GHz 0.17 0.101 0.099
IL/mm@56GHz 0.199 0.117 0.116
损耗降低比例 / 41.6％ 41.7％
出线密度 5.4/mm 2.3/mm 5.4/mm
上表中示出了图2、图3、图5的设计方案在28GHz、45GHz、56GHz的封装损耗数值以及出线密度，并给出了在56GHz下，图3和图5的设计方案相对于图2的设计方案封装损耗降低比例(收益)。
图6中的L1、L2、L3分别为图2、图3、图5的设计方案下的差分损耗曲线。
结合图6和上表，对比图5和图2的设计方案可以看出，图5的设计方案具有与图2类似的高出线密度(5.4/mm)，但在56GHz下图5的设计方案的封装损耗相比于图2的设计方案下降了41％以上。对比图5和图3的设计方案可以看出，尽管在56GHz下图5和图3的设计方案的封装损耗大致相同，但是图5的设计方案的出线密度(5.4/mm)要明显高出图3的设计方案下的出线密度(2.3/mm)。
也就是说，采用本申请实施例提供的在垂直方向上耦合的差分信号线设置方式，能够同时满足高出线密度和低封装损耗。
尤其是对于高传输速率(如224bps)的网络芯片而言，采用本申请中的差分信号线设置方式，通过降低封装损耗，能够降低对SerDes(serializer/de-serializer，串行接口)IP(intellectual property core，知识产权核)驱动能力需求，进而降低芯片功耗。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (11)

1.一种电子器件，其特征在于，包括布线结构；
所述布线结构中包括层叠且交替设置的多个金属层和多个绝缘层；
所述多个金属层中包括依次设置的第一金属层、第二金属层、第三金属层、第四金属层；
所述第二金属层中设置有第一信号线，所述第三金属层中设置有第二信号线；所述第一信号线与所述第二信号线在垂直方向上并列设置；所述第一信号线和所述第二信号线为一组差分信号线；
所述第一金属层和所述第四金属层作为所述第一信号线和所述第二信号线的参考层。
2.根据权利要求2所述的电子器件，其特征在于，
所述第一信号线与所述第二信号线沿宽度方向上的两侧边沿平齐。
3.根据权利要求1或2所述的电子器件，其特征在于，
所述多个金属层中还包括第五金属层；
所述第五金属层位于所述第二金属层和所述第三金属层之间，且所述第五金属层在位于所述第一信号线和所述第二信号线之间的位置有镂空区。
4.根据权利要求3所述的电子器件，其特征在于，
所述第五金属层与接地端电连接。
5.根据权利要求1-4任一项所述的电子器件，其特征在于，
所述第二金属层中位于所述第一信号线两侧的部分与接地端电连接；
所述第三金属层中位于所述第二信号线两侧的部分与接地端电连接；
所述第一金属层和所述第四金属层与接地端电连接。
6.根据权利要求2-5任一项所述的电子器件，其特征在于，
所述第二金属层位于所述第一信号线两侧的边沿、所述第三金属层位于所述第二信号线两侧的边沿，以及所述第五金属层位于所述镂空区两侧的边沿分别平齐。
7.根据权利要求1-6任一项所述的电子器件，其特征在于，所述多个绝缘层均为ABF。
8.根据权利要求1-7任一项所述的电子器件，其特征在于，所述多个金属层均为铜层。
9.一种芯片，其特征在于，所述芯片包括裸片以及用于承载所述裸片的封装基板，所述裸片包括如权利要求1-8任一项所述的电子器件。
10.一种芯片，其特征在于，所述芯片包括裸片以及用于承载所述裸片的封装基板，所述封装基板中包括如权利要求1-8任一项所述的电子器件。
11.一种电子设备，包括电路板，以及承载在所述电路板上的芯片，其特征在于，所述电路板包括如权利要求1-8任一项所述的电子器件。
CN202210328499.3A 2022-03-31 2022-03-31 电子器件、芯片及电子设备 Pending CN116936546A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210328499.3A CN116936546A (zh) 2022-03-31 2022-03-31 电子器件、芯片及电子设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210328499.3A CN116936546A (zh) 2022-03-31 2022-03-31 电子器件、芯片及电子设备

Publications (1)

Publication Number Publication Date
CN116936546A true CN116936546A (zh) 2023-10-24

Family

ID=88391026

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210328499.3A Pending CN116936546A (zh) 2022-03-31 2022-03-31 电子器件、芯片及电子设备

Country Status (1)

Country Link
CN (1) CN116936546A (zh)

Similar Documents

Publication Publication Date Title
US8674781B2 (en) Printed circuit board comprised of an insulating layer having buried microstrip lines and conductors with widths that narrow into the insulation layer
CN108258424B (zh) 一种移动终端天线及其馈电网络
CN104051425A (zh) 用于减少通道串扰的耦合通孔
US9781824B2 (en) Differential transmission circuit, optical module and manufacturing method of differential transmission circuit
CN102811549A (zh) 电路板
CN116209136B (zh) 一种信号传输结构、电子设备及pcb板
EP3334259A1 (en) Pcb transmission lines having reduced loss
KR102306512B1 (ko) 밀리미터파 신호를 위한 전송 라인 구조물
CN106486736A (zh) 立体式电磁干扰抑制结构及具有该立体式电磁干扰抑制结构的电子装置
WO2018129156A1 (en) Process technology for embedded horn structures with printed circuit boards
CN118333002A (zh) 布线密度的确定方法及装置
KR20180080612A (ko) 연성회로기판
US8212727B2 (en) Antenna and wireless transceiver using the same
CN116936546A (zh) 电子器件、芯片及电子设备
CN105263254A (zh) 一种印刷电路板及其加工方法
CN211088502U (zh) 一种鲨鱼鳍智能天线
US8570115B2 (en) Power division network device
US11950357B2 (en) Circuit board for transmitting high-frequency signal and method for manufacturing the same
EP3937596A1 (en) Common mode suppression packaging apparatus, and printed circuit board
CN110808457A (zh) 一种鲨鱼鳍智能天线
US10964447B1 (en) Periodic transmission line cable filtering
CN112512208A (zh) 一种电路板
US20130049883A1 (en) Waveguide network
CN114336041B (zh) 馈电网络及天线
CN113794488B (zh) 一种射频电路板及射频电路板的制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication