CN116895601A - 具有t形着陆垫结构的半导体元件的制备方法 - Google Patents
具有t形着陆垫结构的半导体元件的制备方法 Download PDFInfo
- Publication number
- CN116895601A CN116895601A CN202310042010.0A CN202310042010A CN116895601A CN 116895601 A CN116895601 A CN 116895601A CN 202310042010 A CN202310042010 A CN 202310042010A CN 116895601 A CN116895601 A CN 116895601A
- Authority
- CN
- China
- Prior art keywords
- landing pad
- dielectric layer
- forming
- opening
- width
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 123
- 238000000034 method Methods 0.000 title claims abstract description 115
- 239000003990 capacitor Substances 0.000 claims abstract description 60
- 238000004519 manufacturing process Methods 0.000 claims abstract description 43
- 238000005530 etching Methods 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 239000000463 material Substances 0.000 claims description 19
- 238000002360 preparation method Methods 0.000 abstract description 22
- 230000000149 penetrating effect Effects 0.000 abstract description 8
- 239000004020 conductor Substances 0.000 description 25
- 239000003989 dielectric material Substances 0.000 description 7
- 238000001039 wet etching Methods 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 239000010931 gold Substances 0.000 description 6
- 239000010936 titanium Substances 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 239000012212 insulator Substances 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000004380 ashing Methods 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 229910052709 silver Inorganic materials 0.000 description 3
- 239000004332 silver Substances 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910005540 GaP Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- MCMNRKCIXSYSNV-UHFFFAOYSA-N ZrO2 Inorganic materials O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- HZXMRANICFIONG-UHFFFAOYSA-N gallium phosphide Chemical compound [Ga]#P HZXMRANICFIONG-UHFFFAOYSA-N 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5283—Cross-sectional geometry
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Geometry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本公开提供一种半导体元件的制备方法。该制备方法包括在一半导体基底上形成一第一介电质层，并形成穿透该第一介电质层的一导电接触。该制备方法还包括在该导电接触上形成一下着陆垫，并形成覆盖该下着陆垫的一第二介电质层。该制备方法还包括蚀刻该第二介电质层以形成曝露该下着陆垫一顶面的一第一开口，并在该第一开口中形成一上着陆垫。该上着陆垫的一宽度大于该下着陆垫的一宽度。此外，该制备方法还包括在该上着陆垫上形成一电容器。该上着陆垫的该宽度大于该电容器的一宽度。
Description
交叉引用
本申请案主张美国第17/716,109及17/716,165号专利申请案的优先权(即优先权日为“2022年4月8日”)，其内容以全文引用的方式并入本文中。
技术领域
本公开关于一种半导体元件的制备方法，特别涉及一种具有T型着陆垫结构的半导体元件的制备方法。
背景技术
半导体元件对许多现代应用来说不可缺少。随着电子技术的发展，半导体元件的尺寸越来越小，同时提供更多的功能，并包括更多的集成电路。由于半导体元件的微型化，提供不同功能的各种类型及尺寸的半导体元件被整合与封装到单个模块中。此外，为了整合各种类型的半导体元件，还实施了许多制造操作。
然而，半导体元件的制备与整合涉及许多复杂的步骤与操作。半导体元件的整合变得越来越复杂。半导体元件的制造与整合的复杂性的增加可能会导致缺陷，例如由于上层导电特征与下层导电特征之间的错位而导致电互连不良。因此，不断需要改进半导体元件的制备过程，以便解决这些问题。
上文“的“现有技术”说明仅提供背景技术，并未承认上文“的“现有技术”说明揭示本公开的标的，不构成本公开的现有技术，且上文“的“现有技术”的任何说明均不应作为本公开的任一部分。
发明内容
本公开的一个实施例提供一种半导体元件。该半导体元件包括设置于一半导体基底上的一第一介电质层，以及穿透该第一介电质层的一导电接触。该半导体元件还包括设置于该导电接触上并与该导电接触直接接触的一T型着陆垫结构。该T型着陆垫结构包括一下着陆垫与设置于该下着陆垫上的一上着陆垫，该上着陆垫的一宽度大于该下着陆垫的一宽度。该半导体元件还包括设置于该T型着陆垫结构上并与该T型着陆垫结构直接接触的一电容器，以及设置于该第一介电质层上并围绕该T型着陆垫结构与该电容器的一第二介电质层。
在一个实施例中，该上着陆垫的一宽度大于该电容器的一宽度。在一个实施例中，该上着陆垫的一底面与该第二介电质层直接接触。在一个实施例中，该上着陆垫的一顶面与该第二介电质层直接接触。在一个实施例中，该上着陆垫与该下着陆垫包括相同的材料。在一个实施例中，该上着陆垫与该下着陆垫包括钨(W)。在一个实施例中，该上着陆垫具有一突出部，覆盖该下着陆垫的一上侧壁。
本公开的另一个实施例提供一种半导体元件的制备方法。该制备方法包括在一半导体基底上形成一第一介电质层，并形成穿透该第一介电质层的一导电接触。该制备方法还包括在该导电接触上形成一下着陆垫，并形成覆盖该下着陆垫的一第二介电质层。该制备方法还包括蚀刻第二介电质层以形成曝露该下着陆垫的一第一开口，并在该第一开口中形成一上着陆垫。该下着陆垫与该上着陆垫形成一T型着陆垫结构。
在一个实施例中，该第一开口的一宽度大于该下着陆垫的一宽度。在一个实施例中，在形成该T型着陆垫结构后，该第二介电质层的一顶面高于上该着陆垫的一顶面。在一个实施例中，在形成该T型着陆垫结构后，去除该第二介电质层。在一个实施例中，该制备方法还包括形成覆盖该T形着陆垫结构的一第三介电质层，蚀刻该第三介电质层以形成部分曝露该T形着陆垫结构的该上着陆垫的一第二开口，以及在该第二开口中形成一电容器，其中该电容器通过该T形着陆垫结构与该导电接触电连接。在一个实施例中，该第一开口包括延伸到该第二介电质层的一延伸部分，以部分曝露该下着陆垫的一侧壁。在一个实施例中，形成该上着陆垫包括以该上着陆垫的一部分填充该第一开口的该延伸部分。
本公开的另一个实施例提供一种半导体元件的制备方法。该制备方法包括在一半导体基底上形成一第一介电质层，并形成穿透该第一介电质层的一导电接触。该制备方法还包括在该导电接触上形成一下着陆垫，并形成覆盖该下着陆垫的一第二介电质层。该制备方法还包括蚀刻该第二介电质层以形成曝露该下着陆垫一顶面的一第一开口，并在该第一开口中形成一上着陆垫。该上着陆垫的一宽度大于该下着陆垫的一宽度。此外，该制备方法还包括在该上着陆垫上形成一电容器。该上着陆垫的该宽度大于该电容器的一宽度。
在一个实施例中，该第一开口的一宽度大于该下着陆垫的该宽度。在一个实施例中，该制备方法还包括在该第二介电质层上形成一图案遮罩，并以该图案遮罩做为遮罩蚀刻该第二介电质层，以形成该第一开口。在一个实施例中，该制备方法还包括在形成该上着陆垫后去除该图案遮罩与该第二介电质层，并在形成该电容器形成之前，形成覆盖该上着陆垫的一第三介电质层。在一个实施例中，该下着陆垫的材料与该上着陆垫的材料相同。在一个实施例中，在形成该上着陆垫之前，该下着陆垫的一顶面高于该第一开口的一底面。
本公开内容提供一种半导体元件的实施例与该元件的制备方法。在一些实施例中，半导体元件包括设置于导电接触上的T型着陆垫结构。T型着陆垫结构包括下着陆垫与上着陆垫，上着陆垫的宽度大于下着陆垫的宽度。T型着陆垫结构有助于增加上层导电特征(如电容器)的着陆面积。因此，可以减少接触电阻，并且可以防止或减少着陆垫结构与上层导电特征之间的错位问题。因此，整体元件性能可以得到改善，半导体元件的良品率可以得到提高。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或过程而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的构思和范围。
附图说明
参阅实施方式与权利要求合并考量附图时，可得以更全面了解本申请案的揭示内容，附图中相同的元件符号指相同的元件。
图1是横截面图，例示一些实施例的半导体元件。
图2是横截面图，例示一些实施例的半导体元件。
图3是流程图，例示一些实施例的半导体元件的制备方法。
图4是横截面图，例示一些实施例的半导体元件的制备期间，在半导体基底上形成第一介电质层的中间阶段。
图5是横截面图，例示一些实施例的半导体元件的制备期间，在第一介电质层中形成开口的中间阶段。
图6是横截面图，例示一些实施例的半导体元件的制备期间，在开口中与第一介电质层上形成导电材料的中间阶段。
图7是横截面图，例示一些实施例的半导体元件的制备期间，对导电材料执行平坦化以在第一介电质层中形成导电接触的中间阶段。
图8是横截面图，例示一些实施例的半导体元件的制备期间，形成覆盖第一介电质层与导电接触的导电材料的中间阶段。
图9是横截面图，例示一些实施例的半导体元件的制备期间，蚀刻导电材料以形成下着陆垫的中间阶段。
图10是横截面图，例示一些实施例的半导体元件的制备期间，形成覆盖下着陆垫的第二介电质层的中间阶段。
图11是横截面图，例示一些实施例的半导体元件的制备期间，在第二介电质层上形成图形遮罩的中间阶段。
图12是横截面图，例示一些实施例的半导体元件的制备期间，蚀刻第二介电质层以形成曝露下着陆垫顶面的开口的中间阶段。
图13是横截面图，例示一些实施例的半导体元件的制备期间，在开口处形成上着陆垫的中间阶段。
图14是横截面图，例示一些实施例的半导体元件的制备期间，去除图形遮罩的中间阶段。
图15是横截面图，例示一些实施例的半导体元件的制备期间，去除第二介电质层的中间阶段。
图16是横截面图，例示一些实施例的半导体元件的制备期间，形成覆盖上着陆垫的第三介电质层的中间阶段。
图17是横截面图，例示一些实施例的半导体元件的制备期间，在第三介电质层上形成图形遮罩的中间阶段。
图18是横截面图，例示一些实施例的半导体元件的制备期间，蚀刻第三介电质层以形成曝露上着陆垫的顶面的开口的中间阶段。
图19是横截面图，例示一些实施例的半导体元件的制备期间，蚀刻第二介电质层以形成曝露出上侧壁与下着陆垫的顶面的开口的中间阶段。
图20是横截面图，例示一些实施例的半导体元件的制备期间，形成具有覆盖下着陆垫的上侧壁的突出部的中间阶段。
图21是横截面图，例示一些实施例的半导体元件的制备期间，去除定图形遮罩与第二介电质层的中间阶段。
附图标记说明：
10：制备方法
100：半导体元件
101：半导体基底
103：介电质层
105：图案遮罩
110：开口
120：开口
123：导电材料
125：导电接触
127：导电材料
129：图案遮罩
130：开口
140：开口
143：下着陆垫
143S：上侧壁
143T：顶面
145：介电质层
147：图案遮罩
150：开口
160：开口
160'：剩余开口
163：上着陆垫
163B：底面
163T：顶面
165：着陆垫结构(T形着陆垫结构)
170：开口
175：介电质层
177：图案遮罩
180：开口
190：开口
191：底部电极
193：介电质层
195：顶部电极
197：电容器
200：半导体元件
260：开口
260'：剩余开口
260B：底面
260E：延伸部分
263：上着陆垫
263P：部分(突出部)
263T：顶面
265：着陆垫结构(T形着陆垫结构)
270：开口
275：介电质层
291：底部电极
293：介电质层
295：顶部电极
297：电容器
S11：步骤
S13：步骤
S15：步骤
S17：步骤
S19：步骤
S21：步骤
S23：步骤
S25：步骤
S27：步骤
W1：宽度
W2：宽度
W3：宽度
W4：宽度
W5：宽度
W6：宽度
具体实施方式
图1是横截面图，例示一些实施例的半导体元件100。在一些实施例中，半导体元件100包括半导体基底101、设置于半导体基底101上的介电质层103(也称为第一介电质层)、以及设置于半导体基底101上并穿透介电质层103的多个导电接触125。在一些实施例中，半导体元件100包括设置于介电质层103上的介电质层175(也称为第三介电质层)，以及设置于介电质层175中的多个着陆垫结构165(也被称为T形着陆垫结构)与多个电容器197。
在一些实施例中，每个着陆垫结构165包括下着陆垫143与上着陆垫163，它们共同构成具有T形横截面的着陆垫结构165。在一些实施例中，每个电容器197包括底部电极191、顶部电极195、以及夹于底部电极191与顶部电极195之间的介电质层193。每个电容器197通过它们之间的着陆垫结构165与各自的底层导电接触125电连接。在一些实施例中，半导体元件100是动态随机存取存储器(DRAM)的一部分。
由于着陆垫结构165具有T形横截面，电容器197的着陆面积增加。此外，着陆垫结构165与电容器197之间的接触电阻减少，并且可以防止或减少着陆垫结构165与电容器197之间错位的风险。因此，整体元件性能可以得到改善，半导体元件100的良品率可以得到提高。
图2是横截面图，例示一些实施例的半导体元件200。图2中的半导体元件200与图1中的半导体元件100相似，其中相同的参考符号指的是相同的元件，而相同元件的某些细节或描述没有重复。然而，在图2中，根据一些实施例，每个上着陆垫具有覆盖下着陆垫的相对上侧壁的突出部。
在一些实施例中，半导体元件200包括设置于介电质层103上的介电质层275(类似于半导体元件100中的介电质层175，介电质层275也称为第三介电质层)，以及设置于介电质层275中的多个着陆垫结构265(类似于半导体元件100中的着陆垫结构165，着陆垫结构265也称为T形着陆垫结构)与多个电容器297(类似于半导体元件100的电容器197)。
在一些实施例中，每个着陆垫结构265包括下着陆垫143与上着陆垫263，它们共同构成具有T形横截面的着陆垫结构265。应该注意的是，根据一些实施例，每个上着陆垫263具有突出部263P，覆盖各自的底层下着陆垫143的相对上侧壁。在一些实施例中，每个电容器297包括底部电极291、顶部电极295、以及夹于底部电极291与顶部电极295之间的介电质层293。每个电容器297通过它们之间的着陆垫结构265与各自的底层导电接触125电连接。在一些实施例中，半导体元件200是动态随机存取存储器(DRAM)的一部分。
由于着陆垫结构265具有T形横截面，电容器297的着陆面积增加。此外，着陆垫结构265与电容器297之间的接触电阻减少，并且可以防止或减少着陆垫结构265与电容器297之间错位的风险。因此，整体元件性能可以得到改善，半导体元件200的良品率可以得到提高。
图3是流程图，例示一些实施例的半导体元件(包括半导体元件100与改性(modified)半导体元件200)的制备方法10，制备方法10包括步骤S11、S13、S15、S17、S19、S21、S23、S25与S27。图3的步骤S11至S27将结合下图进行说明。
图4至图18是横截面图，例示一些实施例的半导体元件100的制备中间阶段。如图4所示，提供半导体基底101。半导体基底101可以是一半导体晶圆(wafer)，如硅晶圆。
或者或者另外，半导体基底101可以包括元素(elementary)半导体材料、复合半导体材料及/或合金半导体材料。元素半导体材料，例如，可以包括，但不限于晶体硅、多晶体硅、无定形(amorphous)硅、锗及/或钻石。复合半导体材料，例如，可以包括，但不限于碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟。合金半导体材料，例如，可以包括，但不限于SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP。
在一些实施例中，半导体基底101包括外延(epitaxial)层。例如，半导体基底101具有外延层覆盖在块状(bulk)半导体上。在一些实施例中，半导体基底101是一种绝缘体上的半导体基底，它可以包括基底、基底上的下埋氧化物层以及下埋氧化物层上的半导体层，例如硅绝缘体(SOI)基底、硅锗绝缘体(SGOI)基底，或锗绝缘体(GOI)基底。绝缘体上的半导体基底可以使用氧气植入分离法(SIMOX)、晶圆键合法及/或其他适合的方法来制备。此外，在一些实施例中，在半导体基底101中形成多个源极/漏极区(未显示)。
在半导体基底101上形成介电质层103，并在介电质层103上形成具有多个开口110的图案遮罩105，如图4所示，根据一些实施例。对应的步骤示出在如图3所示制备方法10中的步骤S11。在一些实施例中，介电质层103包括介电质材料，如氧化硅、氮化硅、氮氧化硅(silicon oxynitride)或其他适合的介电质材料。在一些实施例中，介电质层103的制作技术包含沉积工艺，如化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、原子层沉积(ALD)工艺、旋涂工艺或其他适合的方法。在一些实施例中，介电质层103与图案遮罩105包括不同的材料，因此在随后的蚀刻工艺中，蚀刻的选择性可以不同。
接下来，使用图案遮罩105做为遮罩对介电质层103执行蚀刻工艺，因此在介电质层103中形成多个开口120，如图5所示，根据一些实施例。在一些实施例中，开口120穿透介电质层103，因此使半导体基底101由开口120曝露。蚀刻工艺可以是湿式蚀刻工艺，干式蚀刻工艺，或其组合。
随后，在图案遮罩105上形成导电材料123，如图6所示，根据一些实施例。在一些实施例中，图5中所示的开口110与120由导电材料123填充。在一些实施例中，导电材料123包括铜(Cu)、钨(W)、铝(Al)、钛(Ti)、钽(Ta)、金(Au)、银(Ag)、其组合或其他适合的导电材料。导电材料123的制作技术可以包含沉积工艺，如CVD工艺、PVD工艺、ALD工艺、溅镀工艺、另一种适合的方法，或其组合。
然后，对导电材料123执行平坦化工艺，因此在介电质层103中形成多个导电接触125，如图7所示，根据一些实施例。在一些实施例中，每个导电接触125穿透介电质层103，与各自的底层源极/漏极区(未显示)接触并电连接。对应的步骤示出在如图3所示制备方法10中的步骤S13。
平坦化工艺可以包括化学机械研磨(CMP)工艺。在平坦化工艺后，导电接触125的顶面与介电质层103的顶面实质上共面。在本公开的范围内，"实质上”一词优选地是指至少90％，更优选地95％，甚至更优选地98％，最优选地99％。
接下来，形成覆盖介电质层103与导电接触125的导电材料127，并在导电材料127上形成具有多个开口130的图案遮罩129，如图8所示，根据一些实施例。在一些实施例中，导电材料127包括钨(W)。然而，其他适合的导电材料，如铜(Cu)、铝(Al)、钛(Ti)、钽(Ta)、金(Au)、银(Ag)、其组合，也可以使用。用于制备导电材料127的一些工艺与用于制备导电材料123的工艺相似或相同，其细节在此不再重复。此外，导电材料127与图案遮罩129包括不同的材料，因此在随后的蚀刻工艺中，蚀刻的选择性可以不同。
随后，使用图案遮罩129做为遮罩在导电材料127上执行蚀刻工艺，因此在导电接触125上形成多个下着陆垫143，如图9所示，根据一些实施例。对应的步骤示出在如图3所示制备方法10中的步骤S15。在一些实施例中，于蚀刻工艺期间，在下着陆垫143之间形成多个开口140，并且介电质层103由开口140曝露。
蚀刻工艺可以是湿式蚀刻工艺、干式蚀刻工艺、或其组合。在形成下着陆垫143后，可将图形遮罩129去除。在一些实施例中，图案遮罩129的去除技术包含剥离工艺、灰化工艺、蚀刻工艺或另一个适合的工艺。
在去除图案遮罩129后，如图10所示，根据一些实施例，形成覆盖下着陆垫143与介电质层103的介电质层145。对应的步骤示出在如图3所示制备方法10中的步骤S17。在一些实施例中，介电层145包括介电质材料，如氧化硅。然而，也可以使用其他适合的介电质材料，如氮化硅、氮氧化硅。用于制备介电质层145的一些工艺与用于制备介电质层103的工艺相似或相同，其细节在此不再重复。
然后，如图11所示，根据一些实施例，在介电质层145上形成具有多个开口150的图案遮罩147。在一些实施例中，图案遮罩147可以是由适合的光刻工艺定图形的光刻胶。在一些实施例中，图案遮罩147与介电质层145包括不同的材料，以便在随后的蚀刻工艺中，蚀刻的选择性可以不同。
接下来，如图12所示，根据一些实施例，使用图案遮罩147做为遮罩在介电质层145上执行蚀刻工艺，因此下着陆垫143的顶面143T由多个开口160曝露。对应的步骤示出在如图3所示制备方法10中的步骤S19。在一些实施例中，每个下着陆垫143具有宽度W1，每个开口160具有宽度W2，并且宽度W2大于宽度W1。蚀刻工艺可以是湿式蚀刻工艺，干式蚀刻工艺，或其组合。
随后，如图13所示，根据一些实施例，在开口160中形成多个上着陆垫163。对应的步骤示出在如图3所示制备方法10中的步骤S21。在一些实施例中，开口160未被上着陆垫163完全填满。换句话说，被上着陆垫163部分地填充的开口160成为剩余开口160'。在一些实施例中，上着陆垫163的顶面163T低于介电质层145的顶面145T。
此外，每个上着陆垫163的宽度与图12中所示的开口160的宽度W2实质上相同。如上所述，上着陆垫163的宽度W2大于下着陆垫143的宽度W1。在一些实施例中，上着陆垫163包括钨(W)。然而，也可以使用其他适合的导电材料，如铜(Cu)、铝(Al)、钛(Ti)、钽(Ta)、金(Au)、银(Ag)、其组合。在一些实施例中，上着陆垫163与下着陆垫143包括相同的材料，如钨(W)。用于制备上着陆垫163的一些工艺与用于制备导电材料123的工艺相似或相同，其细节在此不再重复。在形成上着陆垫163后，得到具有T形横截面的着陆垫结构165。
在形成上着陆垫163后，如图14所示，根据一些实施例，去除图案遮罩147。在一些实施例中，图案遮罩147的去除技术包含剥离工艺、灰化工艺、蚀刻工艺或另一个适合的工艺。
然后，如图15所示，根据一些实施例，去除介电质层145。对应的步骤示出在如图3所示制备方法10中的步骤S23。在一些实施例中，介电质层145的去除技术包含蚀刻工艺。例如，介电质层145的去除技术包含湿式蚀刻工艺。在去除介电质层145后，根据一些实施例，任何两个相邻的着陆垫结构165通过开口170分开。如图15所示，每个开口170具有一倒T形。
接下来，如图16所示，根据一些实施例，形成覆盖着陆垫结构165(包括下着陆垫143与上着陆垫163)与介电质层103的介电质层175。对应的步骤示出在如图3所示制备方法10中的步骤S25。在一些实施例中，如图15所示的具有倒T形的开口170由介电质层175填充。用于制备介电质层175的工艺及一些材料与用于制备介电质层103的工艺及材料相似或相同，其细节在此不再重复。
随后，根据一些实施例，在介电质层175上形成具有多个开口180的图案遮罩177，如图17所示。在一些实施例中，图案遮罩177与介电质层175包括不同的材料，因此在随后的蚀刻工艺中，蚀刻的选择性可以不同。
然后，使用图案遮罩177做为遮罩在介电质层175上执行蚀刻工艺，因此上着陆垫163的顶面163T由多个开口190曝露，如图18所示，根据一些实施例。在一些实施例中，每个开口190具有宽度W3，每个上着陆垫163具有宽度W2，并且宽度W2大于宽度W3。蚀刻工艺可以是湿式蚀刻工艺，干式蚀刻工艺，或其组合。在形成开口190后，可以去除图案遮罩177。
接下来，如图1所示，根据一些实施例，在上着陆垫163上的开口190中形成多个电容器197。对应的步骤示出在如图3所示制备方法10中的步骤S27。在一些实施例中，电容器197是金属-绝缘体-金属(MIM)电容器。如上所述，每个电容器197包括底部电极191、顶部电极195、以及夹于底部电极191与顶部电极195之间的介电质层193。
形成电容器197可以包括在开口190(见图18)中依次沉积导电材料、介电质材料与另一种导电材料，并在介电质层175上延伸，并执行平坦化工艺(例如，CMP工艺)以去除两种导电材料与介电质材料的多余部分。在一些实施例中，底部电极191包括氮化钛(TiN)，介电层193包括介电质材料，如二氧化硅(SiO2)、二氧化铪(HfO2)、氧化铝(Al2O3)、二氧化锆(ZrO2)，或其组合，而顶部电极195包括氮化钛(TiN)、低应力硅锗(SiGe)，或其组合。
在一些实施例中，电容器197通过着陆垫结构165和导电接触125与半导体基底101中的源极/漏极区(未示出)电连接。在形成电容器197之后，得到半导体元件100。在一些实施例中，半导体元件100是DRAM的一部分。在一些实施例中，着陆垫结构165的上着陆垫163的宽度W2大于电容器197的宽度W3，因此为电容器197创造更大的着陆区域。此外，在一些实施例中，上着陆垫163的顶面163T与底面163B与介电质层175直接接触。
如图1所示，由于着陆垫结构165具有T形的横截面，电容器197的着陆面积因此增加。此外，着陆垫结构165与电容器197之间的接触阻力减少，并且可以防止或减少错位的风险。因此，整体元件性能可以得到改善，半导体元件100的良品率可以得到提高。
图19至图21是横截面图，例示一些实施例的半导体元件200的制备中间阶段。应该指出的是，在图19所示结构之前制备半导体元件200的操作与图4至图11所示制备半导体元件100的操作实质上相同，相关的详细描述可以参考前述段落，在此不再讨论。
在介电质层145上形成具有开口150的图案遮罩147后，使用图案遮罩147做为遮罩在介电质层145上执行蚀刻工艺，因此下着陆垫143的顶面143T与上侧壁143S由多个开口260曝露，如图19所示，根据一些实施例。对应的步骤示出在如图3所示制备方法10中的步骤S19。蚀刻工艺可以是湿式蚀刻工艺、干式蚀刻工艺，或其组合。
在一些实施例中，开口260具有延伸部分260E，以曝露下着陆垫143的相对上侧壁143S。此外，在一些实施例中，开口260的底面260B(即最底面)低于下着陆垫143的顶面143T。此外，在一些实施例中，每个下着陆垫143具有宽度W4，每个开口260具有宽度W5，并且宽度W5大于宽度W4。
随后，如图20所示，根据一些实施例，在开口260中形成多个上着陆垫263。对应的步骤示出在如图3所示制备方法10中的步骤S21。在一些实施例中，开口260未被上着陆垫263完全填满。换句话说，被上着陆垫263部分地填充的开口260成为剩余开口260'。在一些实施例中，上着陆垫263的顶面263T低于介电质层145的顶面145T。
此外，根据一些实施例，如图19所示的开口260的延伸部分260E由上着陆垫263的一部分(也称为上着陆垫263的突出部263P)填充。此外，每个上着陆垫263的宽度与图19中所示的开口260的宽度W5实质上相同。如上所述，上着陆垫263的宽度W5大于下着陆垫143的宽度W4。在一些实施例中，上着陆垫263与下着陆垫143包括相同的材料，如钨(W)。用于制备上着陆垫263的工艺及一些材料与用于制备半导体元件100中的上着陆垫163的工艺及材料相似或相同，其细节在此不再重复。在形成上着陆垫263之后，得到具有T形横截面的着陆垫结构265。
然后，如图21所示，根据一些实施例，去除图案遮罩147与介电质层145。对应的步骤示出在如图3所示制备方法10中的步骤S23。在一些实施例中，图案遮罩147的去除技术包含剥离工艺、灰化工艺、蚀刻工艺或另一种适合的工艺，并且介电质层145的去除技术包含蚀刻工艺，例如湿式蚀刻工艺。在去除图案遮罩147与介电质层145之后，根据一些实施例，任何两个相邻的着陆垫结构265通过开口270分开。如图21所示，每个开口270具有一倒T形。
接着，形成覆盖着陆垫结构265(包括下着陆垫143与上着陆垫263)与介电质层103的介电质层275，在介电质层275上执行蚀刻工艺以形成曝露上着陆垫263的开口(未示出)，并且在上着陆垫163上的开口中形成多个电容器297，如图2所示，根据一些实施例。对应的步骤示出在如图3所示制备方法10中的步骤S25与S27。用于制备介电质层275和曝露上着陆垫263的开口的工艺及一些材料与用于制备半导体元件100的介电质层175和开口190的工艺及材料相似或相同(见图16至图18)，其细节在此不重复。
在一些实施例中，电容器297是MIM电容器。如上所述，每个电容器297包括底部电极291、顶部电极295、以及夹于底部电极291与顶部电极295之间的介电质层293。用于制备底部电极291、介电质层293和顶部电极295的工艺及一些材料与用于制备半导体元件100的底部电极191、介电质层193和顶部电极195的工艺及材料相似或相同，其细节在此不再重复。
在一些实施例中，电容器297通过着陆垫结构265和导电接触125与半导体基底101中的源极/漏极区(未显示)电连接。在形成电容器297之后，得到半导体元件200。在一些实施例中，半导体元件200是DRAM的一部分。在一些实施例中，着陆垫结构265的上着陆垫263的宽度W5大于电容器297的宽度W6，因此为电容器297创造更大的着陆区域。此外，在一些实施例中，上着陆垫263的顶面263T和底面263B与介电质层275直接接触。
如图2所示，由于着陆垫结构265具有T形横截面，因此增加电容器297的着陆面积。此外，着陆垫结构265与电容器297之间的接触阻力减少，并且可以防止或减少错位的风险。因此，整体元件性能可以得到改善，半导体元件200的良品率可以得到提高。
本公开内容提供一种半导体元件的实施例与该元件的制备方法。在一些实施例中，半导体元件包括设置于导电接触上的T型着陆垫结构。T型着陆垫结构包括下着陆垫与上着陆垫，上着陆垫的宽度大于下着陆垫的宽度。T型着陆垫结构有助于增加上层导电特征(如电容器)的着陆面积。因此，可以减少接触电阻，并且可以防止或减少着陆垫结构与上层导电特征之间的错位问题。因此，整体元件性能可以得到改善，半导体元件的良品率可以得到提高。
在本公开的一个实施例中，提供一种半导体元件。该半导体元件包括设置于一半导体基底上的一第一介电质层，以及穿透该第一介电质层的一导电接触。该半导体元件还包括设置于该导电接触上并与该导电接触直接接触的一T型着陆垫结构。该T型着陆垫结构包括一下着陆垫与设置于该下着陆垫上的一上着陆垫，该上着陆垫的一宽度大于该下着陆垫的一宽度。该半导体元件还包括设置于该T型着陆垫结构上并与该T型着陆垫结构直接接触的一电容器，以及设置于该第一介电质层上并围绕该T型着陆垫结构与该电容器的一第二介电质层。
在本公开的另一个实施例中，提供一种半导体元件的制备方法。该制备方法包括在一半导体基底上形成一第一介电质层，并形成穿透该第一介电质层的一导电接触。该制备方法还包括在该导电接触上形成一下着陆垫，并形成覆盖该下着陆垫的一第二介电质层。该制备方法还包括蚀刻第二介电质层以形成曝露该下着陆垫的一第一开口，并在该第一开口中形成一上着陆垫。该下着陆垫与该上着陆垫形成一T型着陆垫结构。
在本公开的另一个实施例中，提供一种半导体元件的制备方法。该制备方法包括在一半导体基底上形成一第一介电质层，并形成穿透该第一介电质层的一导电接触。该制备方法还包括在该导电接触上形成一下着陆垫，并形成覆盖该下着陆垫的一第二介电质层。该制备方法还包括蚀刻该第二介电质层以形成曝露该下着陆垫一顶面的一第一开口，并在该第一开口中形成一上着陆垫。该上着陆垫的一宽度大于该下着陆垫的一宽度。此外，该制备方法还包括在该上着陆垫上形成一电容器。该上着陆垫的该宽度大于该电容器的一宽度。
本公开的实施例具有一些有利的特征。在一些实施例中，半导体元件包括T型着陆垫结构，该结构具有下着陆垫与上着陆垫，并且上着陆垫的宽度大于下着陆垫的宽度。T型着陆垫结构有助于增加上层导电特征(如电容器)的着陆面积。因此，可以减少接触电阻，并且可以防止或减少着陆垫结构与上层导电特征之间错位的风险。因此，半导体元件的性能、可靠性与产量可以得到改善。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多过程，并且以其他过程或其组合替代上述的许多过程。
再者，本申请案的范围并不受限于说明书中所述的过程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。本领域技术人员可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的过程、机械、制造、物质组成物、手段、方法、或步骤。据此，这些过程、机械、制造、物质组成物、手段、方法、或步骤是包含于本申请案的权利要求内。
Claims (13)
1.一种半导体元件的制备方法，包括：
在一半导体基底上形成一第一介电质层；
形成穿透该第一介电质层的一导电接触；
在该导电接触上形成一下着陆垫；
形成覆盖该下着陆垫的一第二介电质层；
蚀刻该第二介电质层以形成曝露该下着陆垫的一第一开口；以及
在该第一开口中形成一上着陆垫，其中该下着陆垫与该上着陆垫形成一T型着陆垫结构。
2.如权利要求1所述的制备方法，其中该第一开口的一宽度大于该下着陆垫的一宽度。
3.如权利要求1所述的制备方法，其中在形成该T型着陆垫结构后，该第二介电质层的一顶面高于该上着陆垫的一顶面。
4.如权利要求1所述的制备方法，其中在形成该T型着陆垫结构后，去除该第二介电质层。
5.如权利要求2所述的制备方法，还包括：
形成覆盖该T型着陆垫结构的一第三介电质层；
蚀刻该第三介电质层以形成一第二开口，部分曝露该T型着陆垫结构的该上着陆垫；以及
在该第二开口中形成一电容器，其中该电容器通过该T型着陆垫结构与该导电接触电连接。
6.如权利要求1所述的制备方法，其中该第一开口包括延伸到该第二介电质层的一延伸部分，以部分曝露该下着陆垫的一侧壁。
7.如权利要求6所述的制备方法，其中形成该上着陆垫包括以该上着陆垫的一部分填充该第一开口的该延伸部分。
8.一种半导体元件的制备方法，包括：
在一半导体基底上形成一第一介电质层；
形成穿透该第一介电质层的一导电接触；
在该导电接触上形成一下着陆垫；
形成覆盖该下着陆垫的一第二介电质层；
蚀刻该第二介电质层以形成一第一开口，以曝露该下着陆垫的一顶面；
在该第一开口中形成一上着陆垫，其中该上着陆垫的一宽度大于该下着陆垫的一宽度；以及
在该上着陆垫上形成一电容器，其中该上着陆垫的该宽度大于该电容器的一宽度。
9.如权利要求8所述的制备方法，其中该第一开口的一宽度大于该下着陆垫的该宽度。
10.如权利要求8所述的制备方法，还包括：
在该第二介电质层上形成一图案遮罩；以及
以该图案遮罩做为遮罩蚀刻该第二介电质层，以形成该第一开口。
11.如权利要求10所述的制备方法，还包括：
在形成该上着陆垫后，去除该图案遮罩与该第二介电质层；以及
在形成该电容器之前，形成覆盖该上着陆垫的一第三介电质层。
12.如权利要求8所述的制备方法，其中该下着陆垫的材料与上着陆垫的材料相同。
13.如权利要求8所述的制备方法，其中在形成该上着陆垫之前，该下着陆垫的一顶面高于该第一开口的一底面。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US17/716,109 | 2022-04-08 | ||
| US17/716,165 | 2022-04-08 | ||
| US17/716,165 US11839072B2 (en) | 2022-04-08 | 2022-04-08 | Method for preparing semiconductor device with T-shaped landing pad structure |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116895601A true CN116895601A (zh) | 2023-10-17 |
Family
ID=88239172
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211611304.2A Pending CN116896863A (zh) | 2022-04-08 | 2022-12-14 | 具有t形着陆垫结构的半导体元件 |
| CN202310042010.0A Pending CN116895601A (zh) | 2022-04-08 | 2023-01-12 | 具有t形着陆垫结构的半导体元件的制备方法 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211611304.2A Pending CN116896863A (zh) | 2022-04-08 | 2022-12-14 | 具有t形着陆垫结构的半导体元件 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US11839072B2 (zh) |
| CN (2) | CN116896863A (zh) |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7851356B2 (en) * | 2007-09-28 | 2010-12-14 | Qimonda Ag | Integrated circuit and methods of manufacturing the same |
| KR101883656B1 (ko) | 2012-03-30 | 2018-07-31 | 삼성전자주식회사 | 활성영역과의 접촉면적이 확대된 콘택을 포함하는 반도체 소자 및 그 제조방법 |
| KR102032369B1 (ko) * | 2013-05-06 | 2019-10-15 | 삼성전자주식회사 | 랜딩 패드를 구비하는 반도체 소자 |
| US10217748B2 (en) | 2017-05-25 | 2019-02-26 | Winbond Electronics Corp. | Dynamic random access memory and method of manufacturing the same |
| CN109326596B (zh) * | 2017-08-01 | 2022-05-03 | 联华电子股份有限公司 | 具有电容连接垫的半导体结构与电容连接垫的制作方法 |
| CN109509836B (zh) | 2017-09-14 | 2022-11-01 | 联华电子股份有限公司 | 形成存储器电容的方法 |
| CN109698274B (zh) | 2017-10-23 | 2021-05-25 | 联华电子股份有限公司 | 电容的制作方法 |
| US11133319B2 (en) * | 2019-09-23 | 2021-09-28 | Nanya Technology Corporation | Semiconductor device and method for fabricating the same |
| US11107809B2 (en) * | 2019-09-25 | 2021-08-31 | Nanya Technology Corporation | Semiconductor device with nanowire plugs and method for fabricating the same |
| US10985164B1 (en) * | 2019-09-27 | 2021-04-20 | Nanya Technology Corporation | Semiconductor device with nanowire contact and method for fabricating the same |
| KR20210147321A (ko) | 2020-05-28 | 2021-12-07 | 삼성전자주식회사 | 반도체 장치 |
-
2022
- 2022-04-08 US US17/716,165 patent/US11839072B2/en active Active
- 2022-12-14 CN CN202211611304.2A patent/CN116896863A/zh active Pending
-
2023
- 2023-01-12 CN CN202310042010.0A patent/CN116895601A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US11839072B2 (en) | 2023-12-05 |
| US20230328953A1 (en) | 2023-10-12 |
| CN116896863A (zh) | 2023-10-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10366926B1 (en) | Structure and formation method of semiconductor device structure | |
| CN116895601A (zh) | 具有t形着陆垫结构的半导体元件的制备方法 | |
| TW202341301A (zh) | 具有t形著陸墊結構之半導體元件的製備方法 | |
| US11830812B2 (en) | Semiconductor device with T-shaped landing pad structure | |
| CN115249688A (zh) | 半导体元件及其制备方法 | |
| TWI825936B (zh) | 具有阻障部的半導體元件結構 | |
| US20230420488A1 (en) | Semiconductor device with ring-shaped electrode and method for preparing the same | |
| CN117174687A (zh) | 半导体元件结构 | |
| US20230395505A1 (en) | Semiconductor device structure with barrier portion | |
| TWI809966B (zh) | 具有氟捕捉層的半導體元件結構 | |
| US20240032283A1 (en) | Semiconductor device with air gap and method for preparing the same | |
| US11610963B2 (en) | Semiconductor device structure with bottom capacitor electrode having crown-shaped structure and interconnect portion and method for forming the same | |
| CN113471196B (zh) | 半导体结构及其形成方法 | |
| US20240186243A1 (en) | Semiconductor device structure with energy removable structure and method for preparing the same | |
| US20240186244A1 (en) | Semiconductor device structure with energy removable structure and method for preparing the same | |
| TW202412174A (zh) | 具有氣隙的半導體元件及其製備方法 | |
| US20230378070A1 (en) | Semiconductor device structure with fluorine-catching layer | |
| CN117012700A (zh) | 使用含氮图案的半导体元件结构的制备方法 | |
| CN117080192A (zh) | 半导体元件结构的制备方法 | |
| US20230299028A1 (en) | Bonding structure and method thereof | |
| CN118156248A (zh) | 具有可能量移除结构的半导体元件结构及其制备方法 | |
| CN115939069A (zh) | 具有键合线的半导体元件及其制备方法 | |
| CN118156249A (zh) | 具有可能量移除结构的半导体元件结构及其制备方法 | |
| CN115692363A (zh) | 具有不同宽度导电接触点的半导体元件结构及其制备方法 | |
| CN115346940A (zh) | 半导体元件及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |