CN116886055A - 可改善毫米波频段线性失真的差分e类数字化功率放大器 - Google Patents

可改善毫米波频段线性失真的差分e类数字化功率放大器 Download PDF

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CN116886055A CN202310726397.1A CN202310726397A CN116886055A CN 116886055 A CN116886055 A CN 116886055A CN 202310726397 A CN202310726397 A CN 202310726397A CN 116886055 A CN116886055 A CN 116886055A
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Abstract

本发明公开一种可改善毫米波频段线性失真的差分E类数字化功率放大器，属于集成电路技术领域。差分E类数字化功率放大器包含P、N两路差分路径，n个对称单元电路和一个低损耗的变压器输出匹配网络。所述对称单元电路包含左右两个对称位置的等尺寸晶体管、一个两输入与门电路、一个非门电路和一个中和电容。基于传统E类功率放大器的工作原理，增加对称位置等尺寸晶体管和中和电容使得输出阻抗不随控制电压变化，有效减小数字功率放大器AM‑AM/PM线性失真等问题。低损耗变压器输出匹配网络初、次级线圈采用两层厚金属堆叠，减小线圈寄生电阻的同时降低损耗。本发明差分E类数字化功率放大器具有线性失真小，效率高和稳定性好等特点。

Description

可改善毫米波频段线性失真的差分E类数字化功率放大器
技术领域
本发明属于功率放大器技术领域，尤其涉及一种可改善毫米波频段线性失真的差分E类数字化功率放大器。
背景技术
功率放大器是一种用于发射机系统进行高效率高频信号放大的射频集成电路模块，作为发射机系统的核心模块，它决定着发射机系统性能的关键。通常把功率放大器分为两种基本类型：传统的功率放大器和开关模式的功率放大器，区别在于有源器件的工作模式。传统的功率放大器有源器件工作在线性区，输出电流信号通过直接控制输入信号进行放大，具有较高的线性度，广泛应用于非恒定包络的调制系统中，主要分为A类、AB类、B类和C类。而开关类功率放大器的有源器件更像是一个“开关”，工作在导通或者截止状态，被放大后的输出信号很难体现输入信号的幅度变化，通常在恒定包络信号中进行放大，应用在雷达或者蓝牙芯片中，主要分为D类、E类和F类。随着5G毫米波频段频谱资源的愈加丰富，以及为了满足无线通信与传输系统对低成本与低功耗日益增长的需求，高效率的毫米波频段功率放大器设计是核心关键所在。而工作在开关模式的数字化功率放大器，因其基本没有能量损失在工作于开关模式的有源器件上，理想效率能达到100％，并且易于实现大规模数字化集成控制，可以大大提高整个收发机系统芯片的功耗性能和系统集成度，具有高效率、高集成、高兼容等特性。因此，设计一款毫米波频段高性能的数字化功率放大器，成为近年来的研究热门，受到越来越多国内外科研工作者的青睐。在开关类数字化功率放大器中，D类功率放大器一般适用于低频，F类功率放大器则需要通过多个网络在谐波频率和基频下进行谐振，不利于整体数字化实现。而E类功率放大器在D类功率放大器的基础上提高了高频下的效率，更便于实现数字化，因而被广泛应用在数字化功率放大器的设计中。
图1为基于E类数字化功率放大器的一般电路结构，该数字化功率放大器由n个相同的E类开关模式功率放大器单元构成。工作于E类的功率放大器单元包含一个逻辑与门，一个NMOS晶体管(以硅基CMOS工艺为参照)。逻辑与门的两输入端分别连接基带控制信号BB和激励射频方波信号RF。晶体管由逻辑与门输出电平驱动并工作在开关模式，n个功率放大单元都可以通过对应的数字控制信号单独进行控制(即BB1～n端)，当输入的数字控制信号为低电平“0”时，与射频信号进行逻辑“与”后，仍然为低电平，此时NMOS晶体管栅端输入为低电平，处于截止状态，对应的E类功率放大器单元电路关闭；当输入的数字控制信号为高电平“1”时，与射频信号进行逻辑“与”后，NMOS晶体管栅端输入为射频信号，处于导通状态，对应的E类功率放大器单元电路开启。通过数字信号控制不同数量功率放大单元的开启与闭合，就可以实现对输出信号的幅度进行调制。n个功率放大器单元电路的输出电流合成后，经输出匹配网络与输出负载进行阻抗匹配。然而，基于E类数字化功率放大器是一种典型的非线性数字化功率放大器，其线性度决定了经过功率放大器发送的信息最终能否被接收机正确解调，是功率放大器电路设计中需要仔细衡量的关键指标。当对图1数字化功率放大器进行数字信号控制时，n个E类功率放大器单元分别工作在导通和关断状态，有源器件的导通与关断对应的导通和关断阻抗以及毫米波频段下的寄生效应对输出阻抗产生很大影响，导致严重的AM-AM和AM-PM线性失真等问题。并且由于E类功率放大器工作在高效率的开关模式，输入信号一般为50％占空比的方波信号。通过对输入方波信号进行傅立叶级数展开，可以发现方波信号携带较多二次、三次、四次等谐波分量，这些谐波信号再经过晶体管的非线性放大后，谐波分量的影响会加剧，严重恶化数字化功率放大器的线性度性能。因此，在毫米波频段进行E类数字化功率放大器设计不可避免的会遇到如下设计挑战：
(1)毫米波频段有源器件的结点寄生电容在高频下的寄生效应会恶化功率放大器的线性度和稳定性，加剧了数字化功率放大器的自激风险；(2)输入信号经过有源器件非线性放大后，二次、三次谐波分量的影响加剧；(3)由于频率较高，衬底损耗大，基于硅基工艺的无源器件品质因数Q值较小，无源网络的损耗会变大，进一步恶化了功率放大器输出功率性能；(4)实际情况下，晶体管并非理想开关，在完全关断与完全开启状态之间切换的中间状态变长，会进一步增加开关切换时带来的动态功耗，加剧E类功率放大器的效率恶化。
为改善上述问题，目前已有多种基于E类数字化功率放大器的技术改进方案相继报道，其中以开关电容数字功率放大器(SCPA技术)的研究最为普遍，SCPA技术可以通过利用纳米级CMOS技术提供精密的电容比来实现高精度，具有更低的动态功耗和器件损耗，并提高了开关速度，其电路结构如图2所示。SCPA技术由一组高精度的开关电容阵列组成，开启状态根据对应的数字信号控制射频载波信号在VDD和地之间快速切换，经反相器后由电容传送到输出端；关闭状态电容的底端可视为始终连接到信号地，通过控制开启状态的电容功率放大单元数量，即可实现对输出信号包络大小的控制。如图2中所示，m路开关电容数字化功率放大器处于开启状态，则最后一路的输出信号幅度即为(m/n)VDD，相较于传统的E类数字化功率放大器表现为良好的线性度，其AM-AM和AM-PM失真得到较大改善。理想情况下，不考虑因制造方式不同、电子迁移率等非理想因素对NMOS和PMOS的影响，由于总电容(C＝COFF+CON)为定值，则输出阻抗始终保持不变，SCPA将在整个工作范围内引入恒定的输出阻抗，不会产生AM-AM和AM-PM失真问题。然而，实际设计中PMOS晶体管的导通电阻一般为NMOS晶体管导通电阻的2倍，关断电容的重放电等问题，导致开关电容数字化功率放大器输出阻抗很难保持不变，并且由于开关电容结构功率放大器电容数量较多，就会导致电磁仿真模型的不准确性加剧、寄生效应显著、射频信号的泄露增强以及不同输出走线长度带来不同寄生效应等因素，使得SCPA在占据较大面积的同时损耗变大，且进一步减弱了对AM-AM和AM-PM失真的改善能力。
发明内容
本发明目的在于提供一种应用于改善毫米波频段线性失真的E类数字化功率放大器电路结构，通过在差分E类数字化功率放大器单元电路中添加对称位置等尺寸晶体管和中和电容，使得差分E类数字化功率放大器的输出阻抗不随数控电压高低电平切换而变化，输出阻抗始终保持恒定，有效改善了整体差分E类数字化功率放大器的AM-AM和AM-PM线性失真问题。低损耗的变压器输出匹配网络提升了功率放大电路的稳定性，进一步提高对差分E类数字化功率放大器输出端偶次谐波的抑制能力。该结构对改善多路差分E类数字化功率放大器线性失真具有重要意义，具有的设计灵活性，以解决毫米波频段下E类数字化功率放大器严重的线性失真问题。
为解决上述技术问题，本发明的具体技术方案如下：
一种可改善毫米波频段线性失真的差分E类数字化功率放大器，其特征在于，所述差分E类数字化功率放大器包含P、N两路差分路径，n个对称单元电路和一个低损耗的变压器输出匹配网络；
所述P、N两路差分路径由n个差分对称单元电路构成，一个差分对称单元电路由两个对称单元电路构成；所述n路是路径变量，可根据设计需要，替换为具体的路径数；
所述差分E类数字化功率放大器单元电路中包含左右两个对称位置上的等尺寸晶体管，一个两输入与门电路、一个非门电路和一个中和电容；
所述左右两个对称位置上的等尺寸晶体管由与门输出电平驱动并工作在开关模式，BB1～n端通过数字控制信号单独控制n个功率放大器对称单元电路的开启与关断，从而实现对输出信号的幅度调制；
所述两输入与门电路输入端分别与射频方波信号和数字控制信号连接，输出端与所述左边位置等尺寸晶体管的栅极连接，所述非门电路输入端与数字控制信号连接，输出端与所述右边位置等尺寸晶体管的栅极连接，所述左右两边对称位置等尺寸晶体管的源极共同连接到地，漏极共同连接到差分E类数字化功率放大单元电路的输出端，所述中和电容一端与左边位置等尺寸晶体管的栅极连接，另一端与差分路径对称单元电路中右边位置等尺寸晶体管的漏极连接；
所述低损耗变压器输出匹配网络初级线圈采用金属铝层和次顶层金属堆叠，次级线圈采用顶层金属和二次顶层金属堆叠，直流电源信号连接在次级线圈的顶层金属上，初级线圈和次级线圈的耦合系数较高，减小线圈的寄生电阻，降低损耗；所述低损耗的变压器次级线圈差分端口分别连接所述E类数字化功率放大器的P、N两路差分输出端，初级线圈差分两端口先并联输出匹配电容CO的两端，再分别与50Ω的负载阻抗和信号地连接。
进一步的，所述的差分E类数字化功率放大器的对称单元电路，在基于传统E类功率放大单元电路结构的优化，当数字控制信号为低电平时，所述左边位置等尺寸晶体管处于截止状态，所述右边对称位置等尺寸晶体管直流导通到地；当数字控制信号为高电平时，所述左边位置等尺寸晶体管处于导通状态，所述右边位置等尺寸晶体管关闭；
相比于所述传统E类功率放大单元电路结构，添加右边位置等尺寸晶体管用于保持与左边位置等尺寸晶体管在数字控制信号高低电平切换时具有相同的导通和关断阻抗，保持输出阻抗一致，使其不随开关开启数量的变化而改变。这种独特的特性表现为高线性度，大大降低了AM-AM和AM-PM失真问题，这一理论已在大量SCPA结构中得以验证。
进一步的，由于毫米波频段频率较高，信号放大晶体管的寄生电容CGD会导致功率放大器的增益和稳定性下降，所述中和电容是通过在差分E类数字化功率放大器单元电路中引入负电容，抵消左边位置等尺寸晶体管栅漏寄生电容CGD的影响，提高了所述差分E类数字化功率放大器的整体隔离度和稳定性性能；所述差分对称单元电路中的中和电容一端与左边位置等尺寸晶体管的栅极连接，另一端与差分对称单元右边位置等尺寸晶体管的漏极连接；所述差分E类数字化功率放大器P、N两路差分路径总的中和电容可用两个容值为n路差分对称单元电路中各个中和电容容值的和进行替换，所述总中和电容的两端分别连接在所述差分E类数字化功率放大器的差分信号输入正端和输出负端之间以及差分信号输入负端和输出正端之间。由于所述差分对称单元电路中左边位置等尺寸晶体管无论工作在开启或者关闭状态，其栅极与漏极之间的寄生电容一直存在，并且分别连接在输入信号与输出信号之间，因此，可以通过两个电容容值为n路差分对称单元电路中各个中和电容C1，C2，…Cn容值的和进行替换，可以有效减少电容的数量。在版图设计时，所述差分E类数字化功率放大器中和电容数量的减少有效降低了由于无源器件电磁仿真模型不精确带来的误差，并且减小了芯片尺寸和不同走线带来的寄生效应。
进一步的，差分E类数字化功率放大器电路结构具有灵活的设计自由度，可基于先进纳米级CMOS硅基工艺在不同毫米波频段下进行差分E类数字化功率放大器的设计。采用先进的纳米级硅基工艺，晶体管的寄生更小，可以有效减小晶体管在完全关断与完全开启状态之间切换的中间状态时间，提高开关速度，进一步减小开关切换时带来的动态功耗，降低E类功率放大器的效率恶化。
进一步的，差分E类数字化功率放大器单元电路中非门的PMOS和NMOS晶体管宽长比设置为2：1，在获得更小功耗和版图尺寸的同时，开关上升沿和下降沿时间更加接近。
进一步的，在版图设计时，采用电导率最高的顶层金属从不同方向分别对称引入到等尺寸晶体管的输入输出端，减小走线互联时引入的寄生电阻和耦合电容；采用对称单元电路构成的差分E类数字化功率放大器可大大提高版图的对称性。
进一步的，差分E类数字化功率放大器对称单元电路中左右两边对称位置等尺寸晶体管的漏极到源极的寄生电容以及漏极到衬底的寄生电容，由于衬底和源极都接地，两晶体管尺寸和漏极电压节点均相同，无论单元电路处于哪一种工作模式，都具有相等的寄生电容，在本申请中都用CDB表示。
本发明的一种可改善毫米波频段线性失真的差分E类数字化功率放大器，具有以下优点：
(1)线性失真小：通过采用等尺寸晶体管对称单元电路，使输出阻抗在等尺寸晶体管对称单元开启或者闭合状态下不随数字控制信号发生改变，并且等尺寸晶体管对输出端的寄生效应相同，进一步降低AM-AM和AM-PM的线性失真，提高输出功率。
(2)能量效率高：所述差分E类数字化功率放大器是基于传统E类单元电路结构进行的改进，晶体管的工作原理并未发生本质变化，仍然保持E类功率放大器高效率的特点。
(3)稳定性好：所述差分E类数字化功率放大器对称单元电路中通过引入电容中和技术进一步增加了隔离度，整体电路采用差分结构实现以及输出变压器匹配网络对偶次谐波的抑制功能，体现了差分E类数字化功率放大器具有更高的稳定性。
附图说明
图1为传统E类数字化功率放大器的单元电路结构示意图；
图2为传统开关电容式数字化功率放大器(SCPA技术)的电路结构示意图；
图3(a)为传统E类功率放大器单元电路结构示意图；
图3(b)为本发明提出的E类功率放大器对称单元电路结构示意图；
图4为本发明差分E类数字化功率放大器的电路结构示意图；
图5(a)为本发明基于40nm CMOS工艺的低损耗堆叠变压器匹配网络3D模型示意图；
图5(b)为本发明堆叠金属层和无堆叠金属层变压器损耗和耦合系数在30-50GHz性能对比示意图。
具体实施方式
为了更好地了解本发明的目的、结构及功能，下面结合附图，对本发明一种可改善毫米波频段线性失真的差分E类数字化功率放大器做进一步详细的描述。
如图3(a)所示为传统E类数字化功率放大器的单元电路结构，该功率放大单元结构工作在E类放大模式，包含一个逻辑与门和一个用作开关模式的NMOS晶体管，逻辑与门的两个输入端分别连接数字控制信号BB和激励射频方波信号RF。晶体管工作在开关模式，当输入的数字控制信号为低电平“0”时，与射频信号进行逻辑“与”后，仍然为低电平，此时NMOS晶体管栅极输入为低电平，晶体管处于截止状态，对应的功率放大单元关闭；当输入的数字控制信号为高电平“1”时，与射频信号进行逻辑“与”后，NMOS晶体管栅极输入为射频信号，晶体管处于导通状态，对应的功率放大单元开启。通过数字信号控制不同数量功率放大单元的开启与闭合，就可以实现对输出信号的幅度调制。然而，当对由图3(a)功率放大单元构成的多位数字功放进行信号控制时，n个E类功率放大单元分别工作在导通或关断状态，有源器件工作在导通或关断模式对输出阻抗产生很大影响，将导致严重的AM-AM和AM-PM线性失真等问题。功率放大单元工作在导通或关断模式对应的输出阻抗如下公式表示：
以上公式中，ω为角频率，RON和ROFF分别表示用于开关放大晶体管的导通电阻和关断电阻，寄生电容CGD、CGS分别表示晶体管栅漏极寄生电容、栅源极寄生电容，CDB表示晶体管漏极到衬底和地的寄生电容之和。从以上公式可以清晰地看出，传统E类数字化功率放大器的单元电路的输出阻抗随着晶体管的工作状态发生显著变化，不同的输出阻抗影响输出相位的波动，加剧AM-AM和AM-PM线性失真等问题。
本发明基于传统E类数字化功率放大器单元电路理论，提出E类数字化功率放大器对称单元电路，如图3(b)所示。该对称单元电路中包含两个对称位置上的等尺寸晶体管，一个两输入与门电路、一个非门电路和一个中和电容。所述两输入与门电路输入端分别与射频方波信号和数字控制信号连接，输出端与所述用作开关放大晶体的管栅极连接，所述非门电路输入端与数字控制信号连接，输出端与所述对称位置晶体管的栅极连接，非门中的PMOS和NMOS晶体管宽长比设置为2：1，在获得更小功耗和版图尺寸的同时，开关上升沿和下降沿时间更加接近。所述对称位置等尺寸晶体管源极共同连接到地，漏极共同连接到输出端。其工作原理与传统E类功率放大器单元电路类似，即当输入控制信号为低电位时，开关放大管关断，对称位置上的晶体管导通，为输出端提供了开关管等值的导通电阻；当输入控制信号为高电位时，开关放大管导通，对称位置上的晶体管关断，为输出端提供了开关管等值的关断电阻。该结构在不同工作模式中的输出阻抗表达式如下：
以上公式中，Cn为中和电容，为抵消栅漏极寄生电容CGD的密勒效应而引入。由于晶体管的栅极和漏极之间的电压反向，导致晶体管的栅极和漏极之间通过CGD会产生一个反馈电流，当反馈电流流经源阻抗时形成负反馈，从而引起放大器增益降低。所述中和电容Cn则是通过在对称单元电路中引入负电容，其值等于晶体管栅漏极寄生电容CGD，抵消左边位置等尺寸晶体管寄生电容CGD的影响，提高了功率放大器的整体增益和稳定性性能。而右边对称位置等尺寸晶体管中没有射频信号，其寄生电容CGD可忽略。式中“2”代表左右两边对称位置等尺寸晶体管的寄生电容CDB无论处于哪一种工作模式都存在且相等，是电容并联相加的结果。由以上公式可知，所述差分E类数字化功率放大器对称单元电路结构的输出阻抗，无论数控电压处于高电位或低电压，都有相同的因式，不随数字控制电压变化而发生改变，阻抗值近似相等，可有效改善E类数字化功率放大器输出端相位波动的幅度。其设计思路与SCPA相同，都是通过保证输出阻抗不跟随数控电压而发生改变，进而大大改善AM-AM和AM-PM线性失真问题，这一理论已在大量SCPA结构中得以验证。
通过以上对所述差分E类数字化功率放大器对称单元电路结构工作原理的阐述和分析，进一步可推广至多路E类数字化功率放大器的设计。然而由于E类数字化功率放大器工作在高效率的开关模式，输入信号一般为50％占空比的方波信号。通过对输入方波信号进行傅立叶级数展开，可以发现方波信号携带较多二次、三次、四次等谐波分量，又由于晶体管是有源非线性器件，这些谐波信号经过晶体管的非线性放大后，谐波分量的影响会进一步加剧，严重恶化数字化功率放大器的线性度性能。因此为有效抑制由于晶体管非线性造成的输入信号偶次谐波，提出一种差分E类数字化功率放大器，如图4所示。
所述差分E类数字化功率放大器包含P、N两路差分路径，n个对称单元电路和一个低损耗的变压器输出匹配网络。所述差分E类数字化功率放大器n个对称单元电路中的中和电容一端与射频输入信号连接，另一端与差分路径对称单元电路中右边位置等尺寸晶体管的漏极连接。所述差分E类数字化功率放大器P、N两路差分路径总的中和电容可用两个容值为n路差分对称单元电路中各个中和电容容值的和进行替换，如图4中虚线连接电容部分所示。两个总中和电容分别连接在所述差分E类数字化功率放大器的差分输入正端(RF+)和输出负端(N路径)之间以及差分输入负端(RF-)和输出正端(P路径)之间。为避免原理图的复杂度，图4中所有标注的RF+或者RF-端均连接在同一信号源的差分端口。由于所述差分对称单元电路中左边边位置等尺寸晶体管无论工作在开启或者关闭状态，其栅极与漏极之间的寄生电容一直存在，并且分别连接在输入信号与输出信号之间，因此，可以通过两个电容容值为n路差分对称单元电路中各个中和电容C1，C2，…Cn容值的和进行替换，可以有效减少电容的数量。电容数量的减少可进一步减弱由于无源器件电磁仿真模型不精确带来的误差影响，并且有效减小芯片尺寸和不同走线带来的各类寄生效应。
在版图设计中，采用电导率最高的顶层金属分别从不同方向引入到开关放大晶体管的输入和输出端，减小互联时引入的寄生电阻和交叠电容。n个差分E类数字化功率放大器对称单元电路具有灵活的设计自由度，可根据实际需求确定具体的n位数字控制端，完成输入输出网络匹配。该结构可基于多种先进纳米级硅基CMOS工艺、不同毫米波频段进行设计，先进纳米级硅基工艺的晶体管寄生更小，可以有效减小左右两边对称位置等尺寸晶体管在完全关断与完全开启状态之间切换的中间状态时间，提高开关速度，进一步减小开关切换时带来的动态功耗，降低E类功率放大器的效率恶化。
所述低损耗堆叠变压器输出匹配网络如图4虚线框部分所示，次级线圈LS两端分别连接所述差分E类数字化功率放大器的P、N两路输出端。初级线圈LP两端并联接入用于匹配的电容CO，再分别连接到50Ω的负载电阻和信号地。所述低损耗堆叠变压器输出匹配网络为降低输出匹配网络在高频下的损耗，初级线圈采用厚AL层和次顶层金属进行堆叠、次级线圈采用顶层和二次顶层厚金属堆叠，通过增加金属层厚度，减小初、次级线圈的寄生电阻，提高耦合系数，进一步降低损耗。图5(a)所示为基于40nm CMOS工艺给出所述低损耗堆叠变压器输出匹配网络的3D模型，最厚层金属M10层堆叠金属层M8作为次级线圈，金属AL层堆叠次顶层金属M9作为初级线圈，初、次级线圈堆叠金属层通过通孔在差分端口处连接，次级线圈的中间抽头使用顶层金属M10连接到电源电压。
图5(b)所示为堆叠金属层和没有堆叠金属层变压器损耗和耦合系数在30-50GHz带宽内的性能对比，从图中可知，相比于没有堆叠金属层的变压器，堆叠变压器在该毫米波频段内具有更高的耦合系数和更低的损耗。
上述具体的实施方案详细阐述了本发明基于传统E类数字化功率器单元电路结构，提出差分E类数字化功率放大器对称单元电路结构的工作原理和设计方案。本领域的相关研究和技术人员可以根据上述方案提及到的应用领域做出非实质性的改进、改型或替换都不脱离本发明的宗旨，也应属于本发明的权利要求保护范围。本发明不局限于以上实施方案中所公开的内容，本发明的保护范围应以权利要求所述为准。

Claims (5)

1.一种可改善毫米波频段线性失真的差分E类数字化功率放大器，其特征在于，所述差分E类数字化功率放大器包含P、N两路差分路径，n个对称单元电路和一个低损耗的变压器输出匹配网络；
所述P、N两路差分路径由n个差分对称单元电路构成，一个差分对称单元电路由两个对称单元电路构成；
所述差分E类数字化功率放大器对称单元电路中包含左右两个对称位置上的等尺寸晶体管，一个两输入与门电路、一个非门电路和一个中和电容；
所述两输入与门电路输入端分别与射频方波信号和数字控制信号连接，输出端与所述左边位置等尺寸晶体管的栅极连接，所述非门电路输入端与数字控制信号连接，输出端与所述右边位置等尺寸晶体管的栅极连接，所述左右两边对称位置等尺寸晶体管的源极共同连接到地，漏极共同连接到所述差分E类数字化功率放大器对称单元电路的输出端，所述中和电容一端与左边位置等尺寸晶体管的栅极连接，另一端与差分对称单元电路中右边位置等尺寸晶体管的漏极连接；
所述低损耗变压器输出匹配网络初级线圈采用金属铝层和次顶层金属堆叠，次级线圈采用顶层金属和二次顶层金属堆叠，直流电源信号连接在次级线圈的顶层金属上，初级线圈和次级线圈的耦合系数更高；所述低损耗变压器次级线圈差分端口分别连接所述E类数字化功率放大器的P、N两路差分输出端，初级线圈差分两端口先并联输出匹配电容CO的两端，再分别与50Ω的负载阻抗和信号地连接。
2.根据权利要求1所述的可改善毫米波频段线性失真的差分E类数字化功率放大器，其特征在于，所述差分E类数字化功率放大器的对称单元电路中，添加的右边位置晶体管用于保持与左边位置晶体管等尺寸，在数字控制信号高低电平切换时能够保证有相同的导通和关断阻抗，保持输出阻抗一致。
3.根据权利要求1所述的可改善毫米波频段线性失真的差分E类数字化功率放大器，其特征在于，所述差分E类数字化功率放大器P、N两路差分路径总的中和电容可用两个容值为n路差分对称单元电路中各个中和电容容值的求和进行替代，所述总中和电容的两端分别连接在所述差分E类数字化功率放大器的差分信号输入正端和输出负端之间以及差分信号输入负端和输出正端之间。
4.根据权利要求1所述的可改善毫米波频段线性失真的差分E类数字化功率放大器，其特征在于，所述差分E类数字化功率放大器基于纳米级CMOS硅基工艺进行设计，对称单元电路中非门的PMOS和NMOS晶体管宽长比设置为2：1。
5.根据权利要求1所述的可改善毫米波频段线性失真的差分E类数字化功率放大器，其特征在于，所述差分E类数字化功率放大器单元电路中左右两边对称位置等尺寸晶体管的漏极到源极的寄生电容以及漏极到衬底的寄生电容相等，均表示为CDB。
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