CN116800273A

CN116800273A - 一种高精度数模转换器

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Publication number: CN116800273A
Application number: CN202310731301.0A
Authority: CN
Inventors: 张仁辉; 何生生; 刘毅成
Original assignee: Chengdu Nenghai Shengxin Technology Co ltd
Current assignee: Chengdu Nenghai Shengxin Technology Co ltd
Priority date: 2023-06-19
Filing date: 2023-06-19
Publication date: 2023-09-22

Abstract

本发明属于数模转换器技术领域，具体涉及一种高精度数模转换器。本发明包括DAC主体、DAC权重误差采样保持与比较模块、校准逻辑控制器、误差逐次逼近逻辑控制器、权重误差计算器、权重误差寄存器、第一模式切换开关和第二模式切换开关、权重误差累加器，其中校准逻辑控制器内置有控制DAC权重误差校准的时序逻辑，在输入的误差校正指令为高时，按照设定的流程控制DAC主体、DAC权重误差采样保持与比较模块、误差逐次逼近逻辑控制器、权重误差计算器、权重误差寄存器进行协同工作，利用辅助DAC补偿主DAC的非线性误差。本发明集成的自动非线性校正功能，仅需主机发起校正使能命令就可自动完成。

Description

一种高精度数模转换器

技术领域

本发明属于数模转换器技术领域，具体涉及一种高精度数模转换器。

背景技术

数模转换器(DAC)是将数字信号转变为模拟信号输出的器件，按实现原理可分为电阻型DAC和电流型DAC，电阻型又DAC分为R-String DAC、R-2R DAC、Segmented R-2R DAC。集成电路中的DAC大多采用多晶电阻，如果电阻尺寸足够大且版图精心布局，多晶电阻构成的DAC可实现12bit的精度。受工艺误差的限制以及电阻压偏效应的影响，仅靠优化电阻型DAC的结构和版图匹配，很难实现优于14bit精度的DAC。要想进一步提升电阻型DAC的精度，需要借助非线性校准技术。

发明内容

针对上述问题，本发明提出一种高精度DAC，它集成了非线性自动校正算法，采用主从DAC架构，主DAC是DAC的主体，从DAC用于校正主DAC的非线性。

本发明的技术方案为：

一种高精度数模转换器，包括DAC主体、DAC权重误差采样保持与比较模块、校准逻辑控制器、误差逐次逼近逻辑控制器、权重误差计算器、权重误差寄存器、第一模式切换开关和第二模式切换开关、权重误差累加器；所述第一模式切换开关和第二模式切换开关为二选一选择器，且使能信号均为误差校正指令，其中第一模式切换开关的0输入端接外部输入数据，第一模式切换开关的1输入端接校准逻辑控制器的输出，第一模式切换开关的输出接DAC主体的一个输入端，校准逻辑控制器的输入接误差校正指令；DAC主体的另一个输入端接第二模式切换开关的输出，第二模式切换开关的0输入端接权重误差累加器的输出，第二模式切换开关的1输入接误差逐次逼近逻辑控制器的输出；权重误差累加器的输入为权重误差寄存器的输出和外部输入数据，权重误差寄存器的输入为校准逻辑控制器的输出和权重误差计算器的输出，权重误差计算器的输入为校准逻辑控制器的输出和误差逐次逼近逻辑控制器的输出，误差逐次逼近逻辑控制器的输入为校准逻辑控制器的输出和DAC权重误差采样保持与比较模块的输出，DAC权重误差采样保持与比较模块的输入为DAC主体的输出，DAC主体输出数模转换结果；

所述DAC主体包括主DAC、辅助DAC和衰减器，其中主DAC的输入接第一模式切换开关的输出，辅助DAC的输入接第二模式切换开关的输出，辅助DAC的输出经过衰减器后与主DAC的输出叠加后得到数模转换结果；当误差校正指令拉高时，主DAC的码值选择由校准逻辑控制器提供，辅助DAC的码值由误差逐次逼近逻辑控制器提供；当误差校正指令拉低时，主DAC的码值由外部输入数据提供，辅助DAC的码值由权重误差累加器提供；其中辅助DAC用于补偿主DAC的非线性误差；

所述DAC权重误差采样保持与比较模块包括二选一复用开关、权重差值保持器和权重误差比较器，其中二选一复用开关的使能信号为校准逻辑控制器的输出，二选一复用开关的固定端接DAC主体的输出，二选一复用开关的第一活动端通过权重差值保持器后接权重误差比较器的正输入端，二选一复用开关的第二活动端接权重误差比较器的负输入端，权重误差比较器的输出端为DAC权重误差采样保持与比较模块的输出端。

进一步的，所述校准逻辑控制器内置有控制DAC权重误差校准的时序逻辑，在输入的误差校正指令为高时，按照设定的流程控制DAC主体、DAC权重误差采样保持与比较模块、误差逐次逼近逻辑控制器、权重误差计算器、权重误差寄存器进行协同工作，得到主DAC每1bit的权重与互斥权重差值，并通过权重误差计算器计算主DAC的权重误差，再将权重误差存储到权重误差寄存器；所述权重与互斥权重的定义是，对主DAC的第i bit，其权重是指第i-bit置1DAC的输出Vm(i)，互斥权重是指小于i的所有低bit位都置1DAC的输出Vmr(i)。

进一步的，所述DAC权重误差校准的时序逻辑用于存储主DAC的权重和互斥权重的差值，并配合误差逐次逼近逻辑控制器和辅助DAC完成对差值的搜索和存储，具体实现方法是：对主DAC第i-bit，先采样保持第i-bit的权重误差，校准逻辑控制器将二选一复用开关接通到第一活动端，并控制主DAC的第i-bit置1，权重差值保持器存储主DAC的权重输出电压值Vm(i)，然后校准逻辑控制器再将主DAC的第0～i-1bit都置1，权重差值保持器再存储主DAC输出的互斥权重输出电压值Vmr(i)，权重差值保持器将两次采样的差值Vm(i)-Vmr(i)存储到存储介质或者寄存器；权重误差搜索过程为，校准逻辑控制器将二选一复用开关接通到第二活动端，误差逐次逼近逻辑控制器、辅助DAC、权重误差比较器构成SAR ADC，并通过二分法搜索算法将Vm(i)-Vmr(i)转换为数字码值ΔVm(i)并存入寄存器。

进一步的，所述权重误差计算器计算权重误差的方法为，第i-bit的权重误差Weight_err(i)为：

其中，N_M是主DAC的位宽。

本发明的有益效果是：本发明集成的自动非线性校正功能，仅需主机发起校正使能命令就可自动完成，不仅能在CP和FT测试阶段进行，也可以在UT、ST、以及产品生命周期任意阶段进行，可最大程度消除封装应力、单板应力、芯片老化等工程问题对DAC造成的影响。

附图说明

图1为本发明的DAC的主体架构。

图2为实施例中DAC主体的结构。

图3为实施例中DAC权重误差采样保持与比较模块的结构。

图4为实施例中前级放大器的结构。

图5为实施例中SAR逻辑搜索主DAC某1bit权重与互斥权重差值的流程图。

图6为实施例中主DAC所有bit权重差值搜索完整流程图。

图7为DAC非线性误差校准前后性能对比验证示意图。

具体实施方式

下面结合附图和实施例对本发明的技术方案做进一步的详细描述：

如图1所示，图中100代表整个DAC的方案，它包括：DAC主体200、DAC权重误差采样保持与比较模块300、校正逻辑106、误差逐次逼近(SAR)逻辑103、权重误差计算器104、权重误差寄存器105、模式切换开关101和102、权重误差累加器107。

图1中的DAC主体200包括：主DAC 201、辅助DAC 202、尺度衰减203、加法器204。DAC主体200，其一个特征在于，辅助DAC用于补偿主DAC的非线性误差，辅助DAC的精度会设计的比主DAC低很多，且辅助DAC输出的结果会经过K倍的尺度衰减203，然后与主DAC输出叠加204，形成最终的高精度有效输出。尺度衰减系数K的设计，需要兼顾考虑辅助DAC的校正量程和等效输出精度，量程要确保能够覆盖主DAC的非线性误差总和；辅助DAC等效输出精度定义为辅助DAC本身的分辨率与尺度因子K的乘积，要确保等效输出精度至少比主DAC高2倍。DAC主体200，其另一个特征在于，主DAC可以是电阻型DAC、也可是电流型DAC，辅助DAC可以是电阻型DAC、也可是电流型DAC。

图1中DAC权重误差采样保持与比较模块300，包括：二选一复用开关303、权重差值保持器301、权重误差比较器302。模块300在校准主DAC权重误差起到执行器的作用，主要功能是存储主DAC的权重和互斥权重的差值，并配合SAR LOGIC和辅助DAC完成对差值的搜索和存储；以搜索主DAC第i-bit的权重误差过程为例，第一步是采样保持第i-bit的权重误差，校准逻辑控制器106首先将MUX开关301接通到A路，并控制主DAC的第i-bit置1，权重差值保持器301存储主DAC的权重输出电压值V_m(i)，然后校准逻辑控制器再将主DAC的第0～i-1bit都置1，权重差值保持器301再存储主DAC输出的互斥权重输出电压值V_mr(i)，权重差值保持器301将两次采样的差值V_m(i)-V_mr(i)存储到存储介质或者寄存器；第二步是权重误差搜索，校准逻辑控制器106将MUX开关301接通到B路，SAR逻辑103、辅助DAC 202、比较器302构成SAR ADC，并通过二分法搜索算法将W_m(i)-W_mr(i)转换为数字码值ΔV_m(i)并存入寄存器。如果主DAC的位宽是N_M bits，上述搜索过程最多要重复N_M次，直到遍历完主DAC所有位的差值搜索。模块300可以是在模拟域实现，也可以在数字域实现；若在模拟域实现，MUX开关303是模拟传输们开关、权重差值保持器301可以由电容实现、比较器302是模拟比较器；若在数字域实现，则MUX前级会加入ADC，将权重误差数字化、采样保持模块301是数字寄存器、比较器302也是数字比较器。权重与互斥权重的定是：对应主DAC第i bit而言，其权重是指第i-bit置1DAC的输出V_m(i)，互斥权重是指小于i的所有低bit位都置1DAC的输出V_mr(i)。

图1中非线性校准逻辑控制器106集成了控制DAC权重误差校准的时序逻辑，只要主机下发误差校正的指令(Cali_EN拉高)，校正逻辑106就会按照设计好的流程控制DAC200、权重误差采样保持与比较模块300、逐次逼近逻辑SAR逻辑103等模块构成的协同工作，搜索得到主DAC每1bit的权重与互斥权重差值，然后控制已ASIC化的权重误差计算器104，计算主DAC的权重误差，并存储到权重误差寄存器105。

图1中SAR逻辑103集成了二分法搜索逻辑，用于搜索主DAC每1bit的权重与互斥权重差值，并将搜索到的二进制码送出给到权重误差计算器104。SAR逻辑的工作原理为：假设辅助DAC位宽是N_A-bits，以搜索如果主DAC的第i-bit的权重与互斥权重差值为例，在301存储了主DAC第i-bit的权重与互斥权重差值ΔV_m(i)后，303切换到B通道，SAR逻辑从辅助DAC的最高位开始搜索，先把第N_A bit置1，然后观察比较器的输出；若比较器输出1，则将第N_Abit保持为1，同时再将N_A-1bit置1；若比较器输出0，则将第N_A bit置0，同时再将N_A-1bit置1；然后再观察比较器输出，来决定第N_A-1bit的状态以及将N_A-2bit置1，重复上述过程，直到辅助DAC的所有bit都被遍历，搜索完成得到的N_A bits码值就是经过辅助DAC搜索得到的主DAC的权重与互斥权重差值ΔW_m(i)。

图1中权重误差计算器104根据得到的主DAC权重与互斥权重差值ΔW_m(i)序列(1≤i≤N_M)，按照AISC的核心的算法计算出主DAC每1bit的权重误差Weight_err(i)。第i-bit的权重误差Weight_err(i)为的计算算法为：

利用这个公式可以计算出主DAC每一位的权重误差，该算法可AISC集成，也可以嵌入到MCU的代码中。

图1中权重误差寄存器是一个位宽为N_A bits，深度为N_M bits的堆栈(FIFO)，按顺序存储第[00010]步骤计算得到的主DAC权重误差Weight_err序列。

图1中模式选择开关101和102是二选一数字复用器，101是N_M bits的MUX，102是N_Abits的MUX。当校准使能Cali_EN拉高后，主DAC的码值选择由校准逻辑控制器给出，辅助DAC的码值由SAR逻辑模块提供；当Cali_EN拉低后，主DAC的码值由主机提供，辅助DAC的码值由权重误差累加器107提供。

权重误差累加器107功能是计算给定的主DAC码值DATA_IN<N_M:1>时，主DAC需要补偿的误差总量码值C_A，并将码值送给辅助DAC的数据位DA<N_A:1>，由辅助DAC将数字误差补偿码值转化为模拟量叠加到DAC输出。当主DAC输入码值为DATA_IN<N_M:1>时，需要补偿的误差总量码值C_A的计算公式参考式(2)，就是将DATA_IN<N_M:1>序列中为1的码值，对应的权重误差寄存器的值叠加。补偿码值CA是二进制码，位宽跟辅助DAC的宽度相同，即N_A bit。

式中Weight_err<i>代表FIFO索引地址第i组寄存器的存储值。主DAC给定码值下，经过权重误差补偿后的总DAC输出表达式参考式(3)，式中k是主DAC的尺度衰减因子。

图1中DAC的主体200可以是R-DAC、电流镜型DAC，而R-DAC又可包括R-String、R-2R、Segmented R-2R DAC。

实施例

本例中，如图2所示，DAC是Segmented R-2R DAC结构，DAC主体包括：主DAC 201、辅助DAC 202、尺度缩减电阻203。主DAC 201是一个N_M bits的Segmented R-2R DAC，它的低L_Mbits是R-2R DAC，高N_M-L_M bits是温度计码R-DAC，如果L_M＝N_M，则主DAC退化成R-2R DAC结构。根据现有工艺性能，比如180nm工艺，Segmented R-2R DAC不引入校准算法，仅靠优化版图匹配，可实现12bit的有效位，要想实现更高的精度，比如14bit～20bit的DAC，则必须引入非线性校准算法。本实施例DAC主体还引入了N_A bits辅助DAC 202，辅助DAC 202的作用有2个，一是在非线性校准时搜索主DAC的非线性误差，二是在主DAC正常转码时，将对应码值下的补偿量叠加到DAC输出VDAC，以消除非线性误差。辅助DAC也可以是Segmented R-2RDAC，它的精度可以远低于主DAC的精度，具体要视主DAC的非线性误差而定，一般情况下，主DAC的位宽是16bit，则辅助DAC的位宽约9bit就可满足要求。尺度缩减电阻203的主要功能衰减辅助DAC的量程范围，以提升辅助DAC 202的等效输出精度，确保辅助DAC等效到输出的精度高于主DAC，比如辅助DAC的位宽是9bit，尺度缩减电阻203的等效衰减因子是128，则辅助DAC等效到输出VDAC的精度约17bit。尺度缩减电阻203的设计，还需要兼顾考虑校准范围，电阻值越大，辅助DAC等效输出的精度越高，可支持的校准范围也越小。

DAC权重误差采样保持与比较模块300在权重误差搜索起到关键作用，它有2个功能：一是采样并保持主DAC对应权重位置1的输出与互斥权重位置1的输出的差值；二是与辅助DAC 202、SAR逻辑103构成SAR ADC，量化差值采保器的差值。DAC权重误差采样保持与比较模块300可用模拟方案实现，也可以用数字方案实现。

本例中DAC权重误差采样保持与比较模块300的实现方式如图3，它包括采保电容301、采样开关303、差值放大器304、锁存比较器302。当RST置1时，主DAC的某1bit权重位会置1，采保电容C1采样DAC的输出电压；当RST置0时，主DAC的某1bit的互斥权重位置1，此时在电容C1右边的电压差就是主DAC某1bit权重与互斥权重的差值，该差值经过放大器304放大再送给比较器302比较。然后SAR逻辑就会根据比较器302的输出，逐周期控制辅助DAC搜索权重差值，将差值转换位码值存储到寄存器。对于N_M bit的主DAC，差值采保与搜索要最多会重复N_M次，为了节省校准时间，可只对主DAC部分bit进行权重差值校准，某些低位的权重可不进行校准。

本例中DAC权重误差采样保持与比较模块300的实现方式如图3，它包括放大器304、模数转换器305、数字差值寄存器301、数字比较器302。前级放大器304的主要功能是放大主DAC权重位置1的DAC输出与互斥权重位置1的DAC输出的差值，以匹配降模数转换器ADC305的量程，降低对ADC的精度要求。权重与互斥权重的差值经ADC 305量化后，存入寄存器并作为数字比较器的正端输入，然后SAR逻辑就会根据比较器302的输出，逐周期控制辅助DAC码值，并将DAC输出的电压变化量送给数字比较器的负输入端，SAR逻辑根据比较器输出控制辅助DAC搜索并量化权重与互斥权重的差值。

图3中放大器304的结构如图4所示，它是带失调Auto-Zero功能的开关电容放大器，在CK1高电平期间，同时主DAC某1bit的权重位置1，采样电容Cp1左极板采样DAC输出电压V1，右极板采样OTA1的失调电压；在CK1低电平期间，同时主DAC某1bit的互斥权重位置1，采样电容Cp1左极板采样DAC输出电压V2，放大器输出是经过放大后的差值，即G*(V2-V1)。

本例中，SAR逻辑控制辅助DAC搜索主DAC某1bit权重与互斥权重差值的算法流程图参考图5所示，搜索过程说明参考图中407A～407I的说明。

本例中主DAC所有bit权重差值搜索完整流程图的如图6所示，主DAC的整个权重校准流程参考图中401～412的说明，主DAC每1bit的权重误差参考公式(1)，该计算过程由AISC固化的计算单元完成。

由于校准通路的放大器、比较器、DAC的电阻都会产生噪声干扰，这会严重影响权重误差校准的精度，为了尽量减小噪声的影响，当校准主DAC某1bit的权重误差时，可对图6中的403～408步骤重复多次，并将每次搜索得到的误差码值ΔV_m做算数平均，并将平均值寄存到寄存器。

按照上述实施方案，构建了16bit DAC模型来验证校准方案的效果，并用matlab建模验证校准前后主DAC的INL与DNL性能，验证结果如图7。所构造模型，16bit是SegmentedR-2R的结构，其中低12bit采用R-2R的结构，高4bit采用温度计码结构。所构造模型，辅助DAC采用9bit Segmented R-2R的结构，其中低6bit采用R-2R的结构，高3bit采用温度计码结构。参考工程经验，验证时DAC的最小电阻单元的随机失配1sigma＝0.4％，尺度缩减电阻取40个最小电阻单元。用matlab建模做100点的蒙特卡洛仿真，结果如图7所示，(a)是未进行权重误差校准的DAC性能，最大INL 45LSB，最大DNL 26LSB；(b)是进行权重误差校准后的DAC性能，最大INL 1.1LSB，最大DNL 0.7LSB。可见校准算法对DAC性能提升很明显。

由上述内容可知，该高精度DAC的方案和校准算法具有通用性，校准方案可适用于任何电阻型或者电流镜型的DAC结构，但是辅助DAC的位宽以及尺度衰减因子需要根据主DAC的初始精度折中设计。通过建模验证，可发现DAC经过校准后，DAC的线性度可得到明显提升。

Claims

1.一种高精度数模转换器，其特征在于，包括DAC主体、DAC权重误差采样保持与比较模块、校准逻辑控制器、误差逐次逼近逻辑控制器、权重误差计算器、权重误差寄存器、第一模式切换开关和第二模式切换开关、权重误差累加器；所述第一模式切换开关和第二模式切换开关为二选一选择器，且使能信号均为误差校正指令，其中第一模式切换开关的0输入端接外部输入数据，第一模式切换开关的1输入端接校准逻辑控制器的输出，第一模式切换开关的输出接DAC主体的一个输入端，校准逻辑控制器的输入接误差校正指令；DAC主体的另一个输入端接第二模式切换开关的输出，第二模式切换开关的0输入端接权重误差累加器的输出，第二模式切换开关的1输入接误差逐次逼近逻辑控制器的输出；权重误差累加器的输入为权重误差寄存器的输出和外部输入数据，权重误差寄存器的输入为校准逻辑控制器的输出和权重误差计算器的输出，权重误差计算器的输入为校准逻辑控制器的输出和误差逐次逼近逻辑控制器的输出，误差逐次逼近逻辑控制器的输入为校准逻辑控制器的输出和DAC权重误差采样保持与比较模块的输出，DAC权重误差采样保持与比较模块的输入为DAC主体的输出，DAC主体输出数模转换结果；

2.根据权利要求1所述的一种高精度数模转换器，其特征在于，所述校准逻辑控制器内置有控制DAC权重误差校准的时序逻辑，在输入的误差校正指令为高时，按照设定的流程控制DAC主体、DAC权重误差采样保持与比较模块、误差逐次逼近逻辑控制器、权重误差计算器、权重误差寄存器进行协同工作，得到主DAC每1bit的权重与互斥权重差值，并通过权重误差计算器计算主DAC的权重误差，再将权重误差存储到权重误差寄存器；所述权重与互斥权重的定义是，对主DAC的第i bit，其权重是指第i-bit置1DAC的输出Vm(i)，互斥权重是指小于i的所有低bit位都置1DAC的输出Vmr(i)。

3.根据权利要求2所述的一种高精度数模转换器，其特征在于，所述DAC权重误差校准的时序逻辑用于存储主DAC的权重和互斥权重的差值，并配合误差逐次逼近逻辑控制器和辅助DAC完成对差值的搜索和存储，具体实现方法是：对主DAC第i-bit，先采样保持第i-bit的权重误差，校准逻辑控制器将二选一复用开关接通到第一活动端，并控制主DAC的第i-bit置1，权重差值保持器存储主DAC的权重输出电压值Vm(i)，然后校准逻辑控制器再将主DAC的第0～i-1bit都置1，权重差值保持器再存储主DAC输出的互斥权重输出电压值Vmr(i)，权重差值保持器将两次采样的差值Vm(i)-Vmr(i)存储到存储介质或者寄存器；权重误差搜索过程为，校准逻辑控制器将二选一复用开关接通到第二活动端，误差逐次逼近逻辑控制器、辅助DAC、权重误差比较器构成SAR ADC，并通过二分法搜索算法将Vm(i)-Vmr(i)转换为数字码值ΔVm(i)并存入寄存器。

4.根据权利要求3所述的一种高精度数模转换器，其特征在于，所述权重误差计算器计算权重误差的方法为，第i-bit的权重误差Weight_err(i)为：

其中，N_M是主DAC的位宽。

5.根据权利要求3所述的一种高精度数模转换器，其特征在于，权重误差寄存器是一个位宽为N_A bits，深度为N_M bits的堆栈，按顺序存储计算得到的主DAC权重误差Weight_err序列。

6.根据权利要求1所述的一种高精度数模转换器，其特征在于，所述第一模式切换开关是位宽N_M bits二选一数字复用器。

7.根据权利要求1所述的一种高精度数模转换器，其特征在于，所述第二模式切换开关是位宽N_A bits的二选一数字复用器。

8.根据权利要求1所述一种高精度数模转换器，其特征在于，所述权重误差累加器的功能是，定义给定的主DAC码值为DATA_IN<N_M:1>时，计算主DAC需要补偿的误差总量码值C_A，并将码值送给辅助DAC的数据位DA<N_A:1>，由辅助DAC将数字误差补偿码值转化为模拟量叠加到DAC输出；当主DAC输入码值为DATA_IN<N_M:1>时，需要补偿的误差总量码值C_A的计算公式参考式(2)，就是将DATA_IN<N_M:1>序列中为1的码值，对应的权重误差寄存器的值叠加，补偿码值CA是二进制码，位宽跟辅助DAC的宽度相同，即N_A bit；

式中Weight_err<i>代表FIFO索引地址第i组寄存器的存储值，主DAC给定码值下，经过权重误差补偿后的总DAC输出表达式参考式(3)：

式中k是主DAC的尺度衰减因子。