CN116781045A - 偏置信号生成电路与时钟输入电路 - Google Patents

Abstract

本公开提供一种偏置信号生成电路和应用该偏置信号生成电路的时钟输入电路。偏置信号生成电路包括：第一支路，第一端通过第一节点连接电源电压，第二端通过第二节点连接电流稳定模块，第一支路用于产生偏置信号并通过第二节点输出偏置信号，电流稳定模块用于为第二节点提供恒定电流；第二支路，两端分别连接第一节点和第二节点，包括串联的第一电阻单元和第一开关元件，第一开关元件受控于低速模式控制信号开启或关闭；其中，低速模式控制信号用于控制第一开关元件开启以控制第二支路与第一支路并联，提高第二节点的偏置信号的偏置电压。本公开实施例可以实现对偏置电压的灵活调节，继而扩大偏置电路的应用范围。

Description

偏置信号生成电路与时钟输入电路

技术领域

本公开涉及电子电路技术领域，具体而言，涉及一种能够灵活调节偏置电压的偏置信号生成电路，以及应用该偏置信号生成电路控制功率的时钟输入电路。

背景技术

在存储器中，时钟电路用于控制信号时序，具有较广泛的应用。

时钟电路通常包括时钟产生电路、时钟校准电路等等相关辅助电路，以保持输入时钟的准确性，在相关技术中，时钟电路通常保持稳定，具有固定的功耗。在集成电路优化功耗的大背景下，为了保持时钟的稳定，通常不考虑从时钟电路角度优化功率。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开的目的在于提供一种能够灵活调节偏置电压的偏置信号生成电路，以及应用该偏置信号生成电路控制功率的时钟输入电路，用于至少在一定程度上降低时钟电路的功率。

根据本公开的第一方面，提供一种偏置信号生成电路，包括：第一支路，第一端通过第一节点连接电源电压，第二端通过第二节点连接电流稳定模块，所述第一支路用于产生偏置信号并通过所述第二节点输出所述偏置信号，所述电流稳定模块用于为所述第二节点提供恒定电流；第二支路，两端分别连接所述第一节点和所述第二节点，包括串联的第一电阻单元和第一开关元件，所述第一开关元件受控于低速模式控制信号开启或关闭；其中，所述低速模式控制信号用于控制所述第一开关元件开启以控制所述第二支路与所述第一支路并联，提高所述第二节点的偏置信号的偏置电压。

在本公开的一个示例性实施例中，所述第一支路包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管均为同类型晶体管，所述第一晶体管的第一端连接所述第一节点，所述第一晶体管的第二端和所述第二晶体管的第一端相连，所述第一晶体管的控制端和所述第二晶体管的第二端均连接所述第二节点，所述第二晶体管的控制端连接偏置控制电压。

在本公开的一个示例性实施例中，所述第一电阻单元包括第三晶体管和第四晶体管，所述第三晶体管和所述第四晶体管均为同类型晶体管，所述第三晶体管的第一端连接所述第一节点，所述第三晶体管的第二端和所述第四晶体管的第一端相连，所述第三晶体管的控制端连接所述第二节点，所述第四晶体管的第二端通过所述第一开关元件连接所述第二节点，所述第四晶体管的控制端连接偏置控制电压。

在本公开的一个示例性实施例中，所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管均为P型晶体管。

在本公开的一个示例性实施例中，所述第三晶体管与第一晶体管导电沟道宽长比相同，第二晶体管与第四晶体管导电沟道宽长比相同。

在本公开的一个示例性实施例中，所述电流稳定模块包括第五晶体管和第二电阻单元，所述第五晶体管的第一端连接所述第二节点，第二端连接第三节点，所述第二电阻单元的两端分别连接所述第三节点和接地。

在本公开的一个示例性实施例中，所述第五晶体管的栅极连接放大器的输出端，所述放大器的第一输入端连接偏置控制电压。

在本公开的一个示例性实施例中，所述第三节点连接所述放大器的第二输入端。

在本公开的一个示例性实施例中，还包括：第三支路，两端分别连接所述第一节点和所述第三节点，用于降低所述第二节点的电流。

在本公开的一个示例性实施例中，所述第三支路包括第三电阻单元和第六晶体管，所述第六晶体管的第一端连接所述第三电阻单元，第二端连接所述第三节点，栅极连接所述偏置控制电压。

在本公开的一个示例性实施例中，所述第一节点通过第二开关元件连接所述电源电压，所述第二开关元件受控于偏置电压使能控制信号。

在本公开的一个示例性实施例中，所述偏置信号用于控制第三开关元件，所述第三开关元件为P型晶体管，所述第三开关元件的第一端电连接电源电压，所述第三开关元件的第二端连接负载电路，所述第三开关元件的控制端连接所述第二节点。

在本公开的一个示例性实施例中，所述负载电路为时钟校准电路。

根据本公开的第二方面，提供一种时钟输入电路，包括：时钟校准电路，第一输入端连接外部输入时钟，第二输入端连接参考时钟，用于校准外部输入时钟，输出差分时钟信号，所述时钟校准电路通过第三开关元件连接电源电压；如上任一项所述的偏置信号生成电路，连接所述第三开关元件的控制端，用于生成偏置信号，并通过所述偏置信号控制所述第三开关元件的开启程度。

在本公开的一个示例性实施例中，所述第三开关元件为P型晶体管，所述偏置信号生成电路响应低速模式控制信号升高所述偏置信号的电压，以降低所述字时钟校准电路的功率。

本公开实施例通过控制第二支路与第一支路并联，提高输出的偏置电压，可以灵活调节偏置电压，继而灵活控制受该偏置电压控制的负载电路的功率。通过在时钟校准电路中应用该偏置信号生成电路，以灵活调节偏置信号，可以在具有较低功率需求的低速模式下降低时钟校准电路的功率，进而降低集成电路的整体功率。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本公开示例性实施例中偏置信号生成电路的结构示意图。

图2是本公开一个实施例中第一支路和第二支路的示意图。

图3是本公开一个实施例中电流稳定模块的电路示意图。

图4是本公开一个实施例中偏置信号生成电路的电路示意图。

图5是本公开一个实施例中偏置信号生成电路控制负载电路的示意图。

图6是本公开实施例的时钟输入电路的示意图。

图7是本公开一个实施例中低速模式控制信号的产生模块的方框图。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知技术方案以避免喧宾夺主而使得本公开的各方面变得模糊。

此外，附图仅为本公开的示意性图解，图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。

下面结合附图对本公开示例实施方式进行详细说明。

图1是本公开示例性实施例中偏置信号生成电路的结构示意图。

参考图1，偏置信号生成电路100可以包括：

第一支路11，第一端通过第一节点N1连接电源电压Vcc，第二端通过第二节点N2连接电流稳定模块13，第一支路11用于产生偏置信号Sbias并通过第二节点N2输出偏置信号Sbias，电流稳定模块13用于为第二节点N2提供恒定电流I；

第二支路12，两端分别连接第一节点N1和第二节点N2，包括串联的第一电阻单元121和第一开关元件K1，第一开关元件K1受控于低速模式控制信号Slsp开启或关闭；

其中，低速模式控制信号Slsp用于控制第一开关元件K1开启以控制第二支路12与第一支路11并联，提高第二节点N2的偏置信号Sbias的偏置电压Vbias。

在图1所示实施例中，设第一支路的电阻为R0，由于第二节点N2的电流被电流稳定模块13设置为恒定电流I，第二节点N2的电压即偏置电压Vbias根据公式(1)确定：

Vbias＝Vcc-I*R0 (1)

当第一开关元件K1开启时，第二支路中的第一电阻单元121与第一支路11并联，导致第二节点N2和电源电压Vcc之间的电阻降低。设电阻单元121的电阻为R1，则此时偏置电压Vbias为公式(2)：

可见，第一开关元件K1闭合后，偏置电压Vbias上升。

可以通过控制第一电阻单元121的阻值来确定偏置电压Vbias的上升值。在一些实施例中，可以设置多条并联的第二支路，每条第二支路均设置开关元件以控制并联状态的进入，每条第二支路具有不同的阻值，从而可以通过控制不同阻值的支路并联到第一节点N1和第二节点N2之间，来控制偏置电压Vbias上升到不同的电压值。

图2是本公开一个实施例中第一支路和第二支路的示意图。

参考图2，在一个实施例中，第一支路11可以包括第一晶体管M1和第二晶体管M2，第一晶体管M1和第二晶体管M2均为同类型晶体管，第一晶体管M1的第一端连接第一节点N1，第一晶体管M2的第二端和第二晶体管M2的第一端相连，第一晶体管M1的控制端和第二晶体管M2的第二端均连接第二节点N2，第二晶体管M2的控制端连接偏置控制电压VIBCOM。

第二支路12中的第一电阻单元121可以包括第三晶体管M3和第四晶体管M4，第三晶体管M3和第四晶体管M4均为同类型晶体管，第三晶体管M3的第一端连接第一节点N1，第三晶体管M3的第二端和第四晶体管M4的第一端相连，第三晶体管M3的控制端连接第二节点N2，第四晶体管M4的第二端通过第一开关元件K1连接第二节点N2，第四晶体管M4的控制端连接偏置控制电压VIBCOM。

在图2所示实施例中，第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4均为P型晶体管，更具体的均为沟道增强型P型晶体管。当第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4均为沟道增强型P型晶体管时，第一晶体管M1的源极连接第一节点N1，第一晶体管M1的漏极与第二晶体管M2的源极相连，第一晶体管M1的栅极和第二晶体管M2的漏极均连接第二节点N2，第二晶体管M2的栅极连接偏置控制电压VIBCOM；第三晶体管M3的源极连接第一节点N1，第三晶体管M3的漏极与第四晶体管M4的源极相连，第三晶体管M3的栅极和第四晶体管M4的漏极均连接第二节点N2，第四晶体管M4的栅极连接偏置控制电压VIBCOM。

在图2所示实施例中，第一晶体管M1受第二节点N2的偏置电压Vbias控制导通，具有第一电阻。第二晶体管M2的栅极受偏置控制电压VIBCOM控制，具有第二电阻。第一电阻和第二电阻之和构成第一支路的电阻R0。

在一个实施例中，第三晶体管M3与第一晶体管M1的导电沟道宽长比相同，第四晶体管M4与第二晶体管M2的导电沟道宽长比相同。第一晶体管M1与第二晶体管M2的沟道长度可以相同也可以不同，即，第一电阻单元121的电阻等于第一支路11的电阻R0。第一开关元件K1闭合后，电源电压Vcc和第二节点N2之间的电阻可以为R0/2。

在此实施例中，第一晶体管M1与第二晶体管M2具有相同的沟道长度。

在此实施例中，第二支路12中的第三晶体管M3和第四晶体管M4可以与第一支路11中的第一晶体管M1和第二晶体管M2在同一有源区中制备，以减小支路的占用面积。如此，只需增加一个第一开关单元K1的面积，即可实现将偏置电压Vbias设置为可调节。通过使用第一晶体管M1和第二晶体管M2作为第一电阻，使用第三晶体管M3和第四晶体管M4作为第二电阻，可以使电路的性能稳定，可靠性好，易于稳定调节流经第一支路11的电流。

在一个实施例中，第一开关元件K1同样为沟道增强型P型晶体管，且第一开关元件K1的导电沟道宽长比与第四晶体管M4的导电沟道宽长比的比值例如可以为1～3，以实现第一开关元件K1的沟道长度大于第四晶体管M4和第三晶体管M3，保证第一开关元件K1在导通时的可流通电流远大于流经第二支路12的电流，避免第一开关元件K1成为第二支路12的电流瓶颈。在本实施例中第一开关元件K1选用沟道长度是第四晶体管M4沟道长度的2倍。

第二支路12还可以通过一或多个电阻和/或一或多个能够达到相同电阻的其他等效电阻的元件实现，本公开对此不作特殊限制。

图3是本公开一个实施例中电流稳定模块的电路示意图。

参考图3，在一个实施例中，为第二节点N2提供恒定电流I的电流稳定模块13可以通过工作在饱和区的N型晶体管实现，即，电流稳定模块13可以包括第五晶体管M5和第二电阻单元131，第五晶体管M5工作在饱和区，第五晶体管M5的第一端连接第二节点N2，第二端连接第三节点N3，第二电阻单元131的两端分别连接第三节点N3和接地。

当N型的第五晶体管M5工作在饱和区时，漏极(即第二节点N2)具有恒定电流I。为了控制第五晶体管M5工作在饱和区，需提供大于晶体管阈值的栅极控制电压。

在图3所示实施例中，第五晶体管M5的栅极连接放大器OP的输出端，放大器OP的第一输入端连接偏置控制电压VIBCOM，放大器OP的第二输入端连接第三节点N3。放大器OP的第一输入端可以为同相输入端或反相输入端，对应的，第二输入端为反相输入端或同相输入端。

本实施例中，放大器OP的第一输入端为同相输入端，第二输入端为反相输入端。

由于放大器OP的虚短特性，第三节点N3的电压恒等于偏置控制电压VIBCOM，设第二电阻单元131具有电阻R2，则第三节点N3的电流I0根据公式(3)有：

此时，流经第五晶体管M5的饱和电流即第二节点N2的电流I等于第三节点N3的电流I0。

对于工作在饱和区的第五晶体管M5而言，在制备工艺及器件尺寸一定时，饱和电流I的大小仅与施加在第五晶体管M5上的栅极电压有关，在本实施例中，施加在第五晶体管M5上的栅极电压为放大器OP的输出电压Vop，在放大器OP的输入端电压即偏置控制电压VIBCOM不变时，第五晶体管M5的栅极电压Vop不变，第五晶体管M5维持在饱和区的导通状态不改变，饱和电流不变，即第二节点N2的电流I维持恒定。

第二电阻单元131可以通过多种方式实现，例如包括一或多个可变电阻、固定电阻和/或一或多个与电阻等效的元件(例如通过栅极电压控制开启程度的晶体管等)，本公开对此不作特殊限制。

图4是本公开一个实施例中偏置信号生成电路的电路示意图。

参考图4，在一个实施例中，偏置信号生成电路还包括第三支路14，用于降低第二节点N2的电流。设第三支路14具有电阻R3，则流经第三支路14的电流I3为第一节点N1的电压Vcc和第三节点N3的电压VIBCOM的电压差与电阻R3的比值，即：

此时，流经第二电阻单元131的电流I0(等于VIBCOM/R2)不变，且第三节点N3的电流I0为第一支路11的电流I1、第二支路12的电流I2、第三支路14的电流I3之和，即：

I0＝I1+I2+I3 (5)

在图4所示实施例中，当第一开关元件K1闭合且VIBCOM控制第四晶体管M4导通、第六晶体管M6导通或部分导通时，第二节点N2的恒定电流I＝I1+I2＝I0-I3，第二节点N2的恒定电流小于图3所示实施例中的I0。此时，由于第一支路11和第二支路12的等效电阻相比第一开关元件K1断开时下降，在第二节点N2的恒定电流I下降，根据公式(2)，偏置电压Vbias进一步上升。

通过调节第三支路14的电阻值，可以在电源电压Vcc较高、第一支路11承接电流有限、电路其他元件均受限于条件无法调节等情况时，将第二节点N2的电流降低到合适的值。

参考图4，在一个实施例中，第三支路14可以包括第三电阻单元141和第六晶体管M6，第六晶体管的第一端连接第三电阻单元141，第二端连接第三节点N3，栅极连接偏置控制电压VIBCOM。第六晶体管M6例如为与第二晶体管M2、第四晶体管M4种类相同的P型晶体管。由于第六晶体管M6受到偏置控制电压VIBCOM控制，具有一定的电阻。

第三支路14的设置，可以在保持偏置电压Vbias在一定范围内的同时降低第二节点N2的电流，从而降低对负载电路的驱动电流，确保在高速模式下，后一级电路的电流既能维持高频运行，也能避免功耗过大。

在图2～图4所示实施例中，第一节点N1可以通过第二开关元件K2连接电源电压Vcc，第二开关元件K2受控于偏置电压使能控制信号En开启或关闭，继而开启或关闭偏置信号生成电路100的工作。

由于P型晶体管的耐高压性较好，能够在电压值较大的电源电压Vcc下运行稳定，第一开关元件K1、第二开关元件K2均可以为P型晶体管。

图5是本公开一个实施例中偏置信号生成电路控制负载电路的示意图。

参考图5，在一个实施例中，偏置信号Sbias可以用于控制第三开关元件K3，第三开关元件K3为P型晶体管，第三开关元件K3的第一端电连接电源电压Vcc，第三开关元件K3的第二端连接负载电路51，第三开关元件K3的控制端连接第二节点N2。

偏置信号Sbias控制负载电路的方式，除了通过第二节点N2的电压驱动负载电路中的第三开关元件K3，还可以通过将第一支路11作为电流镜的一个电流生成单元实现。通过在电流镜中设置另一个电流生成单元，对流经第一支路11的恒定电流I进行镜像，可以将流经第一支路11的电流镜像为负载电路的驱动电流。在闭合第一开关元件K1时，第一支路11上的电流减小(被第二支路12分流)，则负载电路的驱动电流减小，同样可以降低负载电路的功率。

负载电路例如可以为时钟校准电路，即偏置信号生成电路可以应用于降低时钟校准电路的功率。

本公开的发明人在研究中发现，相关技术中为了维持时钟稳定，在考虑集成电路功率降低时通常不考虑对时钟电路进行改动。由于时钟电路在集成电路中广泛应用，降低时钟电路的功率对降低集成电路/芯片的整体功率具有重大意义。

发明人发现，在存储器中，现有字时钟(Word Clock，WCK)输入缓冲偏置生成电路(简称时钟输入电路)中产生的偏置电压(用于控制时钟输入电路的功率)是一定的，即时钟输入电路的功率是一定的，无法适用于对功率要求不同的场景，在低速模式下时钟电路无需保持高功率，时钟电路的功率还具有降低空间。

将本公开实施例提供的偏置信号生成电路100应用在时钟电路中，当时钟校准电路工作在低速模式下时，对功率具有较低的要求，此时可以通过低速模式控制信号Slsp控制第一开关元件K1闭合，使第二节点N2的偏置电压Vbias上升，P型的第三开关元件K3的开启程度减小，流经第三开关元件K3的电流减小，从而有效降低了负载电路51的功率。或者，当通过电流镜将第一支路11的电流I1镜像为负载电路的驱动电流时，可以通过低速模式控制信号Slsp控制第一开关元件K1闭合，使第一支路11的电流I1降低，进而降低负载电路的驱动电流，降低负载电路的功率。

当时钟校准电路工作在高速模式下时，对功率有较高的要求，此时可以控制第一开关元件K1断开，降低第二节点N2的偏置电压Vbias，使第三开关元件K3维持在较小的高速电压的驱动下，为负载电路51提供高功率。

图6是本公开实施例的时钟输入电路的示意图。

参考图6，在一个实施例中，时钟输入电路600可以包括：

时钟校准电路61，第一输入端连接外部输入时钟WCKT，第二输入端连接参考时钟WCKC，用于校准外部输入时钟WCKT，输出差分时钟信号WCKT_int和WCKC_int，时钟校准电路61通过第三开关元件K3连接电源电压Vcc；

偏置信号生成电路62，连接第三开关元件K3的控制端，用于生成偏置信号Sbias，并通过偏置信号Sbias控制第三开关元件K3的开启程度。

其中，偏置信号生成电路62可以包括如图1～图5任一项所示的实施例。第三开关元件K3为P型晶体管，偏置信号生成电路100响应低速模式控制信号Slsp升高偏置信号Sbias的偏置电压Vbias，以降低时钟校准电路61的功率。

第三开关元件K3为时钟校准电路61提供工作电源。

当低速模式控制信号Slsp控制第一开关元件K1开启，偏置电压Vbias升高时，第三开关元件K3的开启程度下降，内阻升高，分压增大，导致第三开关元件K3的漏极电压下降、电流下降，即时钟校准电路61的驱动电压下降、驱动电流下降，从而时钟校准电路61的功率下降。

在通过电流镜将第一支路11的电流镜像为第三开关元件K3的输出电流作为时钟校准电路61的驱动电流时，如果低速模式控制信号Slsp控制第一开关元件K1开启，第一支路11的电流I1下降，时钟校准电路61的驱动电流下降，也会导致时钟校准电路61的功率下降。

由此，低速模式控制信号Slsp可以通过第一开关元件K1开启，而控制时钟校准电路61的功率下降。

在图6所示实施例中，第三开关元件K3可以通过第四开关元件K4连接电源电压Vcc，第四开关元件K4受时钟校准使能信号WCKEn的控制，用于控制时钟输入电路600的使能或禁用，对时钟进行校准。图6中的时钟校准电路61仅为简化示意，不限制时钟校准电路的详细电路图。

第三开关元件K3可为P型晶体管或N型晶体管，考虑第三开关元件K3直接与高电源电压连接，此处可采用P型晶体管。更具体的，第三开关元件K3和第四开关元件K4为沟道增强型P型晶体管。

结合图6实施例，第一开关元件K1受控的低速模式控制信号Slsp，可以依据对输入时钟WCKT的频率判断而进行输出。

图7是本公开一个实施例中低速模式控制信号的产生模块的方框图。

参考图7，在一个实施例中，低速模式控制信号Slsp的产生模块700可以包括：

频率计数单元71，输入端用于接收输入时钟WCKT，以对单位时间内输入的输入时钟WCKT进行频率采样。采样方式例如可以为通过采集时钟的上升沿和下降沿，累加得出单位时间内输入时钟WCKT的数量，进而得到采样时钟频率。频率计数单元71可通过计数器实现，以实时检测输入时钟WCKT的频率。

频率比较单元72，连接频率计数单元71，用于将频率计数单元71测得的采样时钟频率与设定的参考频率进行比较，并在单位时间内的采样时钟频率数值小于参考频率数值时，输出低速模式控制信号Slsp。当单位时间内的采样时钟频率数值大于或等于参考频率数值时，频率比较单元72不输出任何信号。

在一个实施例中，低速模式控制信号Slsp的产生模块700的输入端可以连接图6所示实施例的时钟校准电路61的输出端，低速模式控制信号Slsp的产生模块700输出端可以连接如图6所示实施例的偏置信号生成电路62，以在判断输入时钟WCKT的频率小于参考频率数值时，输出低速模式控制信号Slsp，控制第一开关元件K1闭合，提高第二节点N2的偏置电压Vbias，进而降低第三开关元件K3的开启程度，降低时钟校准电路61的驱动电压和驱动电流，从而降低时钟校准电路61的功率。当将第一支路11的电流I1镜像为时钟校准电路61的驱动电流时，第一开关元件K1闭合时，导通的第二支路12对第一支路11的电流进行分流，使第一支路11的电流I1下降，从而使时钟校准电路61的驱动电流下降，降低时钟驱动电路61的功率。

通过降低时钟校准电路在低速模式下的功率，可以节省时钟电路的整体功率。

应当注意，尽管在上文详细描述中提及了用于动作执行的设备的若干模块或者单元，但是这种划分并非强制性的。实际上，根据本公开的实施方式，上文描述的两个或更多模块或者单元的特征和功能可以在一个模块或者单元中具体化。反之，上文描述的一个模块或者单元的特征和功能可以进一步划分为由多个模块或者单元来具体化。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和构思由权利要求指出。

Claims (15)

1.一种偏置信号生成电路，其特征在于，包括：

第一支路，第一端通过第一节点连接电源电压，第二端通过第二节点连接电流稳定模块，所述第一支路用于产生偏置信号并通过所述第二节点输出所述偏置信号，所述电流稳定模块用于为所述第二节点提供恒定电流；

第二支路，两端分别连接所述第一节点和所述第二节点，包括串联的第一电阻单元和第一开关元件，所述第一开关元件受控于低速模式控制信号开启或关闭；

其中，所述低速模式控制信号用于控制所述第一开关元件开启以控制所述第二支路与所述第一支路并联，提高所述第二节点的偏置信号的偏置电压。

2.如权利要求1所述偏置信号生成电路，其特征在于，所述第一支路包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管均为同类型晶体管，所述第一晶体管的第一端连接所述第一节点，所述第一晶体管的第二端和所述第二晶体管的第一端相连，所述第一晶体管的控制端和所述第二晶体管的第二端均连接所述第二节点，所述第二晶体管的控制端连接偏置控制电压。

3.如权利要求2所述偏置信号生成电路，其特征在于，所述第一电阻单元包括第三晶体管和第四晶体管，所述第三晶体管和所述第四晶体管均为同类型晶体管，所述第三晶体管的第一端连接所述第一节点，所述第三晶体管的第二端和所述第四晶体管的第一端相连，所述第三晶体管的控制端连接所述第二节点，所述第四晶体管的第二端通过所述第一开关元件连接所述第二节点，所述第四晶体管的控制端连接偏置控制电压。

4.如权利要求3所述的偏置信号生成电路，其特征在于，所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管均为P型晶体管。

5.如权利要求3所述的偏置信号生成电路，其特征在于，所述第三晶体管与第一晶体管导电沟道宽长比相同，第二晶体管与第四晶体管导电沟道宽长比相同。

6.如权利要求1所述偏置信号生成电路，其特征在于，所述电流稳定模块包括第五晶体管和第二电阻单元，所述第五晶体管的第一端连接所述第二节点，第二端连接第三节点，所述第二电阻单元的两端分别连接所述第三节点和接地。

7.如权利要求6所述的偏置信号生成电路，其特征在于，所述第五晶体管的栅极连接放大器的输出端，所述放大器的第一输入端连接偏置控制电压。

8.如权利要求7所述的偏置信号生成电路，其特征在于，所述第三节点连接所述放大器的第二输入端。

9.如权利要求6或8所述的偏置信号生成电路，其特征在于，还包括：

第三支路，两端分别连接所述第一节点和所述第三节点，用于降低所述第二节点的电流。

10.如权利要求9所述偏置信号生成电路，其特征在于，所述第三支路包括第三电阻单元和第六晶体管，所述第六晶体管的第一端连接所述第三电阻单元，第二端连接所述第三节点，栅极连接所述偏置控制电压。

11.如权利要求1所述偏置信号生成电路，其特征在于，所述第一节点通过第二开关元件连接所述电源电压，所述第二开关元件受控于偏置电压使能控制信号。

12.如权利要求1所述偏置信号生成电路，其特征在于，所述偏置信号用于控制第三开关元件，所述第三开关元件为P型晶体管，所述第三开关元件的第一端电连接电源电压，所述第三开关元件的第二端连接负载电路，所述第三开关元件的控制端连接所述第二节点。

13.如权利要求11所述偏置信号生成电路，其特征在于，所述负载电路为时钟校准电路。

14.一种时钟输入电路，其特征在于，包括：

时钟校准电路，第一输入端连接外部输入时钟，第二输入端连接参考时钟，用于校准外部输入时钟，输出差分时钟信号，所述时钟校准电路通过第三开关元件连接电源电压；

如权利要求1～13任一项所述的偏置信号生成电路，连接所述第三开关元件的控制端，用于生成偏置信号，并通过所述偏置信号控制所述第三开关元件的开启程度。

15.如权利要求14所述的时钟输入电路，其特征在于，所述第三开关元件为P型晶体管，所述偏置信号生成电路响应低速模式控制信号升高所述偏置信号的电压。