CN116759449A - 半导体器件及其制造方法 - Google Patents

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金莹俊
朴薰莹
李殷沃
李在珍
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Abstract

提供了一种制造半导体器件的方法，该方法包括：在衬底上形成限定有源区的器件隔离层，并且形成与有源区相交并掩埋在衬底中的栅极线。栅极线的形成包括：在衬底中形成与有源区交叉的沟槽，形成填充沟槽的导电层，并且对导电层执行热处理工艺。导电层包括第一金属的氮化物。导电层中的氮原子通过热处理工艺朝向导电层的侧表面和下表面扩散。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求于2022年3月14日向韩国知识产权局递交的韩国专利申请No.10-2022-0031415的优先权，其全部分内容通过引用合并于此。
技术领域
本发明构思涉及半导体器件和/或制造该半导体器件的方法，并且更具体地，涉及包括掩埋栅极线的半导体器件和/或制造该半导体器件的方法。
背景技术
由于诸如小型化、多功能化和低制造成本等特性，半导体器件作为电子工业中的重要元件备受关注。半导体器件可以被分类为用于存储逻辑数据的半导体存储器件、用于处理逻辑数据的半导体逻辑器件、以及包括存储元件和逻辑元件的混合半导体器件。
近来，根据电子设备的高速和低功耗，嵌入其中的半导体器件也需要具有高操作速度和低操作电压。为了满足这些所要求的特性，半导体器件变得更加高度集成。随着半导体器件高度集成，半导体器件的可靠性可能劣化。然而，随着电子工业的高度发展，对半导体器件的高可靠性的需求正在增加。因此，正在进行许多研究以提高半导体器件的可靠性。
发明内容
本发明构思的一些示例实施例提供了一种具有提高的电特性的半导体器件及其制造方法。
根据本发明构思的一些示例实施例，一种制造半导体器件的方法可以包括：在衬底上形成限定有源区的器件隔离层，并且形成与有源区相交并掩埋在衬底中的栅极线，栅极线的形成可以包括：在衬底中形成与有源区交叉的沟槽，形成填充沟槽的导电层，以及对导电层执行热处理工艺，该导电层可以包括第一金属的氮化物，并且导电层中的氮原子通过热处理工艺朝向导电层的侧表面和下表面扩散。
根据本发明构思的一些示例实施例，制造半导体器件的方法可以包括：在衬底上形成限定有源区的器件隔离层；形成与有源区相交的沟槽；形成填充每个沟槽的下部的导电层，导电层包括第一金属的氮化物；形成与导电层的侧表面和下表面相邻的第一界面层，第一界面层包括第一金属的氮化物；以及形成填充每个沟槽的上部的封盖层，第一界面层中的氮浓度可以高于导电层中的氮浓度。
根据本发明构思的一些示例实施例，一种半导体器件可以包括：器件隔离层，限定衬底的有源区；以及栅极线，与有源区相交并掩埋在衬底的沟槽中，栅极线中的每一条包括：界面层，覆盖沟槽的侧壁和底表面；导电层，填充沟槽的在界面层上的剩余部分；以及封盖层，填充沟槽的在界面层和导电层上的上部，导电层和界面层中的每一个包括第一金属的氮化物，并且界面层中的氮浓度高于导电层中的氮浓度。
附图说明
本文所描述的附图仅用于说明所选实施例的目的，而不是所有可能的实施方式，并且不意在限制本公开的范围。
图1是用于说明根据本发明构思的一些示例实施例的半导体器件的截面图。
图2A和图2B是用于说明根据本发明构思的一些示例实施例的半导体器件的截面图，并且分别对应于沿着图1的线I-I’和II-II’截取的截面图。
图3A和图3B是用于说明根据本发明构思的一些示例实施例的半导体器件的截面图，并且分别对应于沿着图1的线I-I’和II-II’截取的截面图。
图4是用于说明根据本发明构思的一些示例实施例的半导体器件的截面图。
图5A、图6A、图7A、图8A、图9A和图10A是用于说明根据本发明构思的一些示例实施例的制造半导体器件的方法的截面图，并且对应于沿着图1的线I-I’截取的截面图。
图5B、图6B、图7B、图8B、图9B和图10B是用于说明根据本发明构思的一些示例实施例的制造半导体器件的方法的截面图，并且对应于沿着图1的线II-II’截取的截面图。
图8C是图8A的区域“A”的放大图。
图11A、图12A和图13A是用于说明根据本发明构思的一些示例实施例的制造半导体器件的方法的截面图，并且对应于沿着图1的线 I-I’截取的截面图。
图11B、图12B和图13B是用于说明根据本发明构思的一些示例实施例的制造半导体器件的方法的截面图，并且对应于沿着图1的线 II-II’截取的截面图。
具体实施方式
将参考附图描述根据本发明构思的半导体器件。
图1是用于说明根据本发明构思的一些示例实施例的半导体器件的截面图。图2A和图2B是用于说明根据本发明构思的一些示例实施例的半导体器件的截面图，并且分别对应于沿着图1的线I-I’和 II-II’截取的截面图。
参考图1、图2A和图2B，可以设置衬底100。衬底100可以包括半导体衬底。例如，半导体衬底可以是硅(Si)衬底、锗(Ge)衬底或硅-锗(Si-Ge)衬底。
第一方向“X”和第二方向“Y”可以平行于衬底100的上表面并且彼此垂直。第三方向“S”可以是与衬底100的上表面平行并且与第一方向“X”和第二方向“Y”两者相交的方向。第四方向“Z”可以是与所有第一方向至第三方向“X”、“Y”和“S”垂直的方向。图2A 的截面示出了“Z”-“S”截面，并且图2B的截面示出了“Z”-“Y”截面。
器件隔离层110可以设置在衬底100上以限定有源区105。当在平面图中观察时，有源区105可以具有条形。这里，有源区105可以在第三方向“S”上分别具有长轴。
当在平面图中观察时，多条栅极线200可以设置在衬底100中以与有源区105相交。栅极线200可以是字线。栅极线200可以在第二方向“Y”上延伸并且可以在第一方向“X”上彼此平行地设置。栅极线200可以是掩埋在衬底100中的掩埋栅极线。栅极线200可以设置在衬底100的延伸以与有源区105相交的沟槽120中。栅极线200中的每一条可以部分地填充沟槽120中的每一个。这里，栅极线200中的每一条的上表面可以位于比衬底100的上表面低的高度处。栅极线 200中的每一条可以包括导电层222和界面层224。导电层222和界面层224可以构成栅极线200中的每一条的导电部分220。在下文中，将针对一条栅极线200来描述栅极线200的配置。
导电层222可以设置在衬底100的沟槽120中。导电层222可以部分地填充沟槽120。导电层222可以包括低电阻(低R)材料。导电层222可以包括具有导电性的第一金属的氮化物。例如，第一金属可以包括钼(Mo)。导电层222可以降低栅极线200的电阻。
界面层224可以共形地覆盖衬底100的沟槽120。界面层224可以覆盖沟槽120的侧壁和底表面。界面层224可以介于沟槽120的侧壁和底表面与导电层222之间。即，界面层224可以将导电层222与沟槽120的侧壁和底表面分离，并且沟槽120中的导电层222可以填充界面层224的内部。根据沟槽120的形状和导电层222的形状，界面层224的横截面可以具有U形。例如，界面层224可以共形地覆盖导电层222的下表面和侧表面。界面层224可以与导电层222的下表面和侧表面接触。界面层224的最上端和导电层222的最上端可以形成在同一高度处。即，界面层224的上表面224a可以与导电层222 的上表面222a共面。界面层224的上表面224a和导电层222的上表面222a可以形成在比衬底100的上表面低的高度处。尽管未示出，但导电层222的上表面222a可以设置在比界面层224的上表面224a高的高度处。即，导电层222的上部可以突出到界面层224的上表面224a 上。界面层224的厚度可以为至然而，本发明构思不限于此，并且如果需要，界面层224可以设置为具有/>或更大的厚度。
界面层224可以是为了降低栅极线200的平带电压而设置的衬垫层。在本说明书中，平带电压是指不管材料层的表面上的位置如何当能带变得平坦时使电场变为零的栅极电压。例如，界面层224的表面的平带电压可以低于导电层222的表面的平带电压。详细地，当将氮 (N)注入到钼(Mo)材料层中时，可以降低材料层的平带电压。即，界面层224可以设置在导电层222的表面上，因此可以降低栅极线200 的平带电压。
界面层224可以包括与导电层222相同的材料。在本说明书中，包括相同材料的两个层可以意味着由彼此相同的元素构成的两个层，并且两个层的元素的组成比彼此相同或不同。界面层224可以包括第一金属的导电氮化物。第一金属可以包括钼(Mo)。这里，界面层224 的组成比可以不同于导电层222的组成比。例如，界面层224中的氮 (N)的浓度可以比导电层222中的氮(N)的浓度大。例如，界面层 224中的钼(Mo)的浓度可以比导电层222中的钼(Mo)的浓度小。换言之，在由第一金属的氮化物形成的导电部分220中，界面层224 可以是富氮区，并且导电层222可以是富钼区。
界面层224中的氮(N)的浓度可以朝向导电层222降低。然而，本发明构思不限于此，界面层224中的氮(N)的浓度可以是基本均匀的。
界面层224和导电层222可以包括相同的材料并且可以具有彼此不同的组成比。因此，界面层224与导电层222之间的界面电阻可以较小。例如，在界面层224与导电层222之间的界面处可能存在较少的晶格失配，这是增加界面电阻的一个因素。
此外，界面层224可以降低栅极线200中的每一条的平带电压，这可能意味着栅极线200中的每一条的功函数较低。例如，平带电压可以与栅极线200中的每一条的功函数与衬底100的功函数之间的差相对应。即，界面层224可以降低栅极线200中的每一条的功函数，并且可以降低半导体器件的阈值电压。
此外，界面层224可以设置在栅极线200的侧壁上，从栅极线200 中的每一条的顶部到稍后要描述的第一杂质注入区SD1和第二杂质注入区SD2。可以减少栅极感应漏极泄漏电流(GIDL电流)。
根据本发明构思的一些实施例，当栅极线200中的每一条中的构成层222和224之间的界面电阻较小时，半导体器件的阈值电压可以较低。因此，可以提高半导体器件的电特性。
参考图1、图2A和图2B，栅极绝缘图案210可以分别介于栅极线200与有源区105之间，并且可以介于栅极线200与器件隔离层110 之间。栅极绝缘图案210可以覆盖沟槽120的侧壁和底表面。即，栅极绝缘图案210可以将栅极线200与衬底100分离。栅极绝缘图案210可以包括氧化硅(SiO2)、氮化硅(SiN)或氮氧化硅(SiON)。
第一封盖图案230可以分别设置在栅极线200上。第一封盖图案 230可以与导电层222的上表面222a和界面层224的上表面224a接触。第一封盖图案230的上表面可以与衬底100的上表面共面。栅极绝缘图案210可以分别在第一封盖图案230与有源区105之间或在第一封盖图案230与器件隔离层110之间延伸。这里，介于第一封盖图案230与有源区105之间的栅极绝缘图案210可以充当缓解有源区105 与第一封盖图案230之间的应力的缓冲器。与图2A所示的相反，第一封盖图案230的下表面可以与栅极绝缘图案210的上表面接触，并且第一封盖图案230的两个侧面可以与有源区105或器件隔离层110接触。第一封盖图案230可以包括氧化硅(SiO2)、氮化硅(SiN)或氮氧化硅(SiON)。
第一杂质注入区SD1和第二杂质注入区SD2可以分别设置在与栅极线200中的每一条的两侧相邻的有源区105中。第一杂质注入区SD1 和第二杂质注入区SD2可以从衬底100的表面向内延伸。第一杂质注入区SD1和第二杂质注入区SD2的导电类型可以不同于衬底100的导电类型。例如，当衬底100是P型时，第一杂质注入区SD1和第二杂质注入区SD2可以是N型。第一杂质注入区SD1和第二杂质注入区SD2 可以分别对应于源区或漏区。
随后，与第一杂质注入区SD1连接的第一焊盘310可以设置在衬底100上，并且与第二杂质注入区SD2连接的第二焊盘320可以设置在衬底100上。第一焊盘310和第二焊盘320可以包括诸如掺杂有杂质的多晶硅或金属等导电材料。
第一层间绝缘层400可以设置在第一焊盘310和第二焊盘320上。第一层间绝缘层400可以包括氧化硅(SiO2)、氮化硅(SiN)或氮氧化硅(SiON)。
位线510可以设置在第一层间绝缘层400上。位线510可以设置在第一层间绝缘层400上的第二层间绝缘层550中。第二层间绝缘层 550可以包括氧化硅(SiO2)、氮化硅(SiN)或氮氧化硅(SiON)。位线510可以穿过第一层间绝缘层400以分别连接到与第一焊盘310连接的直接接触部520。位线510和直接接触部520可以包括掺杂的半导体材料、导电金属氮化物、金属、以及金属-半导体化合物中的任何一种。例如，掺杂的半导体材料可以包括掺杂的硅(掺杂-Si)或掺杂的锗(掺杂-Ge)。例如，导电金属氮化物可以包括氮化钛(TiN)或氮化钽(TaN)。例如，金属可以包括钨(W)、钛(Ti)或钽(Ta)。例如，金属-半导体化合物可以包括硅化钨(WSi2)、硅化钴(CoSi)或硅化钛(TiSi)。
第二封盖图案530可以分别设置在位线510上，并且位线510中的每一条的两个侧壁可以覆盖有绝缘间隔物540。第二封盖图案530 和绝缘间隔物540可以包括氧化硅(SiO2)、氮化硅(SiN)或氮氧化硅(SiON)中的任何一种。
分别穿过第一层间绝缘层400和第二层间绝缘层550并与第二焊盘320连接的掩埋接触部610可以设置在衬底100上。掩埋接触部610 可以包括诸如掺杂的硅或金属的导电材料。
与掩埋接触部610连接的数据存储元件可以设置在第二层间绝缘层550上。例如，数据存储元件可以是电容器CA。电容器CA可以包括第一电极620、第二电极640、以及介于第一电极620与第二电极 640之间的介电层630。第一电极620中的每一个可以具有封闭底部的圆柱形形状。第二电极640可以是共同覆盖第一电极620的公共电极。第一电极620和第二电极640可以包括掺杂有杂质的硅、金属或金属化合物。
支撑层700可以设置在第二电极640与第二层间绝缘层550之间。支撑层700可以设置在第一电极620的外壁上以防止第一电极620塌陷。支撑层700可以包括绝缘材料。介电层630可以沿着一个方向延伸并且可以介于支撑层700与第二电极640之间。
图3A和图3B是用于说明根据本发明构思的一些示例实施例的半导体器件的截面图，并且分别对应于沿着图1的线I-I’和II-II’截取的截面图。在以下实施例中，图1、图2A和图2B的实施例中所描述的组件使用相同的附图标记，并且为了描述的方便而省略或简要描述对其的描述。即，将主要描述图1、图2A和图2B的实施例与以下实施例之间的差异。
参考图1、图3A和图3B，当在平面图中观察时，多条栅极线200 可以设置在衬底100中以与有源区105相交。栅极线200可以是掩埋在衬底100中的掩埋栅极线。栅极线200可以分别设置在衬底100的延伸以与有源区105交叉的沟槽120中。栅极线200可以包括导电层222以及界面层224和226。导电层222以及界面层224和226可以构成栅极线200中的每一条的导电部分220。在下文中，将针对一条栅极线200来描述栅极线200的配置。
导电层222可以设置在衬底100的沟槽120中。导电层222可以部分地填充沟槽120。导电层222可以包括具有导电性的第一金属的氮化物。例如，第一金属可以包括钼(Mo)。
界面层224和226可以包括第一界面层224和第二界面层226。
第一界面层224可以与参考图1、图2A和图2B描述的界面层224 基本相同或相似。第一界面层224可以共形地覆盖衬底100的沟槽 120。第一界面层224可以覆盖沟槽120的侧壁和底表面。第一界面层 224可以介于沟槽120的侧壁和底表面与导电层222之间。根据沟槽 120的形状和导电层222的形状，第一界面层224的横截面可以具有U 形。第一界面层224的上表面224a可以与导电层222的上表面222a 共面。
第二界面层226可以设置在导电层222和第一界面层224上。第二界面层226可以覆盖导电层222的上表面222a和第一界面层224 的上表面224a。第二界面层226可以从第一界面层224的上表面224a 延伸到导电层222的上表面222a以覆盖导电层222的顶部。即，第一界面层224可以覆盖导电层222的侧面，并且第二界面层226可以覆盖导电层222的上表面222a。导电层222的上表面222a可以不由第二界面层226暴露。第二界面层226可以与第一界面层224的上表面 224a接触，并且第二界面层226和第一界面层224可以彼此连接。相应地，导电层222可以被第一界面层224和第二界面层226围绕。
第一界面层224和第二界面层226可以包括与导电层222相同的材料。第一界面层224和第二界面层226可以包括第一金属的导电氮化物。例如，第一金属可以包括钼(Mo)。这里，第一界面层224的组成比和第二界面层226的组成比可以不同于导电层222的组成比。例如，第一界面层224中的氮(N)的浓度和第二界面层226中的氮(N) 的浓度可以大于导电层222中的氮(N)的浓度。例如，第一界面层 224中的钼(Mo)的浓度和第二界面层226中的钼(Mo)的浓度可以小于导电层222中的钼(Mo)的浓度。换言之，在由第一金属的氮化物形成的导电部分220中，第一界面层224和第二界面层226可以是富氮区，并且导电层222可以是富钼区。第一界面层224和第二界面层226中的氮(N)的浓度可以朝向导电层222降低。然而，本发明构思不限于此，并且第一界面层224和第二界面层226中的氮(N)的浓度可以是基本均匀的。
当第一界面层224和第二界面层226由相同的材料形成并且具有彼此相同的组成比时，第一界面层224和第二界面层226具有彼此连接的结构，并且位于第一界面层224与第二界面层226之间的界面可能在视觉上不出现。即，可以一体形成第一界面层224和第二界面层 226。备选地，根据第一界面层224和第二界面层226的组成比，在第一界面层224与第二界面层226之间的界面可以在视觉上出现。
第一界面层224和第二界面层226可以降低栅极线200中的每一条的平带电压，这意味着栅极线200中的每一条的功函数较低。具有较低功函数的第二界面层226可以覆盖导电部分220的整个上部，相应地，可以进一步降低栅极线200中的每一条的上部的功函数。即，可以减少从栅极线200的上部到杂质注入区SD1和SD2所产生的栅极感应泄漏(GIDL)电流。
栅极绝缘图案210可以介于栅极线200与有源区105之间，并且也可以介于栅极线200与器件隔离层110之间。栅极绝缘图案210可以分别将栅极线200与衬底100分离。
第一封盖图案230可以设置在栅极线200上。第一封盖图案230 可以与第二界面层226的上表面接触。第一封盖图案230的上表面可以与衬底100的上表面共面。栅极绝缘图案210可以分别在第一封盖图案230与有源区105之间或在第一封盖图案230与器件隔离层110之间延伸。与图3A中所示的相反，第一封盖图案230的下表面可以与栅极绝缘图案210的上表面和第二界面层226的上表面接触，第一封盖图案230中的每一个的两个侧表面可以与有源区105或器件隔离层 110接触。第一封盖图案230可以包括氧化硅(SiO2)、氮化硅(SiN)或氮氧化硅(SiON)。
图4是用于说明根据本发明构思的一些示例实施例的半导体器件的截面图。
参考图4，可以设置衬底100。衬底100可以具有第一区R1和第二区R2。第一区R1和第二区R2可以是衬底100上的设置有晶体管的区域。例如，设置在第一区R1和第二区R2上的晶体管可以具有相同或相似的结构，并且可以具有不同的电特性。这将与稍后对栅极线200的描述一起更详细地描述。
器件隔离层110可以设置在衬底100上以限定有源区105。当在平面图中观察时，有源区105中的每一个可以具有条形。
当在平面图中观察时，多条栅极线200可以设置在衬底100中以与有源区105相交。栅极线200可以在第二方向“Y”上延伸并且可以在第一方向“X”上平行设置。栅极线200可以是掩埋在衬底100中的掩埋栅极线。栅极线200可以设置在衬底100的延伸以与有源区105相交的沟槽120中。第一区R1上的栅极线200可以包括第一导电层222和第一界面层224。第一导电层222和第一界面层224可以构成第一导电部分220。第二区R2上的栅极线200可以包括第二导电层222’和第三界面层224’。第二导电层222’和第三界面层224’可以构成第二导电部分220’。
第一导电部分220的配置可以与参考图2A和图2B所描述的导电部分220的配置基本相同或相似。例如，第一导电层222可以设置在第一区R1上的衬底100的沟槽120中。第一导电层222可以部分地填充沟槽120。第一导电层222可以包括具有导电性的第一金属的氮化物。例如，第一金属可以包括钼(Mo)。第一界面层224可以介于第一区R1中的沟槽120的侧壁和底表面与第一导电层222之间。第一界面层224可以共形地覆盖第一导电层222的下表面和侧表面。第一界面层224的最上端和第一导电层222的最上端可以形成在同一高度处。第一界面层224的上表面和第一导电层222的上表面可以形成在比衬底100的上表面低的高度处。第一界面层224可以包括与第一导电层 222相同的材料。第一界面层224可以包括第一金属的导电氮化物。第一界面层224的组成比可以不同于第一导电层222的组成比。例如，第一界面层224中的氮(N)的浓度可以大于第一导电层222中的氮(N) 的浓度。例如，第一界面层224中的钼(Mo)的浓度可以小于第一导电层222中的钼(Mo)的浓度。
第二导电部分220’的配置可以类似于第一导电部分220的配置。例如，第二导电层222’可以设置在第二区R2上的衬底100的沟槽120 中。第二导电层222’可以部分地填充沟槽120。第二导电层222’可以包括具有导电性的第一金属的氮化物。例如，第一金属可以包括钼 (Mo)。第三界面层224’可以介于第二区R2中的沟槽120的侧壁和底表面与第二导电层222’之间。第三界面层224’可以共形地覆盖第二导电层222’的下表面和侧表面。第三界面层224’的最上端和第二导电层 222’的最上端可以形成在同一高度处。第三界面层224’的上表面和第二导电层222’的上表面可以形成在比衬底100的上表面低的高度处。第三界面层224’可以包括与第二导电层222’相同的材料。第三界面层 224’可以包括第一金属的导电氮化物。第三界面层224’的组成比可以不同于第二导电层222’的组成比。例如，第三界面层224’中的氮(N) 的浓度可以大于第二导电层222’中的氮(N)的浓度。例如，第三界面层224’中的钼(Mo)的浓度可以小于第二导电层222’中的钼(Mo) 的浓度。
第一界面层224的厚度和第三界面层224’的厚度可以彼此不同。例如，第一界面层224的厚度可以大于第三界面层224’的厚度。第一界面层224的厚度和第三界面层224’的厚度分别可以为至/>
第一界面层224和第三界面层224’可以是被提供用于降低栅极线 200中的每一条的平带电压的衬垫层。由于第一界面层224的厚度和第三界面层224’的厚度彼此不同，因此第一区R1上的栅极线200的功函数和第二区R2上的栅极线220的功函数可以彼此不同。即，具有不同阈值电压的晶体管可以分别设置在第一区R1和第二区R2上。
备选地，第一界面层224的厚度和第三界面层224’的厚度可以相同。这里，第一界面层224中的氮浓度和第三界面层224’中的氮浓度可以彼此不同。例如，第一界面层224中的氮浓度可以大于第三界面层224’中的氮浓度。相应地，第一区R1中的栅极线200的功函数可以小于第二区R2中的栅极线200的功函数。即，具有不同阈值电压的晶体管可以分别设置在第一区R1和第二区R2上。
图5A、图6A、图7A、图8A、图9A和图10A是用于说明根据本发明构思的一些示例实施例的制造半导体器件的方法的截面图，并且对应于沿着图1的线I-I’截取的截面图。图5B、图6B、图7B、图 8B、图9B和图10B是用于说明根据本发明构思的一些示例实施例的制造半导体器件的方法的截面图，并且对应于沿着图1的线II-II’截取的截面图。图8C是图8A的区域“A”的放大图。
参考图1、图5A和图5B，限定有源区105的器件隔离层110可以形成在衬底100上。例如，可以使用浅沟槽隔离(STI)方法形成器件隔离层110。器件隔离层110可以包括氧化硅(SiO2)、氮化硅(SiN) 或氮氧化硅(SiON)。器件隔离层110可以形成为延伸到衬底100中。
第二杂质注入区SD2可以形成在衬底100的有源区105中。可以通过离子注入工艺形成第二杂质注入区SD2。例如，第二杂质注入区SD2可以是掺杂有N型掺杂剂的区域。
参考图1、图6A和图6B，掩模图案MP可以形成在衬底100上。掩模图案MP可以形成为具有开口，该开口限定设置有下面要描述的栅极线200(参见图2A和图2B)的区域。掩模图案MP可以是诸如氮化硅(SiN)等硬掩模图案或光刻胶图案。可以通过使用掩模图案MP作为蚀刻掩模蚀刻衬底100和器件隔离层110来形成在第二方向“Y”上延伸的线形沟槽120。沟槽120的底表面可以暴露器件隔离层110和有源区105。
随后，栅极绝缘图案210可以分别形成在沟槽120中。可以通过热氧化工艺、原子层沉积(ALD)或化学气相沉积(CVD)形成栅极绝缘图案210。例如，栅极绝缘图案210可以由通过热氧化工艺形成在衬底100的暴露表面上的氧化硅(SiO2)形成。这里，栅极绝缘图案 210可以形成在沟槽120的侧壁和底表面上。这里，栅极绝缘图案210 可以共形地覆盖沟槽120的内部(即，沟槽120的侧壁和底表面)。备选地，栅极绝缘图案210可以包括通过LPCVD工艺、PECVD工艺、 UHV-CVD工艺或ALD工艺形成的氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)或高介电材料。这里，栅极绝缘图案210可以共形地覆盖沟槽120的内部和掩模图案MP。
参考图1、图7A和图7B，可以在衬底100上形成初步导电层240。详细地，可以通过在衬底100的整个表面上沉积导电材料来形成初步导电层240。这里，导电材料可以填充沟槽120。详细地，可以使用包括钼(Mo)的第一前驱材料和包括氮的第二前驱材料来形成初步导电层240。例如，第一前驱材料可以包括MoxOyClz，并且第二前驱材料可以包括氨(NH3)。第一前驱材料与第二前驱材料可以进行反应以形成 MoaObNc、Nd、H2O和HCl。可以在550度或更高的温度下执行导电材料的沉积工艺。随着沉积工艺的工艺温度升高，MoaObNc的“b”和“c”可能减小，而Nd的“d”可能增加。当沉积工艺的工艺温度低于550 度时，初步导电层240中的氮浓度可能较低，并且在稍后要描述的工艺中可能不会形成具有高氮浓度的初步界面层242。可以使用诸如化学气相沉积(CVD)工艺或原子层沉积(ALD)等各种沉积工艺来执行导电材料的沉积。导电材料可以包括低电阻(低R)材料。导电材料可以包括具有导电性的第一金属的氮化物。例如，导电材料可以包括钼(Mo)。
参考图1以及图8A至图8C，可以通过执行第一工艺来形成初步界面层242。例如，可以通过将初步导电层240中的氮原子扩散到初步导电层240的一部分中来形成初步界面层242。这里，初步导电层 240的部分意味着与初步导电层240的侧表面相邻的部分。例如，该部分可以是初步导电层240的与位于初步导电层240与栅极绝缘图案 210之间的界面相邻的部分。即，初步界面层242可以介于初步导电层240与沟槽120之间或初步导电层240与栅极绝缘图案210之间。初步界面层242的厚度可以为至/>
为了更详细地描述第一工艺，初步导电层240的氮原子可以通过第一工艺沿着图8C的箭头AF扩散到初步导电层240的外部。初步导电层240的具有增加的氮浓度的外部可以构成初步界面层242。可以降低初步导电层240内部的氮浓度。相应地，初步界面层242的氮浓度可以高于初步导电层240的氮浓度。沿着氮原子的扩散方向AF，初步导电层240中的氮浓度可以从初步导电层240的侧表面和下表面朝向初步导电层240的内部降低。备选地，初步导电层240中的氮浓度可以在初步导电层240中基本均匀。第一工艺可以包括热处理工艺。即，初步导电层240中的氮原子可以通过从外部提供的热HT进行扩散。热处理工艺可以包括快速热退火(RTA)工艺。
参考图1、图9A和图9B，可以对初步导电层240和初步界面层 242执行回蚀工艺。例如，可以通过蚀刻初步导电层240和初步界面层242来形成导电层222和界面层224。在蚀刻工艺期间，导电层222 和界面层224可以一起被蚀刻。例如，导电层222和界面层224可以由相同的材料形成，并且用于蚀刻导电层222和界面层224的蚀刻剂可以相同。可以继续蚀刻工艺，直到导电层222和界面层224保留在沟槽120中达到期望的厚度为止。这里，界面层224的上表面可以形成为与导电层222的上表面处于同一高度处。备选地，界面层224的上表面和导电层222的上表面可以根据导电层222与界面层224之间的蚀刻速率的差异设置在不同的高度处。例如，界面层224的上表面可以设置在比导电层222的上表面低的高度处。
此后，可以去除掩模图案MP。当掩模图案MP被去除时，器件隔离层110和有源区105的上表面可以被暴露。
参考图1、图10A和图10B，第一封盖图案230可以形成在沟槽 120中。例如，可以通过在衬底100的整个表面上形成封盖层，然后执行平坦化工艺等来形成第一封盖图案230。第一封盖图案230可以包括氧化物(SiO2)、氮化硅(SiN)或氮氧化硅(SiON)中的任何一种。
可以对衬底100执行离子注入工艺，因此可以在两条相邻的栅极线200之间的区域中形成第一杂质注入区SD1。第一杂质注入区SD1 可以掺杂有与第二杂质注入区SD2相同的N型杂质。第一杂质注入区 SD1可以比第二杂质注入区SD2更深地延伸到衬底100中。
返回参考图1、图2A和图2B，掺杂有杂质的多晶硅层、掺杂有杂质的硅单晶层、或导电层可以形成在衬底100上并且可以被图案化，从而形成第一焊盘310和第二焊盘320。第一焊盘310可以分别连接到第一杂质注入区SD1，并且第二焊盘320可以分别连接到第二杂质注入区SD2。当第一焊盘310和第二焊盘320包括掺杂有杂质的多晶硅层、或硅单晶层时，第一焊盘310和第二焊盘320可以掺杂有与第一注入区SD1和第二注入区SD2的杂质相同类型的杂质。
第一层间绝缘层400可以形成在第一焊盘310和第二焊盘320上。可以使用化学气相沉积(CVD)工艺等形成第一层间绝缘层400。第一层间绝缘层400可以包括氧化物(SiO2)、氮化硅(SiN)或氮氧化硅 (SiON)。第一层间绝缘层400可以被部分地图案化以形成接触孔，该接触孔限定要形成有直接接触部520的区域。可以在第一层间绝缘层 400上涂覆填充接触孔的导电材料，并且可以在其上形成封盖层。例如，导电材料可以包括诸如金属或掺杂半导体等导电材料。例如，封盖层可以包括氧化物(SiO2)、氮化硅(SiN)或氮氧化硅(SiON)中的任何一种。可以通过图案化封盖层和导电材料来形成位线510和设置在位线510上的第二封盖图案530。直接接触部520可以形成在接触孔中。可以通过在第一层间绝缘层400上共形地沉积绝缘间隔物层并执行各向异性蚀刻来形成覆盖位线510的侧壁的绝缘间隔物540。绝缘间隔物540可以包括氧化物(SiO2)、氮化硅(SiN)或氮氧化硅 (SiON)中的任何一种。
第二层间绝缘层550可以形成在第一层间绝缘层400上，并且可以执行平坦化工艺以暴露第二封盖图案530的上表面。此后，可以通过第二层间绝缘层550和第一层间绝缘层400形成与第二焊盘320连接的掩埋接触部610。掩埋接触部610可以包括诸如掺杂的硅或金属等导电材料。支撑层700可以形成在第二层间绝缘层550上。支撑层 700可以包括氧化物(SiO2)、氮化硅(SiN)或氮氧化硅(SiON)中的任何一种。可以使用诸如化学气相沉积(CVD)工艺或原子层沉积 (ALD)等各种沉积工艺来形成支撑层700。可以通过支撑层700形成与掩埋接触部610连接的第一电极620。第一电极620可以形成为具有封闭底部的圆柱形形状。可以形成覆盖第一电极620的介电层630，并且可以形成共同覆盖第一电极620的第二电极640，从而可以形成电容器CA。第一电极620和第二电极640可以包括掺杂有杂质的硅、金属或金属化合物。因此，可以形成参考图2A和图2B所描述的半导体器件。
图11A、图12A和图13A是用于说明根据本发明构思的一些示例实施例的制造半导体器件的方法的截面图，并且对应于沿着图1的线 I-I’截取的截面图。图11B、图12B和图13B是用于说明根据本发明构思的一些示例实施例的制造半导体器件的方法的截面图，并且对应于沿着图1的线II-II’截取的截面图。
参考图1、图11A和图11B，可以在图7A和图7B的生成物中对初步导电层240执行回蚀工艺。例如，可以通过蚀刻初步导电层240 来形成导电层222。可以继续蚀刻工艺，直到导电层222保留在沟槽 120中达到期望的厚度为止。在蚀刻工艺之后，导电层222的上表面可以位于比衬底100的上表面低的高度处。
参考图1、图12A和图12B，可以通过执行第二工艺来形成第一界面层224和第二界面层226。例如，可以通过将导电层222中的氮原子扩散到导电层222的一部分中来形成第一界面层224和第二界面层226。这里，导电层222的部分意味着与导电层222的侧表面相邻的部分。例如，该部分可以是导电层222的与在导电层222与栅极绝缘图案210之间的界面相邻的部分以及与导电层222的上表面相邻的部分。详细地，第一界面层224可以介于导电层222与沟槽120之间或导电层222与栅极绝缘图案210之间，且第二界面层226可以形成为与导电层222的上表面相邻。第一界面层224的厚度和第二界面层 226的厚度可以为至/>
为了更详细地描述第二工艺，导电层222的氮原子可以通过第二工艺沿着箭头AF扩散到导电层222的外部。可以形成导电层222的具有增加的氮浓度的外部，以形成第一界面层224和第二界面层226。可以降低导电层222内部的氮浓度。因此，第一界面层224和第二界面层226的氮浓度可以高于导电层222的氮浓度。沿着氮原子的扩散方向AF，第一界面层224和第二界面层226中的氮浓度可以从导电层 222的侧表面、下表面和上表面朝向导电层222的内部降低。备选地，导电层222中的氮浓度可以在导电层222中基本均匀。第二工艺可以包括热处理工艺。即，导电层222中的氮原子可以通过从外部提供的热HT进行扩散。热处理工艺可以包括快速热退火(RTA)工艺。
参考图1、图13A和图13B，第一封盖图案230可以形成在沟槽 120中。例如，可以通过在衬底100的整个表面上形成封盖层，然后执行平坦化工艺等来形成第一封盖图案230。第一封盖图案230可以形成在第二界面层226上。第一封盖图案230可以包括氧化物(SiO2)、氮化硅(SiN)或氮氧化硅(SiON)中的任何一种。
可以对衬底100执行离子注入工艺，因此可以在两条相邻的栅极线200之间的区域中形成第一杂质注入区SD1。第一杂质注入区SD1 可以掺杂有与第二杂质注入区SD2相同的N型杂质。第一杂质注入区 SD1可以比第二杂质注入区SD2更深地延伸到衬底100中。
此后，可以执行参考图1、图2A和图2B所描述的工艺。例如，第一焊盘310和第二焊盘320可以形成在衬底100上。第一焊盘310 可以连接到第一杂质注入区SD1，并且第二焊盘320可以连接到第二杂质注入区SD2。第一层间绝缘层400可以形成在第一焊盘310和第二焊盘320上。直接接触部520可以形成在第一层间绝缘层400中。位线510和设置在位线510上的第二封盖图案530可以形成在第一层间绝缘层400上。覆盖位线510的侧壁的绝缘间隔物540可以形成在第一层间绝缘层400上。第二层间绝缘层550可以形成在第一层间绝缘层400上，并且可以执行平坦化工艺以暴露第二封盖图案530的上表面。此后，可以通过第二层间绝缘层550和第一层间绝缘层400形成与第二焊盘320连接的掩埋接触部610。支撑层700可以形成在第二层间绝缘层550上。可以通过支撑层700形成与掩埋接触部610连接的第一电极620。可以形成共形地覆盖第一电极620的介电层630，并且可以形成共同覆盖第一电极620的第二电极640，从而形成电容器CA。相应地，可以形成参考图3A和图3B所描述的半导体器件。
基于根据本发明构思的示例实施例的半导体器件，界面层可以设置在导电层的表面上，因此可以降低栅极线的平带电压。即，可以通过界面层降低栅极线的功函数，并且可以降低半导体器件的阈值电压。
此外，界面层可以设置在栅极线的侧壁上，因此可以减少从栅极线的上部到杂质注入区所产生的泄漏电流。
此外，界面层和导电层可以包括彼此相同的材料，包括彼此不同的组成比，因此界面层与导电层之间的界面电阻可以较小。
当栅极线中的构成层之间的界面电阻较小时，半导体器件的阈值电压可以较低。相应地，可以提高半导体器件的电特性。
在根据本发明构思的示例实施例的半导体器件中，设置有晶体管的区域中的界面层可以具有不同的配置，并且这些区域中的每一个中的栅极线的功函数可以彼此不同。即，具有不同阈值电压的晶体管可以设置在这些区域中的每一个上。
虽然已具体示出和描述了本发明构思的示例实施例，但本领域普通技术人员将理解，在不脱离所附权利要求的精神和范围的情况下，可以对其进行形式和细节上的改变。

Claims (20)

1.一种制造半导体器件的方法，所述方法包括：
在衬底上形成限定有源区的器件隔离层；以及
形成与所述有源区相交并掩埋在所述衬底中的栅极线，
其中，所述栅极线的形成包括：
在所述衬底中形成与所述有源区相交的沟槽；
形成填充所述沟槽的导电层；以及
对所述导电层执行热处理工艺，
其中，所述导电层包括第一金属的氮化物，并且
其中，所述导电层中的氮原子通过所述热处理工艺朝向所述导电层的侧表面和下表面扩散。
2.根据权利要求1所述的方法，其中，在所述热处理工艺之后，所述导电层中的氮原子的浓度从所述导电层的侧表面和下表面朝向所述导电层的内部降低。
3.根据权利要求1所述的方法，其中，所述导电层的扩散有所述氮原子的部分形成第一界面层，
其中，所述第一界面层包括所述第一金属的氮化物，并且
其中，所述第一界面层中的氮浓度高于所述导电层中的氮浓度。
4.根据权利要求3所述的方法，其中，所述第一界面层形成为与所述导电层的侧表面和下表面相邻。
5.根据权利要求3所述的方法，其中，在所述热处理工艺之后，所述导电层的扩散有所述氮原子的其他部分形成第二界面层，并且
其中，所述第二界面层形成为与所述导电层的上表面相邻。
6.根据权利要求3所述的方法，其中，构成所述第一界面层的材料的平带电压比构成所述导电层的材料的平带电压低。
7.根据权利要求3所述的方法，其中，所述第一界面层的厚度为至/>
8.根据权利要求3所述的方法，还包括：蚀刻所述第一界面层和所述导电层，
其中，所述第一界面层的上表面和所述导电层的上表面形成为位于同一平面处。
9.根据权利要求1所述的方法，其中，所述导电层的形成包括：使包括所述第一金属的第一前驱材料与包括氮的第二前驱材料反应，并且
其中，在550度或更高的工艺温度下执行所述导电层的形成。
10.根据权利要求1所述的方法，其中，所述第一金属包括钼Mo。
11.根据权利要求1所述的方法，还包括：在所述栅极线上形成封盖层。
12.根据权利要求1所述的方法，还包括：在形成所述导电层之前，在所述沟槽的侧壁和底表面上形成栅极绝缘图案。
13.一种制造半导体器件的方法，所述方法包括：
在衬底上形成限定有源区的器件隔离层；
形成与所述有源区相交的沟槽；
形成填充每一个所述沟槽的下部的导电层，所述导电层包括第一金属的氮化物；
形成与所述导电层的侧表面和下表面相邻的第一界面层，所述第一界面层包括第一金属的氮化物；以及
形成填充每一个所述沟槽的上部的封盖层，
其中，所述第一界面层中的氮浓度高于所述导电层中的氮浓度。
14.根据权利要求13所述的方法，其中，所述第一界面层的形成包括：
对所述导电层执行热处理工艺；以及
通过所述热处理工艺使所述导电层中的氮原子朝向所述导电层的侧表面和下表面扩散，以形成所述第一界面层。
15.根据权利要求14所述的方法，其中，所述导电层中的氮原子的一部分通过所述热处理朝向所述导电层的上表面扩散，以形成第二界面层。
16.根据权利要求13所述的方法，其中，所述导电层的形成包括：使包括所述第一金属的第一前驱材料与包括氮的第二前驱材料反应，并且
其中，在550度或更高的工艺温度下执行所述导电层的形成。
17.根据权利要求13所述的方法，其中，所述第一界面层中的氮原子的浓度朝向所述导电层降低。
18.根据权利要求13所述的方法，还包括：蚀刻所述第一界面层和所述导电层，
其中，所述第一界面层的上表面和所述导电层的上表面形成为设置在同一平面处。
19.根据权利要求13所述的方法，其中，所述第一界面层的厚度为至/>
20.根据权利要求13所述的方法，其中，所述第一金属包括钼Mo。
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