CN116719004B - 雷达信号处理方法、装置、存储介质及雷达接收系统 - Google Patents
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Abstract
本发明提供了一种雷达信号处理方法、装置、存储介质及雷达接收系统，其中，所述方法包括：接收待处理的第一复数信号，并对所述第一复数信号进行傅里叶变换处理，以得到对应的第二复数信号，其中，所述第一复数信号为基于两个通道采集到的两个实序列获得；接收所述第二复数信号，并对所述第二复数信号中的有效数据点数据分别进行正位序操作和倒位序操作，并从正位序操作的有效数据点数据中和从倒位序操作的有效数据点数据中获取对应位置的一对有效数据点数据进行对应的运算处理，以恢复所述两个通道的两个实序列各自所对应的频域结果。采用本发明实施例的技术方案能够解决现在技术中多通道数据的雷达信号处理需要消耗大量的资源的问题。
Description
技术领域
本发明涉及雷达信号处理技术领域，特别涉及一种雷达信号处理方法、装置、存储介质及雷达接收系统。
背景技术
在雷达信号处理过程中，傅里叶变换是个非常重要的算法，它可以将时间域信号变换到频率域信号，方便后续的信号处理分析。毫米波雷达信号处理中，在不同维度进行傅里叶变换，并结合MIMO（Multiple-Input Multiple-Output，多输入多输出）雷达天线的布阵形式，可分别解算出目标的距离、速度、方位角和俯仰角等信息。
民用雷达实际应用主要在毫米波领域以调频连续波方式进行目标探测，FMCW（Frequency Modulated Continuous Wave，调频连续波）雷达信号由无数帧组成，每帧由Nc个chirp信号组成，每个chirp信号里有Nr个有效数据点。每个chirp信号经过ADC（Analog-to-Digital Converter，模数转换）芯片采样后，得到Nr个有效数据点。这Nr个有效数据点作为Nr点实序列送进距离维FFT计算模块，为后续解算出目标的距离信息提供帮助，并为多普勒维处理产生输入信号。
在雷达接收系统中，通常会同时采集多通道数据。一方面是MIMO雷达天线布阵，获取通道间相位差用于空间谱估计；另一方面，采集多个通道数据后做累加可提高后续信号处理的信噪比。但目前多通道数据的雷达信号处理需要消耗大量的资源，从而制约着MIMO雷达的应用。因此，需要对现有技术的问题提出解决方法。
发明内容
为了克服现有技术的不足，本发明的目的在于提供一种雷达信号处理方法、装置、存储介质及雷达接收系统，以解决现在技术中的雷达信号处理需要消耗大量的资源，从而制约着MIMO雷达的应用的问题。
本发明的目的采用以下技术方案实现：
根据本发明的一方面，提供一种雷达信号处理方法，所述方法包括：
接收待处理的第一复数信号，并对所述第一复数信号进行傅里叶变换处理，以得到对应的第二复数信号，其中，所述第一复数信号为时域信号，所述第一复数信号为基于两个通道采集到的两个实序列获得，所述第二复数信号为频域信号；
接收所述第二复数信号，并对所述第二复数信号中的有效数据点数据分别进行正位序操作和倒位序操作，并从正位序操作的有效数据点数据中和从倒位序操作的有效数据点数据中获取对应位置的一对有效数据点数据进行对应的运算处理，以恢复所述两个通道的两个实序列各自所对应的频域结果。
进一步地，所述第一复数信号包括实部和虚部，其中，所述实部来源于所述两个通道中的其中一个通道，所述虚部来源于所述两个通道中的另一个通道。
进一步地，所述方法还包括：将正位序操作的有效数据点数据和倒位序操作的有效数据点数据分别存入至第一存储单元和第二存储单元，并以并行的方式同时从所述第一存储单元和所述第二存储单元中逐个读取一对有效数据点数据进行对应的运算处理。
进一步地，所述第一存储单元和所述第二存储单元均为缓存单元。
进一步地，所述将正位序操作的有效数据点数据和倒位序操作的有效数据点数据分别存入至第一存储单元和第二存储单元的方法包括：
通过控制各个存储单元的写地址顺序，将所述第二复数信号中的有效数据点按照写地址正向递增的顺序依次缓存至所述第一存储单元；将所述第二复数信号中的有效数据点按照写地址逆向递减的顺序依次缓存至所述第二存储单元。
进一步地，所述方法还包括：
通过有限状态机来控制当前时钟下各个存储单元的输入缓存，共设置如下3个状态：
状态名：ST1_IDLE；功能：状态1的初始状态；跳转条件：当检测到有新的有效数据点数据输入进来时，跳转到ST1_WR状态；并在跳转的过程中同时将第一写地址（写地址1）和第二写地址（写地址2）的写入地址置零；
状态名：ST1_WR；功能：状态1的写状态；每一次成功将一个有效数据点数据写入所述第一存储单元和所述第二存储单元时，第一写地址的地址写入计数器按时钟自加1，第二写地址的地址写入计数器按时钟自减1；跳转条件：当第一写地址的地址写入计数器自加到N-1时，跳转到ST1_CK状态，其中，N为单组第二复数信号中的有效数据点数量，N为正整数；并在跳转的过程中完成最后一对对应位置的有效数据点数据的写入；
状态名：ST1_CK；功能：状态1的确认状态；跳转条件：当检测到“buf_wr_done”标记时，将第一写地址和第二写地址的写入地址同时置零，并返回到ST1_WR状态，以进行下一组有效数据点数据的缓存。
进一步地，当状态机处于ST1_WR状态中，当第一写地址的地址写入计数器自加到N-1，以及在跳转ST1_CK状态之间，所述方法还包括：
判断当前时钟下输入使能是否有效，
若有效，则产生“buf_wr_temp”标记，反之则产生“buf_wr_err”标记。
进一步地，所述方法还包括：
当状态机处于ST1_CK状态时，若检测到“buf_wr_tmp”标记，则跳转到ST1_CK状态，并在跳转的过程中完成最后一对有效数据点数据的缓存。
进一步地，所述方法还包括：
在状态机处于ST1_CK状态时，产生“buf_wr_done”标记，以指示单组第二复数信号的有效数据点数据全部完成缓存。
进一步地，所述方法还包括：
当状态机处于ST1_WR状态时，若检测到缓存数据异常，则产生“buf_wr_err”标记，并返回到ST1_IDLE状态，以等待下一组有效数据点数据的缓存。
进一步地，所述方法还包括：检测写入控制系统内部产生的标记来获取写入控制系统的状态信息，并基于写入控制系统的状态信息控制写入控制系统的切换，以对所述第一存储单元和所述第二存储单元的存取时机进行控制。
进一步地，所述方法还包括：
通过有限状态机来控制当前时钟下对各个存储单元的读取控制，共设置如下2个状态：
状态名：ST2_IDLE；功能：状态2的初始状态；跳转条件：当检测到存入过程中产生的“buf_wr_done”标记时，跳转到ST2_RD状态；并在跳转的过程中将读地址置零；
状态名：ST2_RD；功能：状态2的读取状态；每一次成功从所述第一存储单元和所述第二存储单元中读出一对有效数据点数据时，读地址的地址读出计数器按时钟自加1；跳转条件：当读地址的地址读出计数器累加至N时，产生“buf_rd_done”标记，以指示完成当前组内最后一对缓存有效数据点数据的读取。
进一步地，所述方法还包括：
在状态机处于ST2_RD状态时，若同时检测到“buf_wr_done”标记和“buf_rd_done”标记，则停留在ST2_RD状态，同时将读地址置零，以重新开始下一组有效数据点数据的读取过程；
若仅检测到“buf_rd_done”标记，则返回ST2_IDLE状态，以等待新的一组有效数据点数据的缓存完成再开启读取动作。
进一步地，所述将正位序操作的有效数据点数据和倒位序操作的有效数据点数据分别存入至第一存储单元和第二存储单元，并以并行的方式同时从所述第一存储单元和所述第二存储单元读取一对正位序操作的有效数据点数据和倒位序操作的有效数据点数据进行对应的运算处理包括：
令单组所述第二复数信号中的有效数据点的数量为N个，其中，N为正整数；
将所述第二复数信号中的第k个有效数据点的实部与第(N-k)个有效数据点的实部相加后乘以1/2，得到原先两个通道中的其中一个通道的第k个有效数据点所对应的频域的实部；
将所述第二复数信号中的第k个有效数据点的虚部与第(N-k)个有效数据点的虚部相减后乘以1/2，得到原先两个通道中的其中一个通道的第k个有效数据点所对应的频域的虚部；
将所述第二复数信号中的第(N-k)个有效数据点的虚部与第k个有效数据点的虚部相加后乘以1/2，得到原先两个通道中的另一个通道的第k个有效数据点所对应的频域的实部；
将所述第二复数信号中的第(N-k)个有效数据点的实部与第k个有效数据点的实部相减后乘以1/2，得到原先两个通道中的另一个通道的第k个有效数据点所对应的频域的虚部；
其中，1≤k≤N，k为整数。
根据本发明的又一方面，提供一种雷达信号处理装置，所述装置包括：
FFT计算模块，用于接收待处理的第一复数信号，并对所述第一复数信号进行傅里叶变换处理，以得到对应的第二复数信号，其中，所述第一复数信号为时域信号，所述第一复数信号为基于两个通道采集到的两个实序列获得，所述第二复数信号为频域信号；
频域恢复模块，用于接收所述第二复数信号，并对所述第二复数信号中的有效数据点数据分别进行正位序操作和倒位序操作，并从正位序操作的有效数据点数据中和从倒位序操作的有效数据点数据中获取对应位置的一对有效数据点数据进行对应的运算处理，以恢复所述两个通道的两个实序列各自所对应的频域结果。
进一步地，所述第一复数信号包括实部和虚部，其中，所述实部来源于所述两个通道中的其中一个通道，所述虚部来源于所述两个通道中的另一个通道。
进一步地，所述频域恢复模块包括第一存储单元、第二存储单元、控制单元以及运算单元；
所述控制单元用于控制将正位序操作的有效数据点数据和倒位序操作的有效数据点数据分别存入至第一存储单元和第二存储单元；
所述运算单元用于以并行的方式同时从所述第一存储单元和所述第二存储单元中逐个读取一对有效数据点数据进行对应的运算处理。
进一步地，所述第一存储单元和所述第二存储单元均为缓存单元。
进一步地，所述控制单元用于控制所述第一存储单元和所述第二存储单元的写地址顺序，将所述第二复数信号中的有效数据点按照写地址正向递增的顺序依次缓存至所述第一存储单元；将所述第二复数信号中的有效数据点按照写地址逆向递减的顺序依次缓存至所述第二存储单元
进一步地，所述运算单元包括两个加法器和两个减法器，
每个所述加法器用于从所述第一存储单元和所述第二存储单元中读取一对有效数据点数据，并进行相应的加法运算处理，以恢复所述两个通道的实序列各自所对应的频域的实部；
每个所述减法器用于从所述第一存储单元和所述第二存储单元中读取一对有效数据点数据，并进行相应的减法运算处理，以恢复所述两个通道的实序列各自所对应的频域的虚部。
进一步地，在所述频域恢复模块中，在所述控制单元的控制下，通过有限状态机来控制当前时钟下各个存储单元的输入缓存，共设置如下3个状态：
状态名：ST1_IDLE；功能：状态1的初始状态；跳转条件：当检测到有新的有效数据点数据（zk_en）输入进来时，跳转到ST1_WR状态；并在跳转的过程中同时将第一写地址和第二写地址的写入地址置零；
状态名：ST1_WR；功能：状态1的写状态；每一次成功将一个有效数据点数据写入所述第一存储单元和所述第二存储单元时，第一写地址的地址写入计数器按时钟自加1，第二写地址的地址写入计数器按时钟自减1；跳转条件：当第一写地址的地址写入计数器自加到N-1时，跳转到ST1_CK状态，其中，N为单组第二复数信号中的有效数据点数量，N为正整数；并在跳转的过程中完成最后一对对应位置的有效数据点数据的写入；
状态名：ST1_CK；功能：状态1的确认状态；跳转条件：当检测到“buf_wr_done”标记时，将第一写地址和第二写地址的写入地址同时置零，并返回到ST1_WR状态，以进行下一组有效数据点数据的缓存。
进一步地，在状态机处于ST1_WR状态时，当第一写地址的地址写入计数器自加到N-1时，判断当前时钟下输入使能是否有效，若有效，则产生“buf_wr_temp”标记，反之则产生“buf_wr_err”标记。
进一步地，在状态机处于ST1_WR状态时，若检测到“buf_wr_tmp”标记，则跳转到ST1_CK状态，并在跳转的过程中完成最后一对有效数据点数据的缓存。
进一步地，在状态机处于ST1_CK状态时，产生“buf_wr_done”标记，以指示单组第二复数信号的有效数据点数据全部完成缓存。
进一步地，在状态机处于ST1_WR状态时，若检测到缓存数据异常，则产生“buf_wr_err”标记，并返回到ST1_IDLE状态，以等待下一组有效数据点数据的缓存。
进一步地，所述控制单元还用于检测写入控制系统内部产生的标记来获取写入控制系统的状态信息，并基于写入控制系统的状态信息控制写入控制系统的切换，以对所述第一存储单元和所述第二存储单元的存取时机进行控制。
进一步地，在所述频域恢复模块中，在所述控制单元的控制下，通过有限状态机来控制当前时钟下对各个存储单元的读取控制，共设置如下2个状态：
状态名：ST2_IDLE；功能：状态2的初始状态；跳转条件：当检测到存入过程中产生的“buf_wr_done”标记时，跳转到ST2_RD状态；并在跳转的过程中将读地址置零；
状态名：ST2_RD；功能：状态2的读取状态；每一次成功从所述第一存储单元和所述第二存储单元读出一对有效数据点数据时，读地址的地址读出计数器按时钟自加1；跳转条件：当读地址的地址读出计数器累加至N时，产生“buf_rd_done”标记，以指示完成当前组内最后一对缓存有效数据点数据的读取。
进一步地，在状态机处于ST2_RD状态时，若同时检测到“buf_wr_done”标记和“buf_rd_done”标记，则停留在ST2_RD状态，同时将读地址置零，以重新开始下一组有效数据点数据的读取过程；
若仅检测到“buf_rd_done”标记，则返回ST2_IDLE状态，以等待新的一组有效数据点数据的缓存完成再开启读取动作。
根据本发明的另一方面，提供一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，所述计算机程序能够被处理器加载以执行前述任一所述的雷达信号处理方法。
根据本发明的另一方面，提供一种雷达接收系统，所述雷达接收系统包括：多个接收天线、ADC芯片、和前述任一项所述的雷达信号处理装置；
所述多个接收天线用于接收来自雷达探测目标散射的回波信号；
所述ADC芯片用于采集所述回波信号并进行相应的数模转换处理，以及将经数模转换处理的信号输入至所述雷达信号处理装置进行处理。
相比现有技术，本发明实施例提供的雷达信号处理方法、装置、存储介质及雷达接收系统，解决了现在技术中多通道数据的雷达信号处理需要消耗大量的资源，从而制约着MIMO雷达的应用的问题。
进一步地，将基于两个通道采集到的两个实序列合并为第一复数信号送入一个FFT计算模块中进行相应的傅里叶变换处理，然后再利用新增的频域恢复模块将经FFT计算模块处理后得到的第二复数信号进行频域恢复处理，以恢复原先两个实序列各自所对应的频域结果，相比于常用技术中的雷达信号处理，能够充分利用FFT计算模块的计算能力并且节省运算资源。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一实施例提供的一种雷达接收系统架构图。
图2为常用技术中提供的雷达信号处理装置的逻辑结构示意图。
图3为本发明一实施例提供的雷达信号处理装置的逻辑结构示意图。
图4示出了图3中的频域恢复模块的逻辑结构示意图。
图5为本发明一实施例提供的缓存数据写入控制系统的控制流程图。
图6为正常数据缓存状态下标记产生情况的示例图。
图7为异常数据缓存状态下标记产生情况的示例。
图8为本发明一实施例提供的缓存数据读出控制系统的控制流程图。
图9为本发明一实施例提供的一种雷达信号处理方法的流程示意图。
具体实施方式
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
图1为本发明一实施例提供的一种雷达接收系统架构图。
如图1所示，本发明实施例提供了一种雷达接收系统，所述雷达接收系统1000包括：多个接收天线、ADC芯片、和雷达信号处理装置300；所述多个接收天线用于接收来自雷达探测目标散射的回波信号；所述ADC芯片用于采集所述回波信号并进行相应的数模转换处理，以及将经数模转换处理的信号输入至所述雷达信号处理装置300进行处理。
在一些实施方式中，雷达接收系统1000还包括电源模块，以提供各个电子器件所需的电能。
图2为常用技术中提供的雷达信号处理装置的逻辑结构示意图。
如图2所示，以两个通道ADC采集的情况为例，目前常规的雷达信号处理装置300’的信号处理方法是：对于每个通道ADC芯片采集输入的实序列，直接调用1个距离维复数FFT计算模块，实部为采集获取的Nr个有效数据，虚部置零，得到距离维FFT计算结果。两个通道则调用2个距离维FFT计算模块，每个距离维FFT计算模块的实部分别送入不同通道采集数据，虚部置零，以此类推。
但是，现实中接收获取的时域信号均是实信号，ADC芯片采样都是把对应通道采集到的信号进行离散化的过程。常规基于FPGA（Field Programmable Gate Array，现场可编程逻辑阵列）的傅里叶变换方法则是将采集获取的N点实信号送入FFT计算模块的实部，虚部部分则置零。这种方法虽然能准确计算获取信号频谱信息，但因为虚部置零，所以这种方法仅利用了FFT计算模块大约一半的计算能力。
对于多通道ADC芯片采集进来的实序列，不同通道都需要后接各自的FFT计算模块，进一步造成了资源的浪费。同时，随着通道数的增加，资源的浪费情况也是成倍的增加。当通道数比较多的时候，造成的资源浪费就非常多了，由于FPGA内部本身资源相对紧张，该部分使用了较多资源意味着其他功能需要做相应裁剪，最终影响系统整体性能。
有鉴于此，本发明的目的是为了能够减少雷达信号处理所需要消耗的资源，并充分利用FFT计算模块的计算能力，以避免FFT计算模块的计算能力的浪费以及资源的浪费。
以下将结合图1所示的雷达接收系统架构图以进一步说明本发明实施例中的雷达信号处理方法和雷达信号处理装置。
图3为本发明一实施例提供的雷达信号处理装置的逻辑结构示意图。
如图3所示，本发明实施例提供一种雷达信号处理装置300，所述装置包括：
FFT计算模块310，用于接收待处理的第一复数信号，并对所述第一复数信号进行傅里叶变换处理，以得到对应的第二复数信号，其中，所述第一复数信号为时域信号，所述第一复数信号为基于两个通道采集到的两个实序列获得，所述第二复数信号为频域信号；
频域恢复模块320，用于接收所述第二复数信号，并对所述第二复数信号中的有效数据点数据分别进行正位序操作和倒位序操作，并从正位序操作的有效数据点数据中和从倒位序操作的有效数据点数据中获取对应位置的一对有效数据点数据进行对应的运算处理，以恢复所述两个通道的两个实序列各自所对应的频域结果。
本发明实施例所提供的技术方案，旨在将基于两个通道采集到的两个实序列合并为第一复数信号送入一个FFT计算模块中进行相应的傅里叶变换处理，然后再利用新增的频域恢复模块将经FFT计算模块处理后得到的第二复数信号进行频域恢复处理，以恢复原先两个实序列各自所对应的频域结果，相比于常用技术中的雷达信号处理装置，能够充分利用FFT计算模块的计算能力并且节省运算资源。
为了清楚简明的说明本发明实施例的技术方案，当前先讨论两个通道ADC采集的情况，在雷达信号处理装置中，两个通道ADC采集获取到两组实信号Sig1和Sig2，这两组实信号可以是相互独立的实序列。具体地，将这两组实信号Sig1和Sig2合并为一个第一复数信号z(n)，输入至FFT计算模块310进行处理；具体地，所述第一复数信号z(n)包括实部和虚部，所述实部来源于所述两个通道中的其中一个通道，所述虚部来源于所述两个通道中的另一个通道。例如，zn_re（第一复信号的实部）来源于Sig1_time_re，zn_im（第一复信号的虚部）来源于Sig2_time_re。
其中，第一复数信号由下式表示：
，即基于两个通道采集到的两个实序列分别作为第一复数信号的实部和虚部。第一复数信号z(n)在经过FFT计算模块310的傅里叶变换处理之后获得对应复数形式的第二复数信号Z(k)。并且在频域恢复模块320里，利用实信号的傅里叶变换结果在频域的实部共轭对称，虚部共轭反对称特性反推解出原始两个通道采集到的Sig1和Sig2信号对应在频域的实部、虚部信息，并且上述分析反推算法可基于在FPGA平台进行实现，并最终在产品中形成应用。
由于经过ADC芯片采样后的回波信号是离散周期序列x(n)，因此，对它进行频域分析是做离散傅里叶变换（Discrete Fourier Transformation，DFT），DFT算法公式如式1所示（备注：式1为通用的表达式，其中，x(n)表示时域信号，X(K)表示频域信号，所以这里的x(n)可以用来表示图3中的xn、yn或者zn均可）。
式1。
通过式1的DFT变换，即可获得离散周期序列x(n)对应的频域数据X(k)。另外，傅里叶变换是一种线性变换，通过式2所示的逆离散傅里叶变换（IDFT）也可以将频域数据X(k)恢复得到时域数据x(n)。
式2。
式1所示旋转因子W N的物理意义将一个复数圆平均分为N份进行旋转，旋转得到的相位因子具有对称性与周期性，如式3所示。
式3。
利用相位因子的对称性与周期性，对DFT算法进行优化，可形成快速傅里叶变换（Fast Fourier Transform，FFT）算法，FFT是DFT的优化算法，二者物理含义一致。若FFT变换前的序列x(n)只有实部，虚部为零，将相位因子代入，如式2所示，经过FFT变换后的第k个分量可表示为：
式4。
因为x(n)虚部为零，所以，故频域中的第N-k个分量可表示为：
式5。
因此，频域数据关系可写为：
或
式6。
由上可知，在实信号的傅里叶变换的结果中，实部是相对于(N-1)/2是对称的，虚部是相对于(N-1)/2是反对称的。故令第一复数信号的复序列，其中，x(n)为图3所示ADC_Sig1采集获取的实信号，y(n)为图3所示ADC_Sig2采集获取的实信号。单独x(n)实序列的傅里叶变换结果为X(k)，单独y(n)实序列的傅里叶变换结果为Y(k)，根据傅里叶变换的齐次性与可加性，则：
式7。
式7也可写作：
式8。
利用式6中的频域数据关系，用k分量的前一半表示后一半，即得到：
式9。
结合式8和式9，最终得到：
式10。
因此，第一复数信号z(n)经过FFT计算模块处理后得到对应的第二复数信号Z(k)。
应理解，在本发明实施例中，所述第二复数信号包括实部和虚部，所述第二复数信号中的所有有效数据点的数量和所述第一复数信号中的所有有效数据点的数量相等。
通过式10可反推求解出单独x(n)实序列所对应的频域结果X(k)和单独y(n)实序列所对应的频域结果Y(k)。
由于式10所示最终恢复计算需要频域恢复模块320将正位序操作的有效数据点数据和倒位序操作的有效数据点数据进行对应的加减运算处理，因此，经过FFT计算模块310处理后所得到的第二复数信号（包括实部zk_re和虚部zk_im）的有效数据点数据需要分别进行正位序操作和倒位序操作后单独进行存储，以便于获取对应位置的一对有效数据点数据进行对应的运算处理。
图4示出了图3中的频域恢复模块的逻辑结构示意图。
为了能够在不堵塞的情况下，也能够正常的将需要恢复的两个通道的实序列各自所对应的频域结果逐一连续恢复出来。如图4所示，所述频域恢复模块320包括第一存储单元、第二存储单元、控制单元以及运算单元；所述控制单元用于控制将正位序操作的有效数据点数据和倒位序操作的有效数据点数据分别存入至第一存储单元和第二存储单元；所述运算单元用于以并行的方式同时从所述第一存储单元和所述第二存储单元中逐个读取一对有效数据点数据进行对应的运算处理。
进一步地，为了加快各个存储单元数据读取的速度以及为了减轻雷达信号处理装置的服务器的压力，在本发明实施例中，所述第一存储单元和所述第二存储单元均为缓存单元。以下分别称作buf1和buf2。
进一步地，所述控制单元用于控制所述第一存储单元和所述第二存储单元的写地址顺序，将所述第二复数信号中的有效数据点按照写地址正向递增的顺序依次缓存至所述第一存储单元；将所述第二复数信号中的有效数据点按照写地址逆向递减的顺序依次缓存至所述第二存储单元。缓存完成后便可开始按顺序读出，使得读出的两组信号zk_re1、zk_im1和zk_re2、zk_im2分别按照式10所示方式进行对应的加减运算，即可逐一形成恢复后的输出结果。
需要说明的是，由于FPGA的并行计算机制，为确保频域恢复模块在最终的加减恢复计算时能够按时钟读取一对有效数据点数据，在进行最终恢复计算之前，将第二复数信号中的有效数据点数据按照不同的写入地址顺序分别进行缓存，缓存位置由第一写地址（waddr1）和第二写地址（waddr2）来控制，其中，第一写地址与第一存储单元对应，第二写地址与第二存储单元对应。
具体地，所述运算单元包括两个加法器和两个减法器，每个所述加法器用于从所述第一存储单元和所述第二存储单元中读取一对有效数据点数据，并进行相应的加法运算处理，以恢复所述两个通道的实序列各自所对应的频域的实部；每个所述减法器用于从所述第一存储单元和所述第二存储单元中读取一对有效数据点数据，并进行相应的减法运算处理，以恢复所述两个通道的实序列各自所对应的频域的虚部。例如，按照时钟从buf1中读取第1个有效数据点数据，从buf2中读取第1023个有效数据点数据，进行相应的减法运算处理；从buf1中读取第2个有效数据点数据，从buf2中读取第1022个有效数据点数据，进行相应的减法运算处理；按照时钟顺序一直往下走，即可在实现式10指导下在FPGA平台对频域恢复算法进行实现。
图5为本发明一实施例提供的缓存数据写入控制系统的控制流程图。
如图5所示，此处假设认为合并为第一复数信号的x(n)、y(n)信号均是1024个有效数据点。经FFT计算模块输出的第二复数信号Z(k)也是1024个有效数据点。另外，关于FPGA里数据的索引编号，默认是从0开始，因此对1024个有效数据点编号，可以是从第0个数据点，第1个数据点，直到第1023个数据点。同理，缓存单元buf1和buf2的地址深度为1024，地址addr编号也是0~1023。
进一步地，本发明实施例还对buf1和buf2的缓存数据的存取时机进行了精确的控制，以使得缓存数据即使在连续输入进来的情况下，也不会导致buf1和buf2发生堵塞的问题。也就是说，当上一个数据刚刚从buf1和buf2中被读取出之后，新的数据刚好能够填充进来，没有额外的花费更多的缓存，既能够节约资源，又能够减少计算的延时。
具体地，在所述频域恢复模块中，在所述控制单元的控制下，通过有限状态机来控制当前时钟下各个存储单元的输入缓存，共设置如下3个状态：
状态名：ST1_IDLE；功能：状态1的初始状态；跳转条件：当检测到有新的有效数据点数据（zk_en）输入进来时，跳转到ST1_WR状态；并在跳转的过程中同时将第一写地址（waddr1）和第二写地址（waddr2）的写入地址置零；
状态名：ST1_WR；功能：状态1的写状态；每一次成功将一个有效数据点数据写入所述第一存储单元和所述第二存储单元时，第一写地址的地址写入计数器按时钟自加1，第二写地址的地址写入计数器按时钟自减1；跳转条件：当第一写地址的地址写入计数器自加到N-1时，跳转到ST1_CK状态，其中，N为单组第二复数信号中的有效数据点数量，N为正整数；并在跳转的过程中完成最后一对对应位置的有效数据点数据的写入；也即，当完成第一写地址内的倒数第二个对应位置的有效数据点数据的写入时，跳转到ST1_CK状态；
状态名：ST1_CK；功能：状态1的确认状态；跳转条件：当检测到“buf_wr_done”标记时，将第一写地址和第二写地址的写入地址同时置零，并返回到ST1_WR状态，以进行下一组有效数据点数据的缓存。
示例性地，写入控制系统上电后，默认进入ST1_IDLE状态，当检测到有第二复数信号的结果输入进来时（此时zk_en标记有效），则跳转到ST1_WR状态，并在跳转的过程中同时将第一写地址（waddr1）和第二写地址（waddr2）的写入地址置零。
在状态机处于ST1_WR状态时，开始对两组缓存（buf1和buf2）的缓存地址分别进行控制，waddr1按时钟自加1，waddr2则利用FPGA的溢出特性按时钟自减1；进一步地，当waddr1自加到1022时，也即，当完成第一写地址内的倒数第二个对应位置的有效数据点数据的写入时，判断当前输入使能（zk_en）是否有效，若有效，则产生“buf_wr_temp”标记，反之则产生“buf_wr_err”标记。
进一步地，在状态机处于ST1_WR状态时，若检测到“buf_wr_tmp”标记，则写入控制系统跳转至ST1_CK状态，并在跳转过程中完成最后一对有效数据点数据的缓存（如waddr1=1023，waddr2=1）。
进一步地，在状态机处于ST1_CK状态时，产生“buf_wr_done”标记，以指示单组第二复数信号的有效数据点数据全部完成缓存，同时写入控制系统返回ST1_WR进行下一组有效数据点数据的缓存。
进一步地，在状态机处于ST1_WR状态时，若检测到缓存数据异常，则产生“buf_wr_err”标记，并返回到初始状态ST1_IDLE状态，以等待下一组有效数据点数据的缓存。
特别说明的是，为保证频域数据连续进行恢复处理，同时缓存部分不产生数据积累，在数据缓存写入过程中引入“buf_wr_tmp”标记和“buf_wr_err”标记，分别表示“缓存写入暂时完成”和“缓存写入错误”。系统运行时默认有效数据点数据一直在写入，当waddr1=1022时判断当前输入使能是否有效（zk_en=1表示输入数据有效），若有效，则产生“buf_wr_tmp”标记，若无效，则产生“buf_wr_err”标记，而且这两个标记不会同时产生。正常数据缓存状态下标记产生情况如图6所示，异常数据缓存状态下标记产生情况如图7所示。异常缓存产生“buf_wr_err”标记情况下，错误数据虽已进入缓存，但不会产生“buf_wr_done”标记，所以，缓存数据不会读出，该部分错误的缓存数据将在新一组有效数据点数据缓存时被覆盖。
进一步地，在本发明实施例中，所述控制单元还用于检测写入控制系统内部产生的标记来获取写入控制系统的状态信息，并基于写入控制系统的状态信息控制写入控制系统的切换，以对所述第一存储单元和所述第二存储单元的存取时机进行控制。
图8为本发明一实施例提供的缓存数据读出控制系统的控制流程图。
如图8所示，同样地，缓存数据的读出也通过有限状态机方式实现。
具体地，在所述频域恢复模块中，在所述控制单元的控制下，通过有限状态机来控制当前时钟下各个存储单元的读取控制，以完成缓存数据的有序读出控制；共设置如下2个状态：
状态名：ST2_IDLE；功能：状态2的初始状态；跳转条件：当检测到存入过程中产生的“buf_wr_done”标记时，跳转到ST2_RD状态；并在跳转的过程中将读地址置零；
状态名：ST2_RD；功能：状态2的读取状态；每一次成功从所述第一存储单元和所述第二存储单元读出一对有效数据点数据时，读地址的地址读出计数器按时钟自加1；跳转条件：当读地址的地址读出计数器累加至N时，时，产生“buf_rd_done”标记，以指示完成当前组内最后一对缓存有效数据点数据的读取；其中，N为单组第二复数信号中的有效数据点数量，N为正整数。
示例性地，以第二复数信号Z(k)也是1024个有效数据点为例，读出控制系统上电后默认进入ST2_IDLE状态，当检测到存入过程中产生的“buf_wr_done”标记时，则跳转至ST2_RD状态，并在跳转的过程中同时将读地址（raddr）置0。在状态机处于ST2_RD状态时，由于存入过程已将第二复数信号的有效数据点数据分别按正位序及倒位序的方式写入，因此输出过程按顺序对两组缓存（buf1和buf2）同时读出即可，即读地址（raddr）按时钟自加1；读地址（raddr）自加到1023时产生buf_rd_done标记指示完成最后一对缓存数据读出。
进一步地，在状态机处于ST2_RD状态时，若同时检测到“buf_rd_done”标记和“buf_wr_done”标记，则读出控制系统停留在ST2_RD状态，同时读地址（raddr）置0，重新开始下一组有效数据点数据的读取过程；若仅检测到“buf_rd_done”标记，则读出控制系统返回ST2_IDLE状态，以等待新一组有效数据点数据缓存完成再开启读取动作。
根据本发明的又一方面，提供一种雷达信号处理方法。
图9为本发明一实施例提供的一种雷达信号处理方法的流程示意图。
如图9所示，所述方法包括以下步骤：
步骤S10，接收待处理的第一复数信号，并对所述第一复数信号进行傅里叶变换处理，以得到对应的第二复数信号，其中，所述第一复数信号为时域信号，所述第一复数信号为基于两个通道采集到的两个实序列获得，所述第二复数信号为频域信号；
步骤S20，接收所述第二复数信号，并对所述第二复数信号中的有效数据点数据分别进行正位序操作和倒位序操作，并从正位序操作的有效数据点数据中和从倒位序操作的有效数据点数据中获取对应位置的一对有效数据点数据进行对应的运算处理，以恢复所述两个通道的两个实序列各自所对应的频域结果。
以下将结合图9和图3-图4，具体描述步骤S10至步骤S20。
在步骤S10中，雷达信号处理装置300接收待处理的第一复数信号，将所述第一复信号输入FFT计算模块，以对所述第一复数信号进行傅里叶变换处理，以得到对应的第二复数信号。雷达信号接收系统中接收获取的时域信号均是实信号，将基于两个通道采集到的两个实序列输入至FFT计算模块，其中，所述第一复数信号包括实部和虚部，其中，所述实部来源于所述两个通道中的其中一个通道，所述虚部来源于所述两个通道中的另一个通道。
在步骤S20中，为了恢复所述两个通道的两个实序列各自所对应的频域结果，所述频域恢复模块接收所述第二复数信号，并对所述第二复数信号中的有效数据点数据分别进行正位序操作和倒位序操作，以便于后续能够从正位序操作的有效数据点数据中和从倒位序操作的有效数据点数据中获取对应位置的一对有效数据点数据进行对应的运算处理，其利用实信号的傅里叶变换结果在频域的实部共轭对称，虚部共轭反对称特性反推解出原始两个通道采集到的Sig1和Sig2信号对应在频域的实部、虚部信息。
本发明实施例所提供的技术方案，旨在将基于两个通道采集到的两个实序列合并为第一复数信号进行相应的傅里叶变换处理，以得到对应的第二复数信号，然后利用实信号的傅里叶变换结果在频域的实部共轭对称，虚部共轭反对称特性反推解出原始两个通道采集到的Sig1和Sig2信号对应在频域的实部、虚部信息，以恢复两个实序列各自所对应的频域结果，相比于常用技术中的雷达信号处理方法，能够充分利用FFT计算模块的计算能力并且节省运算资源。
并且上述分析反推算法可基于在FPGA平台进行实现，并最终在产品中形成应用。
由于式10所示最终恢复计算需要频域恢复模块将正位序操作的有效数据点数据和倒位序操作的有效数据点数据进行对应的加减运算处理，因此，经过FFT计算处理后所得到的第二复数信号（包括实部zk_re和虚部zk_im）的有效数据点数据需要分别进行正位序操作和倒位序操作后单独进行存储，以便于获取对应位置的一对有效数据点数据进行对应的运算处理。故所述方法还包括：将正位序操作的有效数据点数据和倒位序操作的有效数据点数据分别存入至第一存储单元和第二存储单元，并以并行的方式同时从所述第一存储单元和所述第二存储单元中逐个读取一对有效数据点数据进行对应的运算处理。相比于先存储，再调取对应位置的数据进行相应的加减运算，在时间上更加的高效。
为了加快各个存储单元数据读取的速度以及为了减轻雷达信号处理装置的服务器的压力，在本发明实施例中，所述第一存储单元和所述第二存储单元均为缓存单元。以下分别称作buf1和buf2。
继续参考式10所示，所述将正位序操作的有效数据点数据和倒位序操作的有效数据点数据分别存入至第一存储单元和第二存储单元，并以并行的方式同时读取一对正位序操作的有效数据点数据和倒位序操作的有效数据点数据进行对应的运算处理包括：
令单组所述第二复数信号中的有效数据点的数量为N个，其中，N为正整数；
将所述第二复数信号中的第k个有效数据点的实部与第(N-k)个有效数据点的实部相加后乘以1/2，得到原先两个通道中的其中一个通道的第k个有效数据点所对应的频域的实部；
将所述第二复数信号中的第k个有效数据点的虚部与第(N-k)个有效数据点的虚部相减后乘以1/2，得到原先两个通道中的其中一个通道的第k个有效数据点所对应的频域的虚部；
将所述第二复数信号中的第(N-k)个有效数据点的虚部与第k个有效数据点的虚部相加后乘以1/2，得到原先两个通道中的另一个通道的第k个有效数据点所对应的频域的实部；
将所述第二复数信号中的第(N-k)个有效数据点的实部与第k个有效数据点的实部相减后乘以1/2，得到原先两个通道中的另一个通道的第k个有效数据点所对应的频域的虚部；
其中，1≤k≤N，k为整数。
进一步地，所述将正位序操作的有效数据点数据和倒位序操作的有效数据点数据分别存入至第一存储单元和第二存储单元的方法包括：通过控制各个存储单元的写地址顺序，将所述第二复数信号中的有效数据点按照写地址正向递增的顺序依次缓存至所述第一存储单元；将所述第二复数信号中的有效数据点按照写地址逆向递减的顺序依次缓存至所述第二存储单元。
进一步地，本发明实施例还对buf1和buf2的缓存数据的存取时机进行了精确的控制，以使得缓存数据即使在连续输入进来的情况下，也不会导致buf1和buf2发生堵塞的问题。也就是说，当上一个数据刚刚从buf1和buf2中被读取出之后，新的数据刚好能够填充进来，没有额外的花费更多的缓存，既能够节约资源，又能够减少计算的延时。
结合图5所示，所述方法还包括：通过有限状态机来控制当前时钟下各个存储单元的输入缓存，共设置如下3个状态：
状态名：ST1_IDLE；功能：状态1的初始状态；跳转条件：当检测到有新的有效数据点数据（zk_en）输入进来时，跳转到ST1_WR状态；并在跳转的过程中同时将第一写地址（写地址1）和第二写地址（写地址2）的写入地址置零；
状态名：ST1_WR；功能：状态1的写状态；每一次成功将一个有效数据点数据写入所述第一存储单元和所述第二存储单元时，第一写地址的地址写入计数器按时钟自加1，第二写地址的地址写入计数器按时钟自减1；跳转条件：当第一写地址的地址写入计数器自加到N-1时，跳转到ST1_CK状态，其中，N为单组第二复数信号中的有效数据点数量，N为正整数；并在跳转的过程中完成最后一对对应位置的有效数据点数据的写入；也即，当完成第一写地址内的倒数第二个对应位置的有效数据点数据的写入时，跳转到ST1_CK状态；
状态名：ST1_CK；功能：状态1的确认状态；跳转条件：当检测到“buf_wr_done”标记时，将第一写地址和第二写地址的写入地址同时置零，并返回到ST1_WR状态，以进行下一组有效数据点数据的缓存。
示例性地，写入控制系统上电后，默认进入ST1_IDLE状态，当检测到有第二复数信号的结果输入进来时（此时zk_en标记有效），则跳转到ST1_WR状态，并在跳转的过程中同时将第一写地址（waddr1）和第二写地址（waddr2）的写入地址置零。
在状态机处于ST1_WR状态时，开始对两组缓存（buf1和buf2）的缓存地址分别进行控制，waddr1按时钟自加1，waddr2则利用FPGA的溢出特性按时钟自减1；进一步地，当waddr1自加到1022时，也即，当完成第一写地址内的倒数第二个对应位置的有效数据点数据的写入时，判断当前输入使能（zk_en）是否有效，若有效，则产生“buf_wr_temp”标记，反之则产生“buf_wr_err”标记。
进一步地，所述方法还包括：当状态机处于ST1_CK状态时，若检测到“buf_wr_tmp”标记，则跳转到ST1_CK状态，并在跳转的过程中完成最后一对有效数据点数据的缓存（如waddr1=1023，waddr2=1）。
进一步地，所述方法还包括：在状态机处于ST1_CK状态时，产生“buf_wr_done”标记，以指示单组第二复数信号的有效数据点数据全部完成缓存。
进一步地，所述方法还包括：当状态机处于ST1_WR状态时，若检测到缓存数据异常，则产生“buf_wr_err”标记，并返回到ST1_IDLE状态，以等待下一组有效数据点数据的缓存。
特别说明的是，为保证频域数据连续进行恢复处理，同时缓存部分不产生数据积累，在数据缓存写入过程中引入“buf_wr_tmp”标记和“buf_wr_err”标记，分别表示“缓存写入暂时完成”和“缓存写入错误”。系统运行时默认有效数据点数据一直在写入，当waddr1=1022时判断当前输入使能是否有效（zk_en=1表示输入数据有效），若有效，则产生“buf_wr_tmp”标记，若无效，则产生“buf_wr_err”标记，而且这两个标记不会同时产生。
进一步地，所述方法还包括：检测写入控制系统内部产生的标记来获取写入控制系统的状态信息，并基于写入控制系统的状态信息控制写入控制系统的切换，以对所述第一存储单元和所述第二存储单元的存取时机进行控制。
结合图8所示，所述方法还包括：通过有限状态机来控制当前时钟下对各个存储单元的读取控制，共设置如下2个状态：
状态名：ST2_IDLE；功能：状态2的初始状态；跳转条件：当检测到存入过程中产生的“buf_wr_done”标记时，跳转到ST2_RD状态；并在跳转的过程中将读地址置零；
状态名：ST2_RD；功能：状态2的读取状态；每一次成功从所述第一存储单元和所述第二存储单元中读出一对有效数据点数据时，读地址的地址读出计数器按时钟自加1；跳转条件：当读地址的地址读出计数器累加至N时，产生“buf_rd_done”标记，以指示完成当前组内最后一对缓存有效数据点数据的读取；其中，N为单组第二复数信号中的有效数据点数量，N为正整数。
示例性地，以第二复数信号Z(k)也是1024个有效数据点为例，读出控制系统上电后默认进入ST2_IDLE状态，当检测到存入过程中产生的“buf_wr_done”标记时，则跳转至ST2_RD状态，并在跳转的过程中同时将读地址（raddr）置0。在状态机处于ST2_RD状态时，由于存入过程已将第二复数信号的有效数据点数据分别按正位序及倒位序的方式写入，因此输出过程按顺序对两组缓存（buf1和buf2）同时读出即可，即读地址（raddr）按时钟自加1；读地址（raddr）自加到1023时产生buf_rd_done标记指示完成最后一对缓存数据读出。
进一步地，所述方法还包括：在状态机处于ST2_RD状态时，若同时检测到“buf_wr_done”标记和“buf_rd_done”标记，则停留在ST2_RD状态，同时将读地址置零，以重新开始下一组有效数据点数据的读取过程；若仅检测到“buf_rd_done”标记，则返回ST2_IDLE状态，以等待新的一组有效数据点数据的缓存完成再开启读取动作。
根据本发明的另一方面，本发明实施例还提供了一种计算机可读存储介质，所述计算机可读存储介质中存储有计算机程序，所述计算机程序被处理器执行时实现以上描述的任一实施例的雷达信号处理方法。
对上述步骤的具体限定和实现方式可以参看雷达信号处理方法的实施例的步骤以及方法，在此不再赘述。本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本申请所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)或闪存。易失性存储器可包括随机存取存储器(RAM)或者外部高速缓冲存储器。作为说明而非局限，RAM以多种形式可得，诸如静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双数据率SDRAM(DDRSDRAM)、增强型SDRAM(ESDRAM)、同步链路(Synchlink)DRAM(SLDRAM)、存储器总线(Rambus)直接RAM(RDRAM)、直接存储器总线动态RAM(DRDRAM)、以及存储器总线动态RAM(RDRAM)等。
以上对本发明实施例所提供的雷达信号处理方法、装置、存储介质及雷达接收系统进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例的技术方案的范围。
Claims (27)
1.一种雷达信号处理方法，其特征在于，所述方法包括：
接收待处理的第一复数信号，并对所述第一复数信号进行傅里叶变换处理，以得到对应的第二复数信号，其中，所述第一复数信号为时域信号，所述第一复数信号为基于两个通道采集到的两个实序列获得，所述第二复数信号为频域信号；
接收所述第二复数信号，并对所述第二复数信号中的有效数据点数据分别进行正位序操作和倒位序操作，并从正位序操作的有效数据点数据中和从倒位序操作的有效数据点数据中获取对应位置的一对有效数据点数据进行对应的运算处理，包括：令单组所述第二复数信号中的有效数据点的数量为N个，其中，N为正整数；将所述第二复数信号中的第k个有效数据点的实部与第(N-k)个有效数据点的实部相加后乘以1/2，得到原先两个通道中的其中一个通道的第k个有效数据点所对应的频域的实部；将所述第二复数信号中的第k个有效数据点的虚部与第(N-k)个有效数据点的虚部相减后乘以1/2，得到原先两个通道中的其中一个通道的第k个有效数据点所对应的频域的虚部；将所述第二复数信号中的第(N-k)个有效数据点的虚部与第k个有效数据点的虚部相加后乘以1/2，得到原先两个通道中的另一个通道的第k个有效数据点所对应的频域的实部；将所述第二复数信号中的第(N-k)个有效数据点的实部与第k个有效数据点的实部相减后乘以1/2，得到原先两个通道中的另一个通道的第k个有效数据点所对应的频域的虚部；其中，1≤k≤N，k为整数；以恢复所述两个通道的两个实序列各自所对应的频域结果。
2.如权利要求1所述的雷达信号处理方法，其特征在于，
所述第一复数信号包括实部和虚部，其中，所述实部来源于所述两个通道中的其中一个通道，所述虚部来源于所述两个通道中的另一个通道。
3.如权利要求1所述的雷达信号处理方法，其特征在于，所述方法还包括：
将正位序操作的有效数据点数据和倒位序操作的有效数据点数据分别存入至第一存储单元和第二存储单元，并以并行的方式同时从所述第一存储单元和所述第二存储单元中逐个读取一对有效数据点数据进行对应的运算处理。
4.如权利要求3所述的雷达信号处理方法，其特征在于，
所述第一存储单元和所述第二存储单元均为缓存单元。
5.如权利要求4所述的雷达信号处理方法，其特征在于，所述将正位序操作的有效数据点数据和倒位序操作的有效数据点数据分别存入至第一存储单元和第二存储单元的方法包括：
通过控制各个存储单元的写地址顺序，将所述第二复数信号中的有效数据点按照写地址正向递增的顺序依次缓存至所述第一存储单元；将所述第二复数信号中的有效数据点按照写地址逆向递减的顺序依次缓存至所述第二存储单元。
6.如权利要求5所述的雷达信号处理方法，其特征在于，所述方法还包括：
通过有限状态机来控制当前时钟下各个存储单元的输入缓存，共设置如下3个状态：
状态名：ST1_IDLE；功能：状态1的初始状态；跳转条件：当检测到有新的有效数据点数据输入进来时，跳转到ST1_WR状态；并在跳转的过程中同时将第一写地址和第二写地址的写入地址置零；
状态名：ST1_WR；功能：状态1的写状态；每一次成功将一个有效数据点数据写入所述第一存储单元和所述第二存储单元时，第一写地址的地址写入计数器按时钟自加1，第二写地址的地址写入计数器按时钟自减1；跳转条件：当第一写地址的地址写入计数器自加到N-1时，跳转到ST1_CK状态，其中，N为单组第二复数信号中的有效数据点数量，N为正整数；并在跳转的过程中完成最后一对对应位置的有效数据点数据的写入；
状态名：ST1_CK；功能：状态1的确认状态；跳转条件：当检测到“buf_wr_done”标记时，将第一写地址和第二写地址的写入地址同时置零，并返回到ST1_WR状态，以进行下一组有效数据点数据的缓存。
7.如权利要求6所述的雷达信号处理方法，其特征在于，当状态机处于ST1_WR状态中，当第一写地址的地址写入计数器自加到N-1，以及在跳转ST1_CK状态之间，所述方法还包括：
判断当前时钟下输入使能是否有效，
若有效，则产生“buf_wr_temp”标记，反之则产生“buf_wr_err”标记。
8.如权利要求7所述的雷达信号处理方法，其特征在于，所述方法还包括：
当状态机处于ST1_CK状态时，若检测到“buf_wr_tmp”标记，则跳转到ST1_CK状态，并在跳转的过程中完成最后一对有效数据点数据的缓存。
9.如权利要求6所述的雷达信号处理方法，其特征在于，所述方法还包括：
在状态机处于ST1_CK状态时，产生“buf_wr_done”标记，以指示单组第二复数信号的有效数据点数据全部完成缓存。
10.如权利要求6所述的雷达信号处理方法，其特征在于，所述方法还包括：
当状态机处于ST1_WR状态时，若检测到缓存数据异常，则产生“buf_wr_err”标记，并返回到ST1_IDLE状态，以等待下一组有效数据点数据的缓存。
11.如权利要求6至10中任意一项所述的雷达信号处理方法，其特征在于，所述方法还包括：
检测写入控制系统内部产生的标记来获取写入控制系统的状态信息，并基于写入控制系统的状态信息控制写入控制系统的切换，以对所述第一存储单元和所述第二存储单元的存取时机进行控制。
12.如权利要求6所述的雷达信号处理方法，其特征在于，所述方法还包括：
通过有限状态机来控制当前时钟下对各个存储单元的读取控制，共设置如下2个状态：
状态名：ST2_IDLE；功能：状态2的初始状态；跳转条件：当检测到存入过程中产生的“buf_wr_done”标记时，跳转到ST2_RD状态；并在跳转的过程中将读地址置零；
状态名：ST2_RD；功能：状态2的读取状态；每一次成功从所述第一存储单元和所述第二存储单元中读出一对有效数据点数据时，读地址的地址读出计数器按时钟自加1；跳转条件：当读地址的地址读出计数器累加至N时，产生“buf_rd_done”标记，以指示完成当前组内最后一对缓存有效数据点数据的读取。
13.如权利要求12所述的雷达信号处理方法，其特征在于，所述方法还包括：
在状态机处于ST2_RD状态时，若同时检测到“buf_wr_done”标记和“buf_rd_done”标记，则停留在ST2_RD状态，同时将读地址置零，以重新开始下一组有效数据点数据的读取过程；
若仅检测到“buf_rd_done”标记，则返回ST2_IDLE状态，以等待新的一组有效数据点数据的缓存完成再开启读取动作。
14.一种雷达信号处理装置，其特征在于，所述装置包括：
FFT计算模块，用于接收待处理的第一复数信号，并对所述第一复数信号进行傅里叶变换处理，以得到对应的第二复数信号，其中，所述第一复数信号为时域信号，所述第一复数信号为基于两个通道采集到的两个实序列获得，所述第二复数信号为频域信号；
频域恢复模块，用于接收所述第二复数信号，并对所述第二复数信号中的有效数据点数据分别进行正位序操作和倒位序操作，并从正位序操作的有效数据点数据中和从倒位序操作的有效数据点数据中获取对应位置的一对有效数据点数据进行对应的运算处理，以恢复所述两个通道的两个实序列各自所对应的频域结果；
所述频域恢复模块包括第一存储单元、第二存储单元、控制单元以及运算单元；
所述控制单元用于控制将正位序操作的有效数据点数据和倒位序操作的有效数据点数据分别存入至第一存储单元和第二存储单元；
所述运算单元用于以并行的方式同时从所述第一存储单元和所述第二存储单元中逐个读取一对有效数据点数据进行对应的运算处理，所述运算单元包括两个加法器和两个减法器，每个所述加法器用于从所述第一存储单元和所述第二存储单元中读取一对有效数据点数据，并进行相应的加法运算处理，以恢复所述两个通道的实序列各自所对应的频域的实部；每个所述减法器用于从所述第一存储单元和所述第二存储单元中读取一对有效数据点数据，并进行相应的减法运算处理，以恢复所述两个通道的实序列各自所对应的频域的虚部。
15.如权利要求14所述的雷达信号处理装置，其特征在于，
所述第一复数信号包括实部和虚部，其中，所述实部来源于所述两个通道中的其中一个通道，所述虚部来源于所述两个通道中的另一个通道。
16.如权利要求14所述的雷达信号处理装置，其特征在于，
所述第一存储单元和所述第二存储单元均为缓存单元。
17.如权利要求16所述的雷达信号处理装置，其特征在于，
所述控制单元用于控制所述第一存储单元和所述第二存储单元的写地址顺序，将所述第二复数信号中的有效数据点按照写地址正向递增的顺序依次缓存至所述第一存储单元；将所述第二复数信号中的有效数据点按照写地址逆向递减的顺序依次缓存至所述第二存储单元。
18.如权利要求14所述的雷达信号处理装置，其特征在于，
在所述频域恢复模块中，在所述控制单元的控制下，通过有限状态机来控制当前时钟下各个存储单元的输入缓存，共设置如下3个状态：
状态名：ST1_IDLE；功能：状态1的初始状态；跳转条件：当检测到有新的有效数据点数据输入进来时，跳转到ST1_WR状态；并在跳转的过程中同时将第一写地址和第二写地址的写入地址置零；
状态名：ST1_WR；功能：状态1的写状态；每一次成功将一个有效数据点数据写入所述第一存储单元和所述第二存储单元时，第一写地址的地址写入计数器按时钟自加1，第二写地址的地址写入计数器按时钟自减1；跳转条件：当第一写地址的地址写入计数器自加到N-1时，跳转到ST1_CK状态，其中，N为单组第二复数信号中的有效数据点数量，N为正整数；并在跳转的过程中完成最后一对对应位置的有效数据点数据的写入；
状态名：ST1_CK；功能：状态1的确认状态；跳转条件：当检测到“buf_wr_done”标记时，将第一写地址和第二写地址的写入地址同时置零，并返回到ST1_WR状态，以进行下一组有效数据点数据的缓存。
19.如权利要求18所述的雷达信号处理装置，其特征在于，
在状态机处于ST1_WR状态时，当第一写地址的地址写入计数器自加到N-1时，判断当前时钟下输入使能是否有效，若有效，则产生“buf_wr_temp”标记，反之则产生“buf_wr_err”标记。
20.如权利要求19所述的雷达信号处理装置，其特征在于，
在状态机处于ST1_WR状态时，若检测到“buf_wr_tmp”标记，则跳转到ST1_CK状态，并在跳转的过程中完成最后一对有效数据点数据的缓存。
21.如权利要求20所述的雷达信号处理装置，其特征在于，
在状态机处于ST1_CK状态时，产生“buf_wr_done”标记，以指示单组第二复数信号的有效数据点数据全部完成缓存。
22.如权利要求18所述的雷达信号处理装置，其特征在于，
在状态机处于ST1_WR状态时，若检测到缓存数据异常，则产生“buf_wr_err”标记，并返回到ST1_IDLE状态，以等待下一组有效数据点数据的缓存。
23.如权利要求18至22中任意一项所述的雷达信号处理装置，其特征在于，
所述控制单元还用于检测写入控制系统内部产生的标记来获取写入控制系统的状态信息，并基于写入控制系统的状态信息控制写入控制系统的切换，以对所述第一存储单元和所述第二存储单元的存取时机进行控制。
24.如权利要求18所述的雷达信号处理装置，其特征在于，
在所述频域恢复模块中，在所述控制单元的控制下，通过有限状态机来控制当前时钟下对各个存储单元的读取控制，共设置如下2个状态：
状态名：ST2_IDLE；功能：状态2的初始状态；跳转条件：当检测到存入过程中产生的“buf_wr_done”标记时，跳转到ST2_RD状态；并在跳转的过程中将读地址置零；
状态名：ST2_RD；功能：状态2的读取状态；每一次成功从所述第一存储单元和所述第二存储单元读出一对有效数据点数据时，读地址的地址读出计数器按时钟自加1；跳转条件：当读地址的地址读出计数器累加至N时，产生“buf_rd_done”标记，以指示完成当前组内最后一对缓存有效数据点数据的读取。
25.如权利要求24所述的雷达信号处理装置，其特征在于，
在状态机处于ST2_RD状态时，若同时检测到“buf_wr_done”标记和“buf_rd_done”标记，则停留在ST2_RD状态，同时将读地址置零，以重新开始下一组有效数据点数据的读取过程；
若仅检测到“buf_rd_done”标记，则返回ST2_IDLE状态，以等待新的一组有效数据点数据的缓存完成再开启读取动作。
26.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质存储有计算机程序，所述计算机程序能够被处理器加载以执行如权利要求1至13中任意一项所述的雷达信号处理方法。
27.一种雷达接收系统，其特征在于，所述雷达接收系统包括：多个接收天线、ADC芯片、和如权利要求14至25中任意一项所述的雷达信号处理装置；
所述多个接收天线用于接收来自雷达探测目标散射的回波信号；
所述ADC芯片用于采集所述回波信号并进行相应的数模转换处理，以及将经数模转换处理的信号输入至所述雷达信号处理装置进行处理。
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