CN116705127A - 测试方法、计算机设备和计算机可读存储介质 - Google Patents
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Abstract
本申请涉及一种测试方法、计算机设备和计算机可读存储介质。所述测试方法，包括：对目标存储单元写入第一数据；对所述目标存储单元进行反写；读取反写后的所述目标存储单元内存储的第二数据；判断所述第二数据与所述第一数据是否相同；当所述第二数据与所述第一数据相同时，判定所述目标存储单元的写恢复时间失效。本申请能够对写恢复时间失效有效测试。
Description
技术领域
本申请涉及半导体存储器件制造技术领域，特别是涉及一种测试方法、计算机设备和计算机可读存储介质。
背景技术
随着半导体集成电路的器件特征尺寸的不断缩小，半导体存储器件的关键尺寸也越来越小，制程工艺越来越容易产生缺陷，从而导致存储单元出现各种异常失效。其中，写恢复时间失效会对器件性能产生重要影响，因此，对其开发有效的测试方法是存储器件制程中非常关键的一项。
发明内容
基于此，有必要针对上述技术问题，提供一种能够对写恢复时间失效有效测试的测试方法、计算机设备和计算机可读存储介质。
一种测试方法，包括：对目标存储单元写入第一数据；对所述目标存储单元进行反写；读取反写后的所述目标存储单元内存储的第二数据；判断所述第二数据与所述第一数据是否相同；当所述第二数据与所述第一数据相同时，判定所述目标存储单元的写恢复时间失效。
在其中一个实施例中，所述当所述第二数据与所述第一数据相同时，判定所述目标存储单元的写恢复时间失效之后，还包括：检测所述目标存储单元的位线与位线接触孔结构之间是否具有隔离层。
在其中一个实施例中，所述读取反写后的所述存储目标单元内存储的第二数据之前，包括：设置CSL开启时间，所述CSL开启时间小于预设时间。
在其中一个实施例中，所述对目标存储单元写入第一数据之前进行所述设置CSL开启时间；在所述对目标存储单元写入第一数据之后，且在所述对所述目标存储单元进行反写之前，还包括：读取所述目标存储单元内存储的所述第一数据。
在其中一个实施例中，所述判断所述第二数据与所述第一数据是否相同之后，还包括：当所述第二数据与所述第一数据不同时，再次进行所述设置CSL开启时间，以缩短所述CSL开启时间，直至所述第二数据与所述第一数据相同，获取所述第二数据与所述第一数据相同时的CSL开启时间。
在其中一个实施例中，所述对目标存储单元写入第一数据之前，包括：设置所述目标存储单元的供电电压。
在其中一个实施例中，所述对所述目标存储单元写入第一数据的同时，对位于所述目标存储单元周围且与其相邻的其他存储单元均写入与所述第一数据相反的数据。
在其中一个实施例中，所述第一数据为“1”，所述与所述第一数据相反的数据为“0”。
在其中一个实施例中，采用X-fast方式对目标存储阵列进行数据写入，以实现所述对所述目标存储单元写入第一数据，且实现对所述目标存储阵列内的其他存储单元均写入与所述第一数据相反的数据。
在其中一个实施例中，待测存储器件包括多个存储体，每个所述存储体包括多个存储阵列，所述采用X-fast方式对目标存储阵列进行数据写入之前，还包括：在所述多个存储体中，确定目标存储体；在所述目标存储体的多个存储阵列中，确定目标存储阵列。
在其中一个实施例中，所述采用X-fast方式对目标存储阵列进行数据写入之前，包括：对待测存储器件的所有存储单元写入“0”。
在其中一个实施例中，所述对待测存储器件的所有存储单元写入“0”之后，还包括：刷新所述待测存储器件的所有存储单元。
在其中一个实施例中，所述对待测存储器件的所有存储单元写入“0”之前，还包括：对所述待测存储器件的所有存储单元进行残余信息清除，并对所述待测存储器件进行初始化。
一种计算机设备，包括存储器和处理器，所述存储器存储有计算机程序，所述处理器执行所述计算机程序时实现上述任一项所述的方法的步骤。
一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现上述任一项所述的方法的步骤
上述测试方法、计算机设备和计算机可读存储介质,首先对目标存储单元进行第一数据“1”(或“0”)的写入，然后对目标存储单元进行反写。当在CSL开启时间为标准参考时间下，CSL开启时间内，因目标存储单元的电容放电(或者充电)过程受阻，会导致目标存储单元对应的位线的电压反转速度变慢，进而使得在反写写恢复时间的CSL时间结束之后，位线上的电位与互补位线上的电位之间的关系并未反转。在CSL时间结束之后的写恢复时间内，在位线与互补位线之间的感测放大器的作用下，位线上的电位又返回至与第一数据“1”对应的供电电压Vary(或者与第一数据:“0”对应的供电电压Vss)。此时具有与第一数据对应的供电电压Vary(或者供电电压Vss)的位线会因字线是打开的而对目标存储单元内再次写入第一数据，从而使得对目标存储单元的反写失败。因此，通过读取反写后的存储目标单元内存储的第二数据，并比较第二数据与第一数据是否相同，可以有效判断目标存储单元在CSL开启时间为标准参考时间下，是否因充电受阻失效。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一个实施例中测试方法的流程示意图；
图2a为一个实施例中对所述目标存储单元进行反写时的信号时序图；
图2b为一个实施例中对所述目标存储单元进行反写时写恢复时间内位线与互补位线的时序示意图；
图3至图6为其他不同实施例中测试方法的流程示意图；
图7为一个实施例中目标存储阵列数据写入方式示意图；
图8为又一个实施例中测试方法的流程示意图。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
可以理解，本申请所使用的术语“第一”、“第二”在本文中用于描述写入的数据，但数据取值不受这些术语限制。这些术语仅用于将写入的数据进行区分。
在一个实施例中，请参阅图1，提供了一种测试方法，包括：
步骤S10，对目标存储单元写入第一数据；
步骤S30，对目标存储单元进行反写；
步骤S40，读取反写后的目标存储单元内存储的第二数据；
步骤S50，判断第二数据与第一数据是否相同；
步骤S60，当第二数据与第一数据相同时，判定目标存储单元的写恢复时间失效。
在步骤S10中，“目标存储单元”为在存储器件的各存储单元中选取的用于测试写恢复时间失效的存储单元，目标存储单元可以是一个或多个。存储单元包括开关晶体管以及电容。
对目标存储单元写入的第一数据具体地可以为“1”。当然，其也可以为“0”，这里对比并没有限制。
这里以第一数据为“1”为例进行说明，存储器件接收写指令对目标存储单元进行第一数据的写入时，在写恢复时间内，首先打开写驱动，然后提供CSL控制信号，从而打开目标存储单元的位线与输入端之间的控制晶体管而导通位线与输入端。同时，目标存储单元的字线信号在此之前开启而打开其开关晶体管，从而导通目标存储单元的电容与位线。因此，在CSL开启时间内，输入端与目标存储单元的电容连接，从而使得为目标存储单元的电容充电，且位线上的信号被上拉。
提供CSL控制信号一定时间后，将其断开。目标存储单元的位线上的信号经过感测放大器进行放大至与第一数据对应的供电电压。当第一数据为“1”时，其对应的供电电压为“Vary”。此时，位线为目标存储单元中电容充电从而对目标存储单元进行数据写入。写恢复时间之后关闭字线信号。
在步骤S30中，这里以第一数据为“1”为例，对目标存储单元的反写过程进行说明。
请参阅图2a，在数据写操作过程中，首先经历内存行地址传输到列地址的延迟时间(tRCD时间)，然后再进行写恢复时间(tWR)。在tRCD时间内，位线均衡信号关闭(BLEQOFF)后，字线打开(WL ON)，字线电压由VKK升高至VPP，从而使得存储单元进行电荷共享(CHarge sharing),将其电容上的电荷共享至位线BL。位线BL上的电位经过感测放大器的感测放大(SA sensing)作用被上拉至供电电压Vary，同时，互补位线/BL上的电位经过感测放大器的感测放大作用被下拉至供电电压Vss。在tWR时间开始，写驱动打开(Write driveron)，在CSL开启时间内，位线BL被选通(YS ON)从而接收输入端电压。之后关闭写驱动(Write driver off)。在tWR时间之后，进入内存行地址选通脉冲预充电时间(tPR)。tPR时间内，字线关闭(WL OFF)，感测放大器关闭(SA OFF),位线均衡信号开启(BLEQ ON)，从而将位线电位下拉至中间电位(VBLE)。
由图2可知，对已存入第一数据“1”的目标存储单元进行反写时，在tRCD时间内，由于的目标存储单元的电荷共享以及感测放大器的放大作用，位线上的电位会被上拉至Vary。
然后，在反写“0”的写恢复时间内，首先打开写驱动。然后开启CSL控制信号。同时，在此之前目标存储单元的字线信号已在tRCD时间内开启。因此，在CSL开启时间内，输入端与目标存储单元的电容连接，从而使得目标存储单元的电容放电，且位线上的信号被下拉。
反写时，CSL开启时间为标准参考时间(“标准参考时间”为用于判定存储单元是否达标的参考时间。该时间可以为根据客户要求或者产品内部要求等而设定的时间)的情况下，对于理想的目标存储单元，请参阅图2a，存储单元内的电容在CSL开启时间内的放电速度较快，位线上的信号被下拉的速度快。此时，CSL开启时间结束后(即断开CSL控制信号后)，位线BL电压小于互补位线/BL的电压。之后，存储单元的位线上的电位经过感测放大器的放大作用而被下拉至Vss，从而使得目标存储单元放电完全而使其反写入“0”，同时互补位线上的电位经过感测放大器的放大作用而被上拉至Vary。在这之后，关闭感测放大器和字线，并开启均衡电路，以使得位线电压和互补位线电压相等，即均为VCC/2(即Vary与Vss的中间电位)。
而请参阅图2b，在CSL开启时间内，当存储单元内的电容放电受阻时，则目标存储单元对应的位线电压的下拉速度较慢。此时，CSL开启时间结束后(即断开CSL控制信号后)，位线BL电压依旧大于互补位线电压/BL。此时，CSL开启时间结束后(即断开CSL控制信号后)，感测放大器会将位线电压重新上拉至Vary，并为目标存储单元充电，互补位线电压会被下拉至Vss。由于感测放大器将位线电压重新上拉至Vary，使得目标存储单元重新充电，因此，在感测放大器和字线关闭之前，均衡电路开启之前，目标存储单元会被错误的写入“1”。
在步骤S40中，具体地，反写时的CSL开启时间为标准参考时间的情况下，对目标存储单元反写的数据进行读取，当第一数据为“1”时，若读取到的第二数据为“0”，则表示在CSL开启时间为标准参考时间下，目标存储单元未失效，从而可以达到标准要求，若读取到的第二数据为“1”，则表示在CSL开启时间为标准参考时间下，目标存储单元因其电容放电受阻而失效，从而达不到标准要求。
在步骤S50中，具体地，当第一数据为“1”时，判断步骤S40读取到的第二数据是否为“1”，从而可以判断目标存储单元的写恢复时间是否失效。
在步骤S60中，当第一数据为“1”时，由前述反写过程分析可知，反当第二数据与第一数据相同(同为“1”)时，说明目标存储单元在CSL开启时间为标准参考时间下，因其电容放电受阻而失效。
以上以第一数据为“1”为例进行了详细说明，当第一数据为“0”，其原理过程与上述过程类似。
当第一数据为“0”时，由前述反写过程分析可知，反当第二数据与第一数据相同(同为“0”)时，说明目标存储单元在CSL开启时间为标准参考时间下，因其电容充电受阻而失效。
本实施例中，首先对目标存储单元进行第一数据“1”(或“0”)的写入，然后对目标存储单元进行反写。当在CSL开启时间为标准参考时间下，CSL开启时间内，因目标存储单元的电容放电(或者充电)过程受阻，会导致目标存储单元对应的位线的电压反转速度变慢，进而使得在反写写恢复时间的CSL时间结束之后，位线上的电位与互补位线上的电位之间的关系并未反转。在CSL时间结束之后的写恢复时间内，在位线与互补位线之间的感测放大器的作用下，位线上的电位又返回至与第一数据“1”对应的供电电压Vary(或者与第一数据:“0”对应的供电电压Vss)。此时具有与第一数据对应的供电电压Vary(或者供电电压Vss)的位线会因字线是打开的而对目标存储单元内再次写入第一数据，从而使得对目标存储单元的反写失败。因此，通过读取反写后的存储目标单元内存储的第二数据，并比较第二数据与第一数据是否相同，可以有效判断目标存储单元在CSL开启时间为标准参考时间下，是否因充电受阻失效。
在一个实施例中，请参阅图3，步骤S60之后，还包括：
步骤S70，检测目标存储单元的位线与位线接触孔结构之间是否具有隔离层。
当目标存储单元的位线与位元线接触孔之间由于副产物残留等而形成的隔离层，会导致二者之间的电阻升高。因此，目标存储单元的位线与位线接触孔结构之间具有隔离层的缺陷时，会导致存储单元充电受阻。
因此，在步骤S60中，判定目标存储单元在CSL开启时间为标准参考时间下，因充电受阻而失效时，可能是由于目标存储单元的位线与位元线接触孔之间具有隔离层导致(当然，也可能是由于其他原因导致存储单元充电受阻)。
因此，步骤S60中目标存储单元写恢复时间失效的判定，可以作为位线与位线接触孔结构之间是否具有隔离层的判断基础。
在一个实施例中，在步骤S10之后，且在步骤S30之前，还包括：
步骤S01，设置CSL开启时间，CSL开启时间小于预设时间。
作为示例，“预设时间”可以是JEDEC规定的最大时间，也可以小于JEDEC的最大开启时间值。
若目标存储单元在CSL开启时间小于预设时间时未失效，则其在CSL开启时间等于预设时间时，通常不会失效。因此，本实施例可以通过缩短后的CSL开启时间，对目测存储单元进行更加可靠的失效判断。
在一个实施例中，请参阅图4，步骤S10之后，步骤S30之前还包括：
步骤S20，读取目标存储单元内存储的第一数据。
此时，可以确认对目标存储单元写入第一数据是否成功，从而使得测试结果准确无误。
具体地，当第一数据为“1”时，对目标存储单元进行读取的过程中，在tRCD时间内，在电荷分享阶段，“1”对应的电荷分享至位线上，使其电压被拉高。
位线电压的增高经过感测放大器的作用，使得互补位线上的电压被拉低，以及使得位线上的电压进一步被拉高，以此相互作用，使得位线与互补位线上的电位差逐渐被放大，最终，位线上的电位上拉至Vary，互补位线上的电位下拉至Vss。
对目标存储单元进行反写时，也经过tRCD时间，且在tRCD时间后内，位线上的电位自Vary向Vss反转。
在一个实施例中，请参阅图5，步骤S50之后，还包括：
步骤S80，当第二数据与第一数据不同时，再次进行设置CSL开启时间，以缩短CSL开启时间，直至第二数据与第一数据相同，获取第二数据与第一数据相同时的CSL开启时间。
作为示例，在第二数据与第一数据相同之前，每次可以将CSL开启时间缩短相同时长。当然，这里并不以此为限制。
同时，当对目标存储单元进行一次或多次CSL开启时间设置时，首次设置的CSL开启时间作为标准参考时间。后续再在标准参考时间的基础上缩短CSL开启时间。
在本实施例中，通过CSL开启时间的缩短，可以获取目标存储单元的保持正常的CSL开启时间的极限值，从而可以获取使得目标存储单元的保持正常的写恢复时间的极限值。
在一个实施例中，请参阅图6，步骤S10之前，还包括：
步骤S02，设置目标存储单元的供电电压。
具体地，当第一数据为“1”时，可以设置目标存储单元的供电电压Vary小于第一预设电压。
此时，可以降低目标存储单元在写入第一数据“1”时的电量。因此，此时在对目标存储单元进行反写“0”时，其电容与位线之间的压差降低。而电容与位线之间的电压差大，电场作用强，更容易形成导电通路，减缓因隔离层等缺陷引起的电容放电受阻问题。因此，如果在该种情况下，目标存储单元未失效，则在第一预设电压下，其也不会失效。此时，也可以有效提高测试可靠性。
当第一数据为“0”时，可以设置目标存储单元的供电电压Vss大于第二预设电压。
此时，可以增加目标存储单元在写入第一数据“0”时的电量。因此，此时在对目标存储单元进行反写“1”时，电容与位线之间的压差降低。而电容与位线之间的电压差大，电场作用强，更容易形成导电通路。因此，如果在该种情况下，目标存储单元未失效，则在第二预设电压下，其也不会失效。此时，也可以有效提高测试可靠性。
在一个实施例中，步骤S10中，对目标存储单元写入第一数据的同时，还对位于目标存储单元周围且与其相邻的其他存储单元均写入与第一数据相反的数据。
作为示例，可以设置第一数据为“1”，与第一数据相反的数据为“0”。此时，目标存储单元写入“1”，而位于目标存储单元周围且与其相邻的其他存储单元均写入“0”。同时，此时由于目标存储单元与周边存储单元之间的电耦合作用，会使得目标存储单元中的电荷向周围存储单元泄露，从而使其内存储的电荷量相对较少，进而导致后续反写过程中位线电压与目标存储单元得电压之间的压差较小。
当然，也可以设置第一数据为“0”，与第一数据相反的数据为“1”。此时，目标存储单元写入“0”，而位于目标存储单元周围且与其相邻的其他存储单元均写入“1”。同时，此时由于目标存储单元与周边存储单元之间的电耦合作用，会使得目标存储单元周围的其他存储单元的正电荷向目标存储单元转移，从而使得目标存储单元存储的电荷量增多，进而导致后续反写过程中位线电压与目标存储单元得电压之间的压差较小。
因此，如果在该种情况下，目标存储单元未失效，则在其他情况下，目标存储单元与位线之间的压差更大时，目标存储单元更不容易失效。此时，也可以有效提高测试可靠性。
在一个实施例中，步骤S10中采用X-fast方式对目标存储阵列进行数据写入，以实现对目标存储单元写入第一数据，且实现对目标存储阵列内的其他存储单元均写入与第一数据相反的数据。
具体地，目标存储阵列包括多个存储单元，多个存储单元中包括若干目标存储单元。请参阅图7，虚线左侧示意出了采用X-fast方式对目标存储阵列进行数据写入“1”、而对目标存储阵列内的其他存储单元均写入与“1”相反的数据“0”时的示意图；虚线右侧示意出了采用X-fast方式对目标存储阵列进行数据写入“0”、而对目标存储阵列内的其他存储单元均写入与“0”相反的数据“1”时的示意图。
采用X-fast方式是指依次对目标存储阵列中每一字线进行突发长度的写入，在完成突发长度位数的位线写入之后，再从头开始。虽然X-FAST的写入速度较慢，但写入质量较好，从而可以提高测试结果可靠性。
在一个实施例中，待测存储器件包括多个存储体，每个存储体包括多个存储阵列。
步骤S10，采用X-fast方式对目标存储阵列进行数据写入之前，还包括：
步骤S03，在多个存储体中，确定目标存储体；
步骤S04，在目标存储体的多个存储阵列中，确定目标存储阵列。
在本实施例中，对于目标存储体，当其目标存储阵列的所有目标存储单元均根据第二数据与第一数据是否相同，判断目标存储单元是否失效之后，还可以在目标存储体的多个存储阵列中，更换目标存储阵列，直至目标存储体的所有存储阵列内的目标存储单元均均根据第二数据与第一数据是否相同，判断目标存储单元是否失效。之后，可以更换目标存储体，直至待测存储器件的所有存储体内的目标存储单元均根据第二数据与第一数据是否相同，判断目标存储单元是否失效，以此可完成对整个待测存储器件的测试。
在一个实施例中，步骤S10采用X-fast方式对目标存储阵列进行数据写入之前，包括：
步骤S05，对待测存储器件的所有存储单元写入“0”。
此时可以使得所有的存储单元处于相同的状态，且排除电压噪声的影响。
作为示例，可以采用Y-fast方式对所有存储单元均写入数据“0”。Y-fast方式是写满一条字线，再写下一条字线。采用Y-FAST方式的写入速度较快，从而可以有效提高测试效率。
当然，也可以采用其他的写入方式(如X-fast方式)对待测存储器件的所有存储单元写入“0”，这里对此并没有限制。
在一个实施例中，步骤S05之后，还包括：
步骤S06，刷新待测存储器件的所有存储单元。
此时，可以进一步确保所有的存储单元处于相同的状态，且排除电压噪声的影响。
这里，当步骤S10采用X-fast方式对目标存储阵列进行数据写入之前，还包括步骤S03以及步骤S04时，步骤S03可以设置在步骤S06之后。此时，对各个存储体以及各个存储阵列进行循环测试时，可以不必重复之间的操作，从而提高测试效率。
在一个实施例中，步骤S05之前，还包括：
步骤S07，对待测存储器件的所有存储单元进行残余信息清除，并对待测存储器件进行初始化。
此时，可以有效避免外部因素测试造成干扰影响。
具体地，对存储单元进行残余信息清除，即使其处于“0”与“1”之间的中间状态。对待测存储器件进行初始化即对寄存器等进行残余信息清除。
在一个实施例中，请参阅图8，提供一种测试方法，包括：
步骤S1，设置目标存储单元的供电电压Vary小于第一预设电压；
步骤S2，对待测存储器件的所有存储单元写入“0”；
步骤S3，刷新待测存储器件的所有存储单元；
步骤S4，在多个存储体中，确定目标存储体；
步骤S5，在目标存储体的多个存储阵列中，确定目标存储阵列；
步骤S6，采用X-fast方式对目标存储阵列进行数据写入，以对其中的目标存储单元写入“1”，且对目标存储阵列内的其他存储单元均写入“0”；
步骤S7，读取目标存储单元内存储的“1”；
步骤S8，设置CSL开启时间，CSL开启时间小于预设时间；
步骤S9，对目标存储单元进行反写；
步骤S10，读取反写后的目标存储单元内存储的第二数据；
步骤S11，根据第二数据与“1”是否相同；
步骤S12，当第二数据与“1”相同时，判定目标存储单元的写恢复时间失效；
步骤S13，当第二数据与“1”不同时，再次进行设置CSL开启时间，以缩短CSL开启时间，直至第二数据与“1”相同，获取第二数据与“1”相同时的CSL开启时间。
之后，可以更换目标存储体中的目标存储阵列，重复上述步骤S6至步骤S13，直至完成对目标存储体中的所有存储阵列的测试。然后，可以更换目标存储体，直至完成对所有存储体的测试。
在本实施例中，可以获取待测存储器件中的每个目标存储单元的保持正常不失效的CSL开启时间的极限值，从而可以获取待测存储器件中的每个目标存储单元的保持正常的写恢复时间的极限值。
应该理解的是，虽然各流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，各流程图中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
在一个实施例中，还提供一种计算机设备，包括存储器和处理器，存储器中存储有计算机程序，该处理器执行计算机程序时实现上述任一项方法的步骤。
在一个实施例中，还提供一种计算机可读存储介质，其上存储有计算机程序，计算机程序被处理器执行时实现上述任一项方法的步骤。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本申请所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和易失性存储器中的至少一种。非易失性存储器可包括只读存储器(Read-Only Memory，ROM)、磁带、软盘、闪存或光存储器等。易失性存储器可包括随机存取存储器(Random Access Memory，RAM)或外部高速缓冲存储器。作为说明而非局限，RAM可以是多种形式，比如静态随机存取存储器(Static Random Access Memory，SRAM)或动态随机存取存储器(Dynamic Random Access Memory，DRAM)等。
在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。
Claims (15)
1.一种测试方法，其特征在于，包括：
对目标存储单元写入第一数据；
对所述目标存储单元进行反写；
读取反写后的所述目标存储单元内存储的第二数据；
判断所述第二数据与所述第一数据是否相同；
当所述第二数据与所述第一数据相同时，判定所述目标存储单元的写恢复时间失效。
2.根据权利要求1所述的测试方法，其特征在于，所述当所述第二数据与所述第一数据相同时，判定所述目标存储单元的写恢复时间失效之后，还包括：
检测所述目标存储单元的位线与位线接触孔结构之间是否具有隔离层。
3.根据权利要求1所述的测试方法，其特征在于，在所述对目标存储单元写入第一数据之后，且在所述所述对所述目标存储单元进行反写之前，包括：
设置CSL开启时间，所述CSL开启时间小于预设时间。
4.根据权利要求1所述的测试方法，其特征在于，
在所述对目标存储单元写入第一数据之后，且在所述对所述目标存储单元进行反写之前，还包括：
读取所述目标存储单元内存储的所述第一数据。
5.根据权利要求3所述的测试方法，其特征在于，所述判断所述第二数据与所述第一数据是否相同之后，还包括：
当所述第二数据与所述第一数据不同时，再次进行所述设置CSL开启时间，以缩短所述CSL开启时间，直至所述第二数据与所述第一数据相同，获取所述第二数据与所述第一数据相同时的CSL开启时间。
6.根据权利要求1任一项所述的测试方法，其特征在于，所述对目标存储单元写入第一数据之前，包括：
设置所述目标存储单元的供电电压。
7.根据权利要求1所述的测试方法，其特征在于，所述对所述目标存储单元写入第一数据的同时，对位于所述目标存储单元周围且与其相邻的其他存储单元均写入与所述第一数据相反的数据。
8.根据权利要求7所述的测试方法，其特征在于，所述第一数据为“1”，所述与所述第一数据相反的数据为“0”。
9.根据权利要求7所述的测试方法，其特征在于，采用X-fast方式对目标存储阵列进行数据写入，以实现所述对所述目标存储单元写入第一数据，且实现对所述目标存储阵列内的其他存储单元均写入与所述第一数据相反的数据。
10.根据权利要求9所述的测试方法，其特征在于，待测存储器件包括多个存储体，每个所述存储体包括多个存储阵列，
所述采用X-fast方式对目标存储阵列进行数据写入之前，还包括：
在所述多个存储体中，确定目标存储体；
在所述目标存储体的多个存储阵列中，确定目标存储阵列。
11.根据权利要求9或10所述的测试方法，其特征在于，所述采用X-fast方式对目标存储阵列进行数据写入之前，包括：
对待测存储器件的所有存储单元写入“0”。
12.根据权利要求11所述的测试方法，其特征在于，所述对待测存储器件的所有存储单元写入“0”之后，还包括：
刷新所述待测存储器件的所有存储单元。
13.根据权利要求11所述的测试方法，其特征在于，所述对待测存储器件的所有存储单元写入“0”之前，还包括：
对所述待测存储器件的所有存储单元进行残余信息清除，并对所述待测存储器件进行初始化。
14.一种计算机设备，包括存储器和处理器，所述存储器存储有计算机程序，其特征在于，所述处理器执行所述计算机程序时实现权利要求1至13中任一项所述的方法的步骤。
15.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求1至13中任一项所述的方法的步骤。
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