CN116685144A - 半导体结构的制备方法和半导体结构 - Google Patents
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Abstract
本公开提供一种半导体结构的制备方法和半导体结构，半导体结构的制备方法包括提供衬底，衬底包括多个间隔设置的有源区；形成多个导电结构，多个导电结构在衬底上间隔排布，部分导电结构与有源区连接且电性导通；形成第一隔离层，第一隔离层位于导电结构的顶部和侧面；形成第一介质层，第一介质层位于第一隔离层的顶面；其中，导电结构，第一隔离层和第一介质层共同形成位线结构。由于将位线结构的第一介质层形成于第一隔离层外，使得被第一隔离层覆盖的部分位线结构的高度较小，从而可以减小被第一隔离层覆盖的部分位线结构的高宽比。因此，本公开提供的半导体结构的制备方法和半导体结构，可以提升半导体结构的性能。
Description
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体结构的制备方法和半导体结构。
背景技术
动态随机存储器(Dynamic Random Access Memory，简称DRAM)是一种高速地、随机地写入和读取数据的半导体存储器，被广泛地应用到数据存储设备或装置中。
相关技术中，DRAM可以包括基底，基底上设置有多个重复的存储单元。每个存储单元可以包括晶体管和电容器，晶体管的栅极与字线相连、源极与位线相连、漏极与电容器相连。字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。
然而，上述位线容易出现变形，从而影响位线和DRAM的性能。
发明内容
本公开实施例提供一种半导体结构的制备方法和半导体结构，可以提升半导体结构的性能。
本公开实施例提供如下技术方案：
本公开实施例的第一方面提供一种半导体结构的制备方法，包括：
提供衬底，衬底包括多个间隔设置的有源区；
形成多个导电结构，多个导电结构在衬底上间隔排布，部分导电结构与有源区连接且电性导通；
形成第一隔离层，第一隔离层位于导电结构的顶部和侧面；
形成第一介质层，第一介质层位于第一隔离层的顶面；
其中，导电结构，第一隔离层和第一介质层共同形成位线结构。
本公开实施例提供的半导体结构的制备方法，半导体结构的制备方法可以包括：提供衬底，衬底可以包括间隔设置的多个有源区；形成多个导电结构，多个导电结构在衬底上间隔排布，部分导电结构与有源区连接且电性导通；形成第一隔离层，第一隔离层位于导电结构的顶部和侧面；形成第一介质层，第一介质层位于第一隔离层的顶面；其中，导电结构，第一隔离层和第一介质层共同形成位线结构。由于将位线结构的第一介质层形成于第一隔离层外，使得被第一隔离层覆盖的部分位线结构的高度较小，从而可以减小被第一隔离层覆盖的部分位线结构的高宽比。例如，在对被第一隔离层覆盖的部分位线结构进行等离子体刻蚀时，等离子体中的阳离子在离子鞘层的电场作用下，可能会与该部分位线结构的侧壁碰撞，由于该部分位线结构的高宽比较小，使得该阳离子更倾向于向衬底方向弹射而撞击衬底上的结构层，从而降低阳离子弹射至相邻位线结构的底部的侧壁的概率，从而可以缓解该部分位线结构的底部的侧壁内缩现象，缓解该部分位线结构的形变，以提升位线结构和半导体结构的性能，保证产品的良率，还可以缓解该部分位线结构中的位线金属层的侧壁内缩现象导致位线结构的电阻增大。另外，在形成第一隔离层时，由于被第一隔离层覆盖的位线结构的高宽比较小，使得第一隔离层的应力不易导致位线结构变形，在后续的湿法刻蚀过程中，由于被第一隔离层覆盖的位线结构的高宽比较小，液体表面张力也不容易导致位线结构形变，从而进一步提升位线结构和半导体结构的性能。
在一种可能的实施方式中，形成导电结构的过程中，还包括：形成第二介质层，第二介质层位于导电结构的顶面和第一隔离层之间；其中，导电结构，第二介质层、第一隔离层和第一介质层共同形成位线结构。
第二介质层可以减小刻蚀工艺对导电结构的损伤，有利于保证位线结构的电性能。
在一种可能的实施方式中，形成导电结构，包括：形成导电材料层，导电材料层与有源区连接；形成第二介质材料层，第二介质材料层覆盖导电材料层；刻蚀去除部分导电材料层和部分第二介质材料层，保留的导电材料层形成导电结构，保留的第二介质材料层形成第二介质层。
同时刻蚀部分导电材料层和部分第二介质材料层，有利于简化半导体结构的制备工艺。
在一种可能的实施方式中，形成第一介质层，包括：形成牺牲层，牺牲层位于每相邻两个导电结构之间，且覆盖导电结构外侧的第一隔离层；在牺牲层中形成多个间隔排布的沟槽，沟槽对应暴露导电结构的第一隔离层的至少部分顶面；形成第一介质层，第一介质层填充沟槽；去除牺牲层。
第一介质层可以对位线结构形成保护和隔离作用。
在一种可能的实施方式中，衬底包括多个凹槽，凹槽的槽底暴露有源区；形成导电结构，包括：部分导电结构位于凹槽内，形成第一隔离层，包括：部分第一隔离层位于凹槽内、且覆盖凹槽的槽壁和位于凹槽内的导电结构的侧面；形成第一隔离层之后，包括：形成第二隔离层，第二隔离层位于凹槽内，且覆盖于凹槽内的第一隔离层的表面。
通过在凹槽内同时形成第一隔离层和第二隔离层，可以提升位于凹槽内的隔离层的隔离效果。
本公开实施例的第二方面提供一种半导体结构，包括衬底和多个位线结构，衬底包括多个间隔设置的有源区；位线结构包括导电结构、第一隔离层和第一介质层；多个位线结构的导电结构在衬底上间隔排布，部分导电结构与有源区连接且电性导通；第一隔离层位于导电结构的顶部和侧面；第一介质层位于第一隔离层的顶面。
本公开实施例提供的半导体结构，半导体结构可以包括衬底和多个位线结构，衬底包括多个间隔设置的有源区；位线结构包括导电结构、第一隔离层和第一介质层；多个位线结构的导电结构在衬底上间隔排布，部分导电结构与有源区连接且电性导通；第一隔离层位于导电结构的顶部和侧面；第一介质层位于第一隔离层的顶面。由于将位线结构的第一介质层形成于第一隔离层外，使得被第一隔离层覆盖的部分位线结构的高度较小，从而可以减小被第一隔离层覆盖的部分位线结构的高宽比。例如，在对被第一隔离层覆盖的部分位线结构进行等离子体刻蚀时，等离子体中的阳离子在离子鞘层的电场作用下，可能会与该部分位线结构的侧壁碰撞，由于该部分位线结构的高宽比较小，使得该阳离子更倾向于向衬底方向弹射而撞击衬底上的结构层，从而降低阳离子弹射至相邻位线结构的底部的侧壁的概率，从而可以缓解该部分位线结构的底部的侧壁内缩现象，缓解该部分位线结构的形变，以提升位线结构和半导体结构的性能，保证产品的良率，还可以缓解该部分位线结构中的位线金属层的侧壁内缩现象导致位线结构的电阻增大。另外，在形成第一隔离层时，由于被第一隔离层覆盖的位线结构的高宽比较小，使得第一隔离层的应力不易导致位线结构变形，在后续的湿法刻蚀过程中，由于被第一隔离层覆盖的位线结构的高宽比较小，液体表面张力也不容易导致位线结构形变，从而进一步提升位线结构和半导体结构的性能。
在一种可能的实施方式中，位线结构还包括第二介质层，第二介质层位于导电结构的顶面和第一隔离层之间。
第二介质层可以减小刻蚀工艺对导电结构的损伤，有利于保证位线结构的电性能。
在一种可能的实施方式中，第一介质层的厚度大于第二介质层的厚度；
和/或，第一介质层的厚度与第二介质层的厚度的比例范围为6-10。
有利于减小被第一隔离层覆盖的部分位线结构的高宽比，从而缓解该部分位线结构的形变，以提升位线结构和半导体结构的性能。另外，可以将第一介质层设置得较厚，从而有利于提升第一介质层对位线结构的保护和隔离效果。
在一种可能的实施方式中，第一介质层的侧面与第一隔离层的侧面齐平，或，第一介质层的侧面凹陷于第一隔离层的侧面。
第一介质层的设置方式较多，可以适用的场景较多。
在一种可能的实施方式中，半导体结构还包括第二隔离层；衬底包括多个凹槽，凹槽的槽底暴露有源区；部分导电结构位于凹槽内，部分第一隔离层位于凹槽内、且覆盖凹槽的槽壁和位于凹槽内的导电结构的侧面；第二隔离层位于凹槽内，且覆盖于凹槽内的第一隔离层的表面。
通过在凹槽内同时形成第一隔离层和第二隔离层，可以提升位于凹槽内的隔离层的隔离效果。
本公开的构造以及它的其他发明目的及有益效果将会通过结合附图而对优选实施例的描述而更加明显易懂。
附图说明
为了更清楚地说明本公开实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作以简单地介绍，显而易见地，下面描述中的附图是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开实施例提供的半导体结构的制备方法的流程示意图；
图2为本公开实施例提供的提供衬底后的结构示意图；
图3为本公开实施例提供的形成导电材料层和第二介质材料层后的结构示意图；
图4为本公开实施例提供的形成导电结构和第二介质层后的结构示意图；
图5为本公开实施例提供的形成第一隔离层、第一子隔离材料层和第二子隔离材料层后的结构示意图；
图6为本公开实施例提供的形成第一子隔离层和第二子隔离层后的结构示意图；
图7为本公开实施例提供的形成牺牲层后的结构示意图；
图8为本公开实施例提供的形成沟槽后的结构示意图；
图9为本公开实施例提供的形成第一介质层后的结构示意图；
图10为本公开实施例提供的去除牺牲层后的结构示意图。
附图标记说明：
100：半导体结构； 110：衬底；
111：第一有源区； 112：第一隔离结构；
120：位线结构； 130：导电结构；
130a：导电材料层； 131：位线接触层；
131a：位线接触材料层； 132：位线阻挡层；
132a：位线阻挡材料层； 133：位线金属层；
133a：位线金属材料层； 134：位线接触插塞；
141：第一隔离层； 142：第二隔离层；
142a：第二隔离材料层； 1421：第一子隔离层；
1421a：第一子隔离材料层； 1422：第二子隔离层；
1422a：第二子隔离材料层； 151：第一介质层；
152：第二介质层； 152a：第二介质材料层；
160：牺牲层； 171：沟槽；
172：凹槽； 173：电容接触孔；
1731：第一电容接触孔； 1732：第二电容接触孔；
180：底层介质层。
具体实施方式
相关技术中，DRAM可以包括多个存储单元、字线和位线，存储单元中可以包括电容器和存储晶体管。字线可以与存储晶体管的栅极连接，存储晶体管的源极和漏极中的一者可以与位线连接，存储晶体管的源极和漏极中的另一者可以与电容器连接。
位线可以包括接触层、阻挡层、金属层和氮化硅(SiN)隔离层。可以采用等离子体刻蚀形成位线。等离子体可以通过高频电场或磁场激发生成，等离子体中可以包括原子、电子和带电离子(例如阳离子)等。在等离子体中将形成一个由阳离子构成的空间电荷层，即离子鞘层。在离子鞘层的电场作用下，可以使阳离子加速朝向待刻蚀的位线材料层运动，并轰击位线材料层，以实现对位线材料层的刻蚀。在形成位线之后，可以在位线的表面形成氮化硅隔离层。
然而，由于位线的高度(即厚度)较大，位线的宽度较小，从而导致位线的高宽比较大。当采用等离子体刻蚀时，等离子体中的阳离子在离子鞘层的电场作用下，可能会与位线的侧壁碰撞，使得该阳离子以一定的角度弹射到相邻位线的底部的侧壁上，从而使得该相邻位线的底部的侧壁向内收缩形成具有弧度的曲面(即侧壁内缩现象)，导致位线的底部宽度变小，使得位线容易在侧壁内缩处产生形变(例如，倒塌或弯曲)，从而影响位线和DRAM的性能，甚至可能影响产品良率。当侧壁内缩处位于位线的金属层上时，还会导致金属层的电阻变大。
另外，由于氮化硅隔离层的应力较大，当位线的高宽比较大时，氮化硅隔离层的应力容易导致位线形变，在后续的湿法刻蚀过程中，由于液体表面存在较大张力，当位线的高宽比较大时，液体表面张力容易导致位线形变，从而进一步影响位线和DRAM的性能。
本公开实施例提供一种半导体结构的制备方法和半导体结构，半导体结构的制备方法可以包括：提供衬底，衬底可以包括间隔设置的多个有源区；形成多个导电结构，多个导电结构在衬底上间隔排布，部分导电结构与有源区连接且电性导通；形成第一隔离层，第一隔离层位于导电结构的顶部和侧面；形成第一介质层，第一介质层位于第一隔离层的顶面；其中，导电结构，第一隔离层和第一介质层共同形成位线结构。由于将位线结构的第一介质层形成于第一隔离层外，使得被第一隔离层覆盖的部分位线结构的高度较小，从而可以减小被第一隔离层覆盖的部分位线结构的高宽比。例如，在对被第一隔离层覆盖的部分位线结构进行等离子体刻蚀时，等离子体中的阳离子在离子鞘层的电场作用下，可能会与该部分位线结构的侧壁碰撞，由于该部分位线结构的高宽比较小，使得该阳离子更倾向于向衬底方向弹射而撞击衬底上的结构层，从而降低阳离子弹射至相邻位线结构的底部的侧壁的概率，从而可以缓解该部分位线结构的底部的侧壁内缩现象，缓解该部分位线结构的形变，以提升位线结构和半导体结构的性能，保证产品的良率，还可以缓解该部分位线结构中的位线金属层的侧壁内缩现象导致位线结构的电阻增大。另外，在形成第一隔离层时，由于被第一隔离层覆盖的位线结构的高宽比较小，使得第一隔离层的应力不易导致位线结构变形，在后续的湿法刻蚀过程中，由于被第一隔离层覆盖的位线结构的高宽比较小，液体表面张力也不容易导致位线结构形变，从而进一步提升位线结构和半导体结构的性能。
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本公开第一隔离的范围。
以下将结合图1-图10对本公开实施例提供的半导体结构100的制备方法进行说明。
本公开实施例提供一种半导体结构100的制备方法，参见图1，该制备方法可以包括：
S100：提供衬底，衬底包括多个间隔设置的有源区。
参见图2，首先，提供衬底110。衬底110可以包括半导体材料。衬底110可以为衬底110上的其他结构层提供支撑基础。衬底110(或者半导体结构100)可以包括阵列区以及位于阵列区外周的外围区(图2仅示出了阵列区)。
其中，位于阵列区的衬底110中可以设置有第一隔离结构112和多个第一有源区111，第一隔离结构112可以用于隔离相邻两个第一有源区111。第一有源区111可以用于形成存取晶体管。
以下对本公开实施例提供的阵列区进行说明。
参见图2，提供衬底110之后可以包括，在衬底110上沉积底层介质层180，然后，刻蚀部分底层介质层180和衬底110，以在底层介质层180和衬底110中形成多个凹槽172，多个凹槽172的槽底暴露出第一有源区111，被暴露出的第一有源区111可以用于与部分位线结构120电连接，保留的底层介质层180可以对被其覆盖的衬底110形成保护。
示例性的，沉积工艺可以包括原子层沉积工艺(atomic layer deposition，简称ALD)、物理气相沉积工艺(physical vapor deposit ion，简称PVD)或化学气相沉积工艺(chemical vapor deposit ion，简称CVD)等。本公开实施例中的其他结构层也可以采用沉积的方式形成，不再赘述。
S200：形成多个导电结构，多个导电结构在衬底上间隔排布，部分导电结构与有源区连接且电性导通。
参见图3和图4，在衬底110上形成间隔排布的多个导电结构130，部分导电结构130可以与第一有源区111连接且电性导通。例如，可以在衬底110上形成导电材料层130a，导电材料层130a可以与第一有源区111连接，然后，刻蚀去除部分导电材料层130a，保留的导电材料层130a可以形成导电结构130。
示例性的，参见图3和图4，形成导电结构130的过程中，还可以包括：在导电结构130的顶面形成第二介质层152。例如。形成导电结构130可以包括：在衬底110上形成导电材料层130a，导电材料层130a可以与第一有源区111连接。在导电材料层130a上形成第二介质材料层152a。然后，刻蚀去除部分导电材料层130a和部分第二介质材料层152a，保留的导电材料层130a形成导电结构130，保留的第二介质材料层152a形成第二介质层152。在该刻蚀过程中，第二介质层152可以减小刻蚀工艺对导电结构130的损伤，有利于保证位线结构120的电性能。
在衬底110上形成有凹槽172和底层介质层180的实施方式中，参见图3，形成导电材料层130a可以包括，在凹槽172内和底层介质层180的顶面形成导电材料层130a，导电材料层130a可以填充凹槽172，且位于凹槽172内的导电材料层130a与第一有源区111电连接。参见图4，保留的位于凹槽172内的部分导电结构130可以与第一有源区111电连接。
示例性的，参见图3和图4，形成导电材料层130a可以包括，依次形成位线接触材料层131a、位线阻挡材料层132a和位线金属材料层133a。刻蚀部分导电材料层130a可以包括，刻蚀部分位线接触材料层131a、部分位线阻挡材料层132a和部分位线金属材料层133a，保留的位线接触材料层131a可以形成位线接触层131、保留的位线阻挡材料层132a可以形成位线阻挡层132，保留的位线金属材料层133a可以形成位线金属层133。其中，位线接触层131、位线阻挡层132和位线金属层133共同形成导电结构130。
参见图3和图4，在衬底110上形成有凹槽172和底层介质层180的实施方式中，形成位线接触材料层131a可以包括：在凹槽172内和底层介质层180的顶面形成位线接触材料层131a，位线接触材料层131a可以填充凹槽172，且位于凹槽172内的位线接触材料层131a与第一有源区111电连接。保留的位于凹槽172内的位线接触材料层131a可以形成位线接触插塞134，位线结构120可以通过位线接触插塞134与第一有源区111电连接。
S300：形成第一隔离层，第一隔离层位于导电结构的顶部和侧面。
参见图5和图6，形成导电结构130之后，可以包括，在导电结构130的顶部和侧面形成第一隔离层141。另外，第一隔离层141还可以覆盖位于相邻两个导电结构130之间的衬底110的顶部。在衬底110上形成有凹槽172和底层介质层180的实施方式中，部分导电结构130位于凹槽172中，形成第一隔离层141可以包括，第一隔离层141还可以覆盖凹槽172中的导电结构130的侧壁、凹槽172的槽壁和底层介质层180的顶面。
在设置有第二介质层152的实施方式中，在导电结构130的顶部形成第一隔离层141，可以包括，在第二介质层152的顶面形成第一隔离层141。
在设置有凹槽172的实施方式中，形成第一隔离层141之后，可以包括，在凹槽172内形成第二隔离层142，第二隔离层142可以覆盖位于凹槽172内的第一隔离层141的表面。通过在凹槽172内形成第一隔离层141和第二隔离层142，可以提高位于凹槽172内的隔离层的隔离效果。例如，形成第二隔离层142可以包括，在第一隔离层141上依次形成第一子隔离材料层1421a和第二子隔离材料层1422a，然后，刻蚀去除位于凹槽172外的第一子隔离材料层1421a和第二子隔离材料层1422a，保留位于凹槽172内的第一子隔离材料层1421a和第二子隔离材料层1422a，并分别形成第一子隔离层1421和第二子隔离层1422。第一子隔离层1421和第二子隔离层1422可以共同形成第二隔离层142，第一子隔离材料层1421a和第二子隔离材料层1422a可以共同形成第二隔离材料层142a。其中，第二隔离层142可以包括第一子隔离层1421和第二子隔离层1422中的至少一者。当第二隔离层142同时包括第一子隔离层1421和第二子隔离层1422时，位于凹槽172内的隔离层由第一隔离层141、第一子隔离层1421以及第二子隔离层1422形成，可以进一步提高位于凹槽172内的隔离层的隔离效果。
S400：形成第一介质层，第一介质层位于第一隔离层的顶面。
参见图10，在形成第一隔离层141之后，可以包括，在第一隔离层141的至少部分顶面形成第一介质层151，第一介质层151可以对位线结构120起到保护和隔离效果。由于将位线结构120的第一介质层151形成于第一隔离层141外，使得被第一隔离层141覆盖的位线结构120的高度较小，从而可以减小被第一隔离层141覆盖的位线结构120的高宽比。例如，在对被第一隔离层141覆盖的位线结构120进行等离子体刻蚀时，等离子体中的阳离子在离子鞘层的电场作用下，可能会与该部分位线结构120的侧壁碰撞，由于该部分位线结构120的高宽比较小，使得该阳离子更倾向于朝向衬底110方向弹射而撞击衬底110(即相邻两个位线结构120之间的衬底110)上的结构层，从而降低阳离子弹射至相邻的位线结构120的底部的侧壁的概率，从而可以缓解该部分位线结构120的底部的侧壁内缩现象，缓解该部分位线结构120的形变，以提升位线结构120和半导体结构100的性能，保证产品的良率，还可以缓解该部分位线结构120中的位线金属层133的侧壁内缩现象导致位线结构120的电阻增大。另外，在形成第一隔离层141时，由于被第一隔离层141覆盖的位线结构120的高宽比较小，从而使得第一隔离层141的应力不易导致位线结构120变形，在后续的湿法刻蚀过程中，由于被第一隔离层141覆盖的位线结构120的高宽比较小，液体表面张力也不容易导致该部分位线结构120形变，从而进一步提升位线结构120和半导体结构100的性能。
可以设置有第一介质层151，而不设置第二介质层152，此时，导电结构130，与导电结构130对应的第一隔离层141和第一介质层151可以共同形成位线结构120。也可以同时设置有第一介质层151和第二介质层152，导电结构130，第二介质层152、与导电结构130对应的第一隔离层141和第一介质层151可以共同形成位线结构120。当同时设置有第一介质层151和第二介质层152时，可以提高介质层的保护和隔离效果。
可以理解的是，由于第一隔离层141可以对被第一隔离层141覆盖的部分位线结构120起到支撑作用，且可以增加该部分位线结构120的宽度，从而使得第一隔离层141和被第一隔离层141覆盖的部分位线结构120的整体结构稳定性较高，从而可以缓解在形成第一介质层151之后位线结构120产生变形。
参见图7-图9，形成第一介质层151可以包括：在每相邻两个导电结构130之间，以及导电结构130外侧的第一隔离层141上形成牺牲层160。在形成牺牲层160之后可以包括，在牺牲层160中形成间隔排布的多个沟槽171，沟槽171可以对应暴露导电结构130的第一隔离层141的部分顶面或者全部顶面。在形成沟槽171之后可以包括，在沟槽171中形成第一介质层151，第一介质层151可以填充沟槽171。在形成第一介质层151之后可以包括，刻蚀去除牺牲层160(例如，湿法刻蚀，采用氢氟酸去除牺牲层160)。其中，相邻两个位线结构120之间可以形成有电容接触孔173(图10)。
在沟槽171对应暴露导电结构130的第一隔离层141的全部顶面的实施方式中，第一介质层151的侧面可以与第一隔离层141的侧面齐平，从而使得电容接触孔173的形状较为简单。在沟槽171对应暴露导电结构130的第一隔离层141的部分顶面的实施方式中，第一介质层151的侧面可以凹陷于第一隔离层141的侧面。电容接触孔173可以包括连通第一电容接触孔1731和第二电容接触孔1732，第一电容接触孔1731可以位于第二电容接触孔1732朝向衬底110的一侧。第一电容接触孔1731可以与第一隔离层141对应，第二电容接触孔1732可以与第一介质层151对应。第一电容接触孔1731中可以形成接触插塞，第二电容接触孔1732中可以形成接触垫。此时，接触垫的面积大于接触插塞的面积，接触垫的面积较大，使得接触垫和接触插塞之间的接触面较大，从而有利于实现接触垫和接触插塞之间的电连接。
示例性的，牺牲层160的材料可相对第一隔离层141、第一介质层151的材料具有较大的刻蚀选择比，即牺牲层160的材料的刻蚀速度大于第一隔离层141、第一介质层151的刻蚀速度，从而避免刻蚀牺牲层160时对第一隔离层141、第一介质层151造成损伤，从而保证后续形成的第一隔离层141、第一介质层151具有较好的结构完整性。例如，牺牲层160的材料可以包括光阻或二氧化硅。第一隔离层141、第一介质层151、第二介质层152中的至少一者的材料可以包括氮化物，例如，氮化硅、碳氮化硅等。在采用干法刻蚀牺牲层160的实施方式中，刻蚀气体可以包括C4F6/C4F8/O2，刻蚀终点的检测方式为终点检测模式(end pointdetect ion，简称为EPD)，即通过检测N含量(例如，N含量陡然升高时)以确定刻蚀终点。
示例性的，形成牺牲层160的方法可以包括旋转涂覆工艺，例如，可以旋转涂覆二氧化硅的前驱体四乙氧基硅烷(Tetraethyl orthosi licate，简称为TEOS)，以形成牺牲层160。
示例性的，形成牺牲层160之后，形成沟槽171之前可以包括，对牺牲层160的顶面进行平坦化处理，从而使得牺牲层160的顶面较为平整，可以提高刻蚀牺牲层160各处的一致性，以提高各沟槽171的一致性。例如，沟槽171的宽度可以约为10nm，沟槽171的深度可以约为75nm。
示例性的，形成第一介质层151可以包括，第一介质层151填充沟槽171且覆盖牺牲层160的顶面。形成第一介质层151之后，去除牺牲层160之前可以包括，沿牺牲层160的顶面，去除部分厚度的第一介质层151，即对第一介质层151进行平坦化处理，以暴露牺牲层160的顶面。
其中，平坦化处理可以包括刻蚀、或者化学机械研磨(Chemical-Mechanical Polishing，简称CMP)等。本公开实施例中的刻蚀可以包括干法刻蚀，或者，湿法刻蚀。
以下对本公开实施例提供的外围区进行说明。
位于外围区的衬底110中可以设置有第二隔离结构和第二有源区，第二隔离结构可以用于隔离相邻两个第二有源区。第二有源区可以用于形成外围晶体管。例如，第二有源区的沟道区上可以形成有外围晶体管的栅介质层和栅极，栅极上可以形成有栅保护层。在阵列区形成导电材料层130a时，可以将导电材料层130a同时形成于外围区，外围区的导电材料层130a可以用于形成外围晶体管的栅极，从而可以简化半导体结构100的制备工艺和制备成本。在阵列区中形成第二介质材料层152a时，可以同时将第二介质材料层152a形成于外围区中，外围区的第二介质材料层152a可以用于形成外围晶体管的栅保护层。第一隔离层141、第一介质层151在外围区的设置原理与第二介质材料层152a的原理类似，不再赘述。其中，第二介质材料层152a、第一隔离层141和第一介质层151中的至少一者可以用于形成栅保护层。
以下对本公开实施例提供的半导体结构100进行说明。
本公开实施例提供的半导体结构100，可以采用上述实施例中的半导体结构100的制备方法制备而成。该半导体结构100可以应用于存储器，存储器可以包括例如DRAM、相变随机存取存储器(Phase Change Random Access Memory，简称PRAM)或磁阻随机存取存储器(Magnetores istive Random Access Memory，简称MRAM)等。本公开实施例以半导体结构100应用于DRAM为例进行说明。
参见图10，半导体结构100可以包括衬底110，衬底110可以为衬底110上的其他结构层提供支撑基础。该衬底110的材料可以包括但不限于单晶硅、多晶硅、无定型硅、硅锗化合物、镓砷化合物、镓磷化合物、镓硫化合物等中的任意一者或多者，或者本领域技术人员已知的其他材料。衬底110可以为体硅(Bulk Sil icon)衬底，也可以是绝缘体上硅(Silicon On Insulator，简称SOI)衬底。
示例性的，半导体结构100可以包括字线结构和位线结构120，字线结构可以与存取晶体管的栅极连接，存取晶体管的漏极和源极中的一者可以与位线结构120连接，存取晶体管的漏极和源极中的另一者可以与电容器的连接。存取晶体管可以作为切换(选择的)控制开关，即存取晶体管用于控制数据的存取。电容器可以作为电容存储数据，电容器上的电荷水平决定了所存储的数据信息是“0”还是“1”。字线结构上的电压信号能够控制存取晶体管打开或者关闭，进而通过位线结构120读取存储在电容器中的数据信息，或者通过位线结构120将数据信息写入到电容器中进行存储，从而实现对数据信息的存取。
示例性的，衬底110(或者半导体结构100)可以包括阵列区以及位于阵列区外周的外围区(图10中仅示出了阵列区)。位于阵列区的衬底110上可以设置有多个电容器。位于阵列区的衬底110中可以设置有第一隔离结构112和间隔设置的多个第一有源区111，第一隔离结构112可以用于隔离相邻两个第一有源区111。第一有源区111可以用于形成存取晶体管。一个电容器可以与至少一个存取晶体管对应设置，且对应设置的一个电容器和一个存取晶体管可以形成一个存储单元。本公开实施例以电容器和存取晶体管一一对应为例进行说明。
以下对本公开实施例提供的阵列区进行说明。
参见图10，衬底110的顶面覆盖有用于保护第一有源区111的底层介质层180，底层介质层180可以避免被其覆盖的第一有源区111暴露在制程环境中被氧化而导致第一有源区111电性劣化，例如，底层介质层180的材料可以包括氧化硅。
参见图10，衬底110可以包括多个凹槽172，凹槽172的槽底暴露第一有源区111。例如，可以在衬底110上设置底层介质层180，然后刻蚀覆盖第一有源区111的部分底层介质层180以及部分衬底110，从而形成暴露第一有源区111的凹槽172。
衬底110上可以设置有多个位线结构120，多个位线结构120的导电结构130可以在衬底110上间隔排布。例如，多个存储单元可以呈阵列排布，多个存储单元可以沿第一方向和第二方向排布成多行多列。多个位线结构120可以均沿第一方向延伸、且多个位线结构120可以沿第二方向间隔设置。第一方向和第二方向可以相交，第一方向、第二方向均可以平行于衬底110的所在平面。一个位线结构120可以连接沿第一方向排布的一行(或一列)存储单元。
示例性的，参见图10，位线结构120可以包括导电结构130、第一隔离层141和第一介质层151，部分导电结构130可以与第一有源区111连接且电性导通。例如，部分导电结构130可以位于凹槽172内，从而与被凹槽172暴露出的第一有源区111电连接。
例如，导电结构130可以包括位线接触层131、位线阻挡层132和位线金属层133。位线接触层131的材料可以包括多晶硅等半导体材料，位线阻挡层132的材料可以包括金属氮化物，如，氮化钛(TiN)、氮化钽(TaN)、氮化铪(HfN)、氮化铝铪(HfAlN)、氮化钼(MoN)、氮化铝镍(NiAlN)中的任意一种或多种，位线金属层133的材料可以包括铝(Al)、钨(W)、铜(Cu)、镍(Ni)、钛(Ti)、钽(Ta)、铪(Hf)中的任意一种或多种。位于凹槽172内的部分位线接触层131可以形成位线接触插塞134，位线结构120通过位线接触插塞134与第一有源区111电连接。
第一隔离层141可以位于导电结构130的顶部和侧面，第一隔离层141可以对被其覆盖的部分位线结构120形成一定支撑作用。例如，第一隔离层141的材料可以包括氮化物，如氮化硅(SiN)。部分第一隔离层141可以位于凹槽172内、且覆盖凹槽172的槽壁和位于凹槽172内的导电结构130的侧面。
一些实施例中，参见图10，半导体结构100还可以包括第二隔离层142，第二隔离层142可以位于凹槽172内，且覆盖于位于凹槽172内的第一隔离层141的表面，使得位于凹槽172内的隔离层(第一隔离层141和第二隔离层142)的隔离效果较好。例如，第二隔离层142可以包括第一子隔离层1421和第二子隔离层1422，第一子隔离层1421可以覆盖位于凹槽172内的第一隔离层141的表面，第二子隔离层1422可以覆盖第一子隔离层1421的表面，从而使得位于凹槽172内的隔离层由第一隔离层141、第一子隔离层1421以及第二子隔离层1422形成，以进一步提高位于凹槽172内的隔离层的隔离效果。第一隔离层141、第一子隔离层1421以及第二子隔离层1422中的任意一者的材料可以包括氧化物、氮化物等。第一隔离层141、第一子隔离层1421以及第二子隔离层1422中的任意两者的材料可以相同或者不同。例如，第一隔离层141和第二子隔离层1422的材料可以为氮化物(如，氮化硅、碳氮化硅等)。第一子隔离层1421的材料可以为氧化物(如，氧化硅)。这样，可以在凹槽172内形成具有氮-氧-氮(NON)结构的隔离层，可以有效减小位线结构120中的漏电流和减小相邻位线结构120之间的寄生电容。
参见图10，半导体结构100可以包括第一介质层151，第一介质层151可以位于第一隔离层141的顶面，第一介质层151可以保护位线结构120。由于将位线结构120的第一介质层151设置于第一隔离层141外，使得被第一隔离层141覆盖的位线结构120的高度较小，从而可以减小被第一隔离层141覆盖的位线结构120的高宽比。例如，在对被第一隔离层141覆盖的位线结构120进行等离子体刻蚀时，等离子体中的阳离子在离子鞘层的电场作用下，可能会与该部分位线结构120的侧壁碰撞，由于该部分位线结构120的高宽比较小，使得该阳离子更倾向于朝向衬底110方向弹射而撞击衬底110上的结构层，从而降低阳离子弹射至相邻的位线结构120的底部的侧壁的概率，从而可以缓解该部分位线结构120的底部的侧壁内缩现象，缓解该部分位线结构120的形变，以提升位线结构120和半导体结构100的性能，保证产品的良率，还可以缓解该部分位线结构120中的位线金属层133的侧壁内缩现象导致位线结构120的电阻增大。另外，在形成第一隔离层141时，由于被第一隔离层141覆盖的位线结构120的高宽比较小，从而使得第一隔离层141的应力不易导致位线结构120变形，在后续的湿法刻蚀过程中，由于被第一隔离层141覆盖的位线结构120的高宽比较小，液体表面张力也不容易导致位线结构120形变，从而进一步提升位线结构120和半导体结构100的性能。
示例性的，参见图10，位线结构120还可以包括第二介质层152，第二介质层152可以位于导电结构130的顶面和第一隔离层141之间。第二介质层152可以减小在形成导电结构130的刻蚀过程中刻蚀工艺对导电结构130的损伤，有利于保证位线结构120的电性能。可以理解的是，位线结构120可以仅设置第一介质层151，从而可以简化位线结构120的制备工艺。或，位线结构120可以同时设置第一介质层151和第二介质层152，第一介质层151和第二介质层152的总厚度较大，从而可以对位线结构120形成良好的保护和隔离效果。本公开实施例以同时设置有第一介质层151和第二介质层152为例进行说明。
示例性的，第一介质层151的厚度可以大于第二介质层152的厚度，从而可以将第二介质层152设置得较薄，以使得被第一隔离层141覆盖的部分位线结构120的总高度较小，有利于减小被第一隔离层141覆盖的部分位线结构120的高宽比，从而缓解该部分位线结构120的形变，以提升位线结构120和半导体结构100的性能。另外，可以将第一介质层151设置得较厚，从而有利于提升第一介质层151对位线结构120的保护和隔离效果。
示例性的，第一介质层151的厚度与第二介质层152的厚度的比例范围可以为6-10，可以避免第一介质层151的厚度与第二介质层152的厚度的比例过小，以避免第二介质层152过厚，从而避免被第一隔离层141覆盖的部分位线结构120的高宽比较大，另外，还可以避免第一介质层151的厚度与第二介质层152的厚度的比例过大，以避免第二介质层152过薄，从而避免第二介质层152对导电结构130保护效果较差。例如，第一介质层151的厚度与第二介质层152的厚度的比例可以为6、7、8、9、10或者介于6-10之间的任意数值。例如，第二介质层152的厚度可以约为10nm。
示例性的，相邻两个位线结构120之间可以设置有电容接触孔173，电容接触孔173中可以设置有接触插塞和接触垫，接触垫可以位于接触插塞背离衬底110的一侧，电容器可以依次通过接触垫和接触插塞实现与存取晶体管的电连接。
示例性的，参见图10，电容接触孔173可以包括连通的第一电容接触孔1731和第二电容接触孔1732，第一电容接触孔1731可以位于第二电容接触孔1732朝向衬底110的一侧。第一电容接触孔1731可以与第一隔离层141对应，第二电容接触孔1732可以与第一介质层151对应。第一电容接触孔1731中可以设置接触插塞，第二电容接触孔1732中可以设置接触垫。
示例性的，参见图10，第一介质层151的侧面可以与第一隔离层141的侧面齐平，从而使得第一电容接触孔1731和第二电容接触孔1732共同形成的电容接触孔173的形状较为简单。或，第一介质层151的侧面可以凹陷于第一隔离层141的侧面，从而可以使得第二电容接触孔1732的面积大于第一电容接触孔1731的面积，可以使得接触垫的面积大于接触插塞的面积，即接触垫的面积较大，接触垫和接触插塞之间的接触面较大，从而有利于实现接触垫和接触插塞之间的电连接。
以下对本公开实施例提供的外围区进行说明。
位于外围区的衬底110中可以设置有第二隔离结构和多个第二有源区，第二隔离结构可以用于隔离相邻两个第二有源区。第二有源区可以用于形成外围晶体管。第二有源区的沟道区上可以设置有外围晶体管的栅介质层和栅极，栅极上可以设置有栅保护层。其中，外围晶体管的栅极和导电结构130的至少部分结构层可以同层同材料设置，从而可以简化半导体结构100的制备工艺和降低制备成本。和/或，栅保护层可以与第一介质层151、第二介质层152和第一隔离层141中的至少一者同层同材料设置，从而可以简化半导体结构100的制备工艺和降低制备成本。
其中，“同层同材料”是指由同一材料形成基础膜层，对基础膜层进行图形化和/或者其他处理工艺后，将基础膜层的不同部分分别形成多种结构膜层。形成的不同结构膜层的处理工艺可以相同或者不同，且形成的不同结构膜层可以具有相同或者不同的厚度，也可以处于同一水平面或者不同水平面。
这里需要说明的是，本公开实施例涉及的数值和数值范围为近似值，受制造工艺的影响，可能会存在一定范围的误差，这部分误差本领域技术人员可以认为忽略不计。
最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。
Claims (10)
1.一种半导体结构的制备方法，其特征在于，包括：
提供衬底，所述衬底包括多个间隔设置的有源区；
形成多个导电结构，多个所述导电结构在所述衬底上间隔排布，部分所述导电结构与所述有源区连接且电性导通；
形成第一隔离层，所述第一隔离层位于所述导电结构的顶部和侧面；
形成第一介质层，所述第一介质层位于所述第一隔离层的顶面；
其中，所述导电结构，所述第一隔离层和所述第一介质层共同形成位线结构。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，形成所述导电结构的过程中，还包括：
形成第二介质层，所述第二介质层位于所述导电结构的顶面和所述第一隔离层之间；
其中，所述导电结构，所述第二介质层、所述第一隔离层和所述第一介质层共同形成所述位线结构。
3.根据权利要求2所述的半导体结构的制备方法，其特征在于，
形成所述导电结构，包括：
形成导电材料层，所述导电材料层与所述有源区连接；
形成第二介质材料层，所述第二介质材料层覆盖所述导电材料层；
刻蚀去除部分所述导电材料层和部分所述第二介质材料层，保留的所述导电材料层形成所述导电结构，保留的所述第二介质材料层形成所述第二介质层。
4.根据权利要求1-3任一所述的半导体结构的制备方法，其特征在于，形成所述第一介质层，包括：
形成牺牲层，所述牺牲层位于每相邻两个所述导电结构之间，且覆盖所述导电结构外侧的所述第一隔离层；
在所述牺牲层中形成多个间隔排布的沟槽，所述沟槽对应暴露所述导电结构的所述第一隔离层的至少部分顶面；
形成所述第一介质层，所述第一介质层填充所述沟槽；
去除所述牺牲层。
5.根据权利要求1-3任一所述的半导体结构的制备方法，其特征在于，所述衬底包括多个凹槽，所述凹槽的槽底暴露所述有源区；
形成所述导电结构，包括：部分所述导电结构位于所述凹槽内，
形成所述第一隔离层，包括：部分所述第一隔离层位于所述凹槽内、且覆盖所述凹槽的槽壁和位于所述凹槽内的所述导电结构的侧面；
形成所述第一隔离层之后，包括：
形成第二隔离层，所述第二隔离层位于所述凹槽内，且覆盖于所述凹槽内的所述第一隔离层的表面。
6.一种半导体结构，其特征在于，包括衬底和多个位线结构，所述衬底包括多个间隔设置的有源区；所述位线结构包括导电结构、第一隔离层和第一介质层；
多个所述位线结构的所述导电结构在所述衬底上间隔排布，部分所述导电结构与所述有源区连接且电性导通；所述第一隔离层位于所述导电结构的顶部和侧面；所述第一介质层位于所述第一隔离层的顶面。
7.根据权利要求6所述的半导体结构，其特征在于，所述位线结构还包括第二介质层，所述第二介质层位于所述导电结构的顶面和所述第一隔离层之间。
8.根据权利要求7所述的半导体结构，其特征在于，所述第一介质层的厚度大于所述第二介质层的厚度；
和/或，所述第一介质层的厚度与所述第二介质层的厚度的比例范围为6-10。
9.根据权利要求6-8任一所述的半导体结构，其特征在于，所述第一介质层的侧面与所述第一隔离层的侧面齐平，或，所述第一介质层的侧面凹陷于所述第一隔离层的侧面。
10.根据权利要求6-8任一所述的半导体结构，其特征在于，还包括第二隔离层；所述衬底包括多个凹槽，所述凹槽的槽底暴露所述有源区；
部分所述导电结构位于所述凹槽内，部分所述第一隔离层位于所述凹槽内、且覆盖所述凹槽的槽壁和位于所述凹槽内的所述导电结构的侧面；
所述第二隔离层位于所述凹槽内，且覆盖于所述凹槽内的所述第一隔离层的表面。
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- 2023-07-07 CN CN202310836710.7A patent/CN116685144A/zh active Pending
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