CN116684221A - 一种控驱一体硬件模块化的分时io总线 - Google Patents

Abstract

本发明涉及IO总线领域，公开了一种控驱一体硬件模块化的分时IO总线，包括主站模块和至少一个与主站模块连接的从站模块；主站模块包括主站控制电路、输出编码电路和输入解码电路；每个从站模块均包括从站控制电路、锁存输入电路、地址使能电路和三态输出电路。本发明通过把各个被控模块的IO时序进行排列和组合，输出一个基于IO总线的时间序列，并按照时间序列完成对IO总线的控制，从而实现对各个被控模块的IO信号控制，一方面解决传统IO信号扩展的资源受限问题，在定量的IO资源情况下，实现任意多个被控模块扩展；另一方面，也解决总线扩展的信号延迟、维护复杂度提升的问题。

Description

一种控驱一体硬件模块化的分时IO总线

技术领域

本发明涉及IO总线领域，特别涉及一种控驱一体硬件模块化的分时IO总线。

背景技术

自动化控制系统发展至今，已形成一个较为稳定、成熟的电气系统架构，架构中每一类核心零部件，包括：运动控制器、伺服驱动器、IO控制器、示教器等，都已形成标准化的接口，具有高度的互换性、可维护性、可扩展性等特点。而与此同时，在市场逐步细化、需求进一步明晰、差异化竞争逐步成为主流的发展过程中，在一些特定的产业，如机器人、数控系统等轴数固定的领域，衍生出被命名为控驱一体的系统，其通过集成控制和驱动电路于一体，形成一个效率更高、性能更优、体积更小、成本更低的自动化控制系统。控驱一体由于其独特的优势，马上得到市场的青睐，其影响力迅速发展扩大，但工程师们在应用过程中发现其存在一些局限，由于控驱一体摒弃了原有标准化零部件可灵活增减和互换的优势，在面对不同行业轴数多变的需求上，轴数有限且固定的控驱一体会出现一定程度上的不适应，同时，由于集成度高，相应对其维护的复杂度、风险和成本也会随之增加，这也使得控驱一体这类产品目前仅局限应用在特定产业中的一个重要因素。而本发明一种控驱一体硬件模块化的分时IO总线，是为了解决控驱一体高集成带来的轴数、IO扩展不灵活而发明的解决方案。

现有的控驱一体实现轴数量或IO数量变化，主要采用两种方法，包括：基于IO信号扩展、基于通讯总线扩展。其中，基于IO信号扩展是指每个扩展的功率模块、IO模块均采用独立的扩展接口，并具有独立的IO信号连接线，这意味着每扩展一个模块都会占用一定数量的IO信号资源，由于既定硬件的信号线资源比较有限，也意味着可扩展的模块也变得极为有限，只适用于几个轴和IO模块的扩展应用上，对于轴数扩展要求少则几个轴，多则几十个轴的应用就难以适用；基于通讯总线扩展是指运动控制器通过标准现场总线或非标准的通讯总线，向功率模块或IO模块的控制芯片发送控制信号，让功率模块或IO模块的控制芯片产生电机或IO驱动信号，由于采用总线式扩展，相较于IO信号扩展具有更强的模块扩展能力，但功率模块或IO模块中必然存在控制芯片，存在控制芯片对通讯信号的编码解码，一方面运动控制器是通过模块中的控制芯片间接控制功率或IO模块的信号输出，导致控制信号延迟，控制带宽和性能受限，另一方面需要对控制芯片进行控制逻辑维护，增加了维护复杂度和维护风险。

发明内容

本发明的旨在解决上述问题而提供一种控驱一体硬件模块化的分时IO总线，一方面解决传统IO信号扩展的资源受限问题，在定量的IO资源情况下，实现任意多个被控模块扩展；另一方面，也解决总线扩展的信号延迟、维护复杂度提升的问题。

为达此目的，本发明采用以下技术方案：

一种控驱一体硬件模块化的分时IO总线，包括主站模块和至少一个与主站模块连接的从站模块；所述的主站模块包括主站控制电路、与主站控制电路分别连接的输出编码电路和输入解码电路，输出编码电路与输入解码电路连接；每个从站模块均包括从站控制电路、与从站控制电路分别连接的锁存输入电路、地址使能电路和三态输出电路，所述的地址使能电路还分别连接锁存输入电路和三态输出电路连接；每个从站模块的锁存输入电路、地址使能电路均与主站模块的输出编码电路连接，每个从站模块的三态输出电路均与主站模块的输入解码电路连接；

所述的主站控制电路用于发送主控信号给输出编码电路，所述的主控信号包含若干组从站控制信号，一组从站控制信号对应并控制一个从站模块；主站控制电路同时用于接收来自输入解码电路的主反馈信号；

所述的输出编码电路用于接收主控信号，并赋予每组从站控制信号一个地址，该地址一一对应每个从站模块；输出编码电路还用于比较每组从站控制信号的响应优先级，将响应优先级最高的那组从站控制信号作为目标从站控制信号，发送给所有从站模块的锁存输入电路；将响应优先级最高的那组从站控制信号对应的地址，作为目标从站地址，发送给所有从站模块的地址使能电路和主站模块内的输入解码电路；在完成目标从站控制信号和目标从站地址的发送后，将目标从站控制信号的响应优先级调整成最低；

所有从站模块的锁存输入电路均用于锁存与本从站模块对应的从站控制信号作为本地控制信号，同时用于接收来自输出编码电路的目标从站控制信号和来自本从站模块的地址使能电路发送的输入使/失能信号，任一锁存输入电路接收到输入使能信号，将目标从站控制信号锁存为本地控制信号，并将本地控制信号发送给与之连接的从站控制电路；任一锁存输入电路接收到输入失能信号，将原本锁存的本地控制信号发送给之连接的从站控制电路；

所有的从站控制电路，均用于接收本地控制信号，同时用于发送本地地址给与之连接的地址使能电路，并发送本地反馈信号给与之连接的三态输出电路；

所有的地址使能电路，均用于接收本地地址和目标从站地址，并发送输入使/失能信号给与之连接的锁存输入电路、发送输出使/失能信号给与之连接的三态输出电路；当任一地址使能电路接收到的目标从站地址和本地地址一致，发送输入使能信号给与之连接的锁存输入电路、同时发送输出使能信号给与之连接的三态输出电路；否则，地址使能电路发送输入失能信号给之连接的锁存输入电路、同时发送输出失能信号给之连接的三态输出电路；

所有的三态输出电路，均用于接收本地反馈信号和输出使/失能信号；当任一三态输出电路接收到输出使能信号时，该三态输出电路将接收到的本地反馈信号转化为目标从站反馈信号并发送给输入解码电路；否则，三态输出电路输出高阻状态；

所述的输入解码电路，自身锁存主反馈信号，主反馈信号包含若干组从站反馈信号，一组从站反馈信号对应一个从站模块，输入解码电路用于接收目标从站地址和来自三态输出电路的目标从站反馈信号，基于目标从站地址将目标从站反馈信号锁存并更新主反馈信号中对应组的从站反馈信号，并将更新后的主反馈信号发送给主站控制电路。

优选的，所述的主站模块还包括全局时钟电路，所述的全局时钟电路为所述主站控制电路、输出解码电路、输入解码电路提供时钟节拍。

优选的，所述的主站模块还包括MO总线端口、MA总线端口和MI总线端口，所有的从站模块均包括SI总线端口、SA总线端口和SO总线端口， MO总线端口与所有从站模块的SI总线端口相连， MA总线端口与所有从站模块的SA总线端口相连，MI总线端口与所有从站模块的SO总线端口相连。

优选的，MO总线端口和MA总线端口与所述输出编码电路连接，MI总线端口与输入解码电路连接，所有从站模块的SI总线端口一一对应的与本从站模块的锁存输入电路连接，所有从站模块的SA总线端口一一对应的与本从站模块的地址使能电路连接，所有从站模块的SO总线端口一一对应的与本从站模块的三态输出电路连接。

本发明的贡献在于：提供了一种控驱一体硬件模块化的分时IO总线，该总线中的主站模块可以对接若干从站模块，主站模块发送目标从站控制信号给所有的从站模块，从站模块只有在本地地址和传输过来的目标从站控制信号对应的目标从站地址一致时，才会接收目标从站控制信号，并执行响应和反馈。如果本地地址和目标从站地址不一致，会执行原来锁存在锁存输入电路的本地控制信号。主站模块在发出目标从站控制信号时会进行响应优先级的判断，将最高响应优先级最高的从站控制信号作为目标从站控制信号发送，使得主站模块可以根据从站控制信号的响应优先级分时对各个从站模块进行控制；输出编码电路完成目标从站控制信号和目标从站地址的发送后，将目标从站控制信号的响应优先级调整成最低；一方面解决传统IO信号扩展的资源受限问题，在定量的IO资源情况下，实现任意多个从站模块扩展；另一方面，由于本发明不存在控制芯片，去掉了控制芯片对通讯信号的编码解码过程，解决了信号延迟、维护复杂度高的问题。本发明基于IO信号扩展的基础上，对IO信号总线进行分时复用，在无需占用更多硬件接口的基础上实现多模块扩展，既解决了硬件资源问题，也在拥有通讯总线优势的基础上，避免多控制芯片的维护和性能受限的影响。

附图说明

图1是本发明分时IO总线的结构示意图。

图2是本发明分时IO总线完善了总线端口的结构示意图。

图3是本发明分时IO总线主站模块与多个从站模块连接硬件拓扑图。

具体实施方式

下列实施例是对本发明的进一步解释和补充，对本发明不构成任何限制。

实施例1

如图1、3所示，本实施例的一种控驱一体硬件模块化的分时IO总线，包括主站模块和至少一个与主站模块连接的从站模块；所述的主站模块包括主站控制电路、与主站控制电路分别连接的输出编码电路和输入解码电路，输出编码电路与输入解码电路连接；每个从站模块均包括从站控制电路、与从站控制电路分别连接的锁存输入电路、地址使能电路和三态输出电路，所述的地址使能电路还分别连接锁存输入电路和三态输出电路连接；每个从站模块的锁存输入电路、地址使能电路均与主站模块的输出编码电路连接，每个从站模块的三态输出电路均与主站模块的输入解码电路连接；

所述的主站控制电路用于发送主控信号给输出编码电路，主控信号是主站模块用于控制所有从站模块执行相应动作的控制信号，所述的主控信号包含若干组从站控制信号，一组从站控制信号对应并控制一个从站模块；主站控制电路同时用于接收来自输入解码电路的主反馈信号，主反馈信号是反馈所有从站模块相应执行状态的反馈信号，包含若干组从站反馈信号，一组从站反馈信号对应并反馈一个从站模块；

所述的输出编码电路用于接收主控信号，并赋予每组从站控制信号一个地址，该地址一一对应每个从站模块；输出编码电路还用于比较每组从站控制信号的响应优先级，将响应优先级最高的那组从站控制信号作为目标从站控制信号，发送给所有从站模块的锁存输入电路；将响应优先级最高的那组从站控制信号对应的地址，作为目标从站地址，发送给所有从站模块的地址使能电路和主站模块内的输入解码电路；在完成目标从站控制信号和目标从站地址的发送后，将目标从站控制信号的响应优先级调整成最低；

所有从站模块的锁存输入电路均用于锁存与本从站模块对应的从站控制信号作为本地控制信号，本地控制信号包括用于控制从站模块的输出口输出状态及工作模式切换等作用，同时用于接收来自输出编码电路的目标从站控制信号和来自本从站模块的地址使能电路发送的输入使/失能信号，任一锁存输入电路接收到输入使能信号，将目标从站控制信号锁存为本地控制信号，并将本地控制信号发送给与之连接的从站控制电路；任一锁存输入电路接收到输入失能信号，将原本锁存的本地控制信号发送给之连接的从站控制电路；

所有的从站控制电路，均用于接收本地控制信号，同时用于发送本地地址给与之连接的地址使能电路，并发送本地反馈信号给与之连接的三态输出电路；

所有的地址使能电路，均用于接收本地地址和目标从站地址，并发送输入使/失能信号给与之连接的锁存输入电路、发送输出使/失能信号给与之连接的三态输出电路；当任一地址使能电路接收到的目标从站地址和本地地址一致，发送输入使能信号给与之连接的锁存输入电路、同时发送输出使能信号给与之连接的三态输出电路；否则，地址使能电路发送输入失能信号给之连接的锁存输入电路、同时发送输出失能信号给之连接的三态输出电路；

所有的三态输出电路，均用于接收本地反馈信号和输出使/失能信号；当任一三态输出电路接收到输出使能信号时，该三态输出电路将接收到的本地反馈信号转化为目标从站反馈信号并发送给输入解码电路；否则，三态输出电路输出高阻状态，高阻状态是指开路悬空状态；

所述的输入解码电路，自身锁存主反馈信号，主反馈信号包含若干组从站反馈信号，一组从站反馈信号对应一个从站模块，输入解码电路用于接收目标从站地址和来自三态输出电路的目标从站反馈信号，基于目标从站地址将目标从站反馈信号锁存并更新主反馈信号中对应组的从站反馈信号，并将更新后的主反馈信号发送给主站控制电路。

下面以主站模块连接一个从站模块，来具体说明本实施例的IO分时总线的工作流程。

S1：上电空闲阶段

主站模块，主站控制电路发送空的主控信号给输出编码电路，空的主控信号由一组空的从站控制信号组成；输出编码电路赋予该组从站控制信号一个空的地址；由于只有一组空的从站控制信号，其响应优先级是最高的，因此输出编码电路将该组空的从站控制信号作为目标从站控制信号，发送给从站模块的锁存输入电路。将空的地址作为目标从站地址发送给地址使能电路。发送完之后将该组空的从站控制信号响应优先级降至最低。

从站模块，地址使能电路接收空的目标从站地址，并将空的目标从站地址与从站控制电路发过来的本地地址比较，二者不一致，因此发送输入失能信号给锁存输入电路，锁存输入电路不锁存目标从站控制电路。同时，地址使能电路发送输出失能信号给三态输出电路，三态输出电路输出高阻状态。

S2：从站模块预更新阶段：

主站模块，主站控制电路发送主控信号给输出编码电路，主控信号由一组从站控制信号组成，该组从站控制信号用于对应并控制与主站模块连接的从站模块；输出编码电路赋予该组从站控制信号一个地址，该地址与从站模块的地址对应；由于只有一组从站控制信号，其响应优先级是最高的，因此输出编码电路将该组从站控制信号作为目标从站控制信号，发送给从站模块的锁存输入电路。

此时从站模块，不执行任何动作。

S3：从站模块片选使能阶段：

主站模块，输出编码电路将目标从站控制信号对应的地址作为目标从站地址发送给地址使能电路。发送完之后将该组从站控制信号响应优先级降至最低。

从站模块，地址使能电路接收目标从站地址和本地地址，二者一致，发送输入使能信号给锁存输入电路，地址使能电路同时发送输出使能信号给三态输出电路。

S4：信号交换阶段：

从站模块，锁存输入电路被使能后接收目标从站控制信号，将目标从站控制信号锁存为本地控制信号，并发送给从站控制电路执行该本地控制信号，并输出一组本地反馈信号；三态输出电路被使能后将该组本地反馈信号转化为目标从站反馈信号，并输出给输入解码电路。

主站模块，输入解码电路自身锁存主反馈信号，输入解码电路接收目标从站地址和来自三态输出电路的目标从站反馈信号，基于目标从站地址将目标从站反馈信号锁存并更新主反馈信号中该组的从站反馈信号，并将更新后的主反馈信号发送给主站控制电路。

S5：目标从站的切换：

重复步骤S2-S5，保持主站模块和从站模块的信号交互。

下面以主站模块连接3个从站模块，来具体说明本实施例的IO分时总线的工作流程。

S1：上电空闲阶段

主站模块，主站控制电路发送空的主控信号给输出编码电路，空的主控信号由3组空的从站控制信号组成；输出编码电路赋予每组空从站控制信号一个空的地址；比较3组空的从站控制信号的响应优先级，将响应优先级最高的那组空的从站控制信号，作为目标控制信号发送给3个从站模块的锁存输入电路。将响应优先级最高的那组空的从站控制信号对应的地址作为目标从站地址发送给3个地址使能电路。发送完之后将目标从站控制信号的响应优先级降至最低。

所有从站模块，地址使能电路接收空的目标从站地址，并将空的目标从站地址与从站控制电路发过来的本地地址比较，二者不一致，因此发送输入失能信号给锁存输入电路，锁存输入电路不锁存目标从站控制电路。同时，地址使能电路发送输出失能信号给三态输出电路，三态输出电路输出高阻状态。

S2：从站模块预更新阶段：

主站模块，主站控制电路发送主控信号给输出编码电路，主控信号由三组从站控制信号组成，每组从站控制信号用于对应并控制与主站模块连接的三个从站模块；输出编码电路赋予每组从站控制信号一个地址，该地址与三个从站模块的地址一一对应；具体为第一组从站控制信号对应第一个从站模块的地址，第二组从站控制信号对应第二个从站模块的地址，第三组从站控制信号对应第三个从站模块的地址。输出编码电路比较三组从站控制信号的响应优先级，将响应优先级最高的那组从站控制信号，作为目标从站控制信号，发送给所有三个从站模块的锁存输入电路。为了更好的说明，本实施设定第一组从站控制信号的响应优先级最高，将第一组从站控制信号作为目标从站控制信号，发送给所有三个从站模块的锁存输入电路。

此时所有的从站模块，不执行任何动作。

S3：从站模块片选使能阶段：

主站模块，输出编码电路将目标从站控制信号对应的地址作为目标从站地址发送给地址使能电路。发送完之后将该组从站控制信号响应优先级降至最低。

所有的从站模块，地址使能电路均用来接收目标从站地址和本地地址，并且将目标从站地址和本地地址比较，二者一致，发送输入使能信号给锁存输入电路，同时发送输出使能信号给三态输出电路；二者不一致，发送输入失能信号给锁存输入电路，发送输出失能信号给三态输出电路。

具体说明为：主站模块，输出编码电路将第一组从站控制信号对应的地址作为目标从站地址发送给地址使能电路。发送完之后将第一组从站控制信号响应优先级降至最低。

所有的从站模块，地址使能电路均用来接收目标从站地址和本地地址，第一组从站控制信号对应的地址为目标从站地址，与第一从站模块的从站控制电路发出来的本地地址是一致的。所以第一从站模块的地址使能电路发送输入使能信号给锁存输入电路、同时发送输出使能信号给三态输出电路；第二组从站控制信号对应的地址不是目标从站地址，并未发送给第二从站模块的地址使能电路，第二从站模块的地址使能电路接收到的是目标从站地址和第二从站模块的从站控制电路发过来的本地地址，二者比较肯定是不一致的，因此，第二从站模块的地址使能电路发送的是输入失能信号和输出失能信号，分别被第二从站模块的锁存输入电路和三态输出电路接收。第三从站模块与第二从站模块同理。

S4：信号交换阶段：

所有的从站模块，锁存输入电路被使能后接收目标从站控制信号，将目标从站控制信号锁存为本地控制信号，并发送给从站控制电路执行该本地控制信号，并输出一组本地反馈信号；三态输出电路被使能后将该组本地反馈信号转化为目标从站反馈信号，并输出给输入解码电路。

主站模块，输入解码电路自身锁存主反馈信号，输入解码电路接收目标从站地址和来自三态输出电路的目标从站反馈信号，基于目标从站地址将目标从站反馈信号锁存并更新主反馈信号中该组的从站反馈信号，并将更新后的主反馈信号发送给主站控制电路。

具体说明为：第一从站模块的锁存输入电路被使能后接收目标从站控制信号，将目标从站控制信号锁存为本地控制信号，并发送给从站控制电路执行该本地控制信号，并输出一组本地反馈信号；三态输出电路被使能后将该组本地反馈信号转化为目标从站反馈信号，并输出给输入解码电路。

第二从站模块的锁存输入电路由于接收到的是输入失能信号，因此不会锁存目标控制信号，而是将原本锁存在内的本地控制信号发送给之连接的从站控制电路。由从站控制电路执行之后输出本地反馈信号给三态输出电路。第二从站模块的三态输出电路由于接收到的是输入失能信号，输出的是高阻状态。第三从站模块与第二从站模块同理。

S5：目标从站的切换：

重复步骤S2-S5，保持主站模块和所有从站模块的信号交互。由于在步骤S3中已经对从站控制信号的响应优先级做了调整，因此，下一次响应优先级最高的从站控制信号调整成了第二组或者第三组，这时候将第二组或者第三组从站控制信号作为目标从站控制信号发送给三个从站模块的地址使能电路。实现目标从站切换的目的。

本实施例的IO分时总线为纯硬件的分时IO总线，无需MCU和软件协议支持。更适用于单一主控芯片的控驱一体化的硬件模块化方案，单一主控芯片的控驱一体通过该分时IO总线技术，可在不增加模块扩展接口的基础上，支持任意数量的纯硬件模块（即本实施例的从站模块）扩展，包括IO模块、功率模块等。在控驱一体的硬件模块中，对于每条用于传递IO信号的IO连接线，不同程度都存在较大的带宽剩余，例如PWM信号，在62.5us上仅进行2次电平切换，FPGA在50M的时钟下仅占用4个周期，即80ns，结合死区时间约2us，只占总带宽的3.36%，剩余带宽则可以用于其他模块的PWM切换控制，因此本实施例就是利用该带宽剩余对不同硬件模块进行该IO连接线进行分时复用，提高IO连接线的利用率，同时实现无需增加硬件连接线的基础上扩展更多的硬件模块。

下面对从站控制信号的响应优先级的比较做出说明。

响应优先级由地址优先级和仲裁优先级组成，其中，地址优先级存放于响应优先级的低位数据中，仲裁优先级存放于响应优先级的高位数据中，即仲裁优先级对各从站控制信号的发送顺序的影响优先于地址优先级对各从站控制信号的发送顺序的影响。

从站模块仲裁优先级值越大对应的响应优先级越高，仲裁优先级值由所接入的从站模块数量确定，故而所有从站模块的仲裁优先级值在初始状态下是一致的，从站模块仲裁优先级值越大对应的响应优先级越高，一旦有从站模块与主站模块进行过信号交互，对应从站模块的仲裁优先级值减去一。

此处进行举例说明，设与主站模块连接的有三个从站模块，三个从站模块分别命名为从站模块1、从站模块2和从站模块3，对应的从站模块1的响应优先级为（3、1），括号中3为仲裁优先级值，1为地址优先级值，那么从站模块2的响应优先级为（3、2），从站模块3的响应优先级为（3、3），主站控制电路发送主控信号到输出编码电路中，输出编码电路对每组从站控制信号进行采样仲裁，由于从站模块1、从站模块2和从站模块3的仲裁优先级值一致，无法根据仲裁优先级值判断发送顺序，故而进行地址优先级判断，其中从站模块3的地址优先级值最大，故而输出编码电路在对应时钟节拍下把从站模块3的从站控制信号和该从站控制信号对应的地址作为目标从站控制信号和目标从站地址进行发送，在下一节拍，输出编码电路继续对每组从站控制信号进行采样仲裁，由于从站模块3在上一个时钟节拍中与主站模块进行了信号交互，故而从站模块3的响应优先级变为（2、3），由于仲裁优先级处于响应优先级的高位数据，享有优先判断的权利，故而从站模块3在当前时钟节拍不能作为目标从站模块，剩下从站模块1和从站模块2进行比较，由于从站模块2的地址优先级值高于从站模块1的地址优先级值，故而在当前时钟节拍下，输出编码电路会把从站模块2的从站控制信号和该从站控制信号对应的地址，作为目标从站控制信号和目标从站地址进行发送。

实施例2

如图1、2、3所示，本实施例中完善了主站模块与从站模块的总线端口，主站模块还包括全局时钟电路，所述的全局时钟电路为所述主站控制电路、输出解码电路、输入解码电路提供时钟节拍。所述的主站模块还包括MO总线端口、MA总线端口和MI总线端口，所有的从站模块均包括SI总线端口、SA总线端口和SO总线端口， MO总线端口与所有从站模块的SI总线端口相连， MA总线端口与所有从站模块的SA总线端口相连，MI总线端口与所有从站模块的SO总线端口相连。MO总线端口和MA总线端口与所述输出编码电路连接，MI总线端口与输入解码电路连接，所有从站模块的SI总线端口一一对应的与本从站模块的锁存输入电路连接，所有从站模块的SA总线端口一一对应的与本从站模块的地址使能电路连接，所有从站模块的SO总线端口一一对应的与本从站模块的三态输出电路连接。

输出编码电路通过MO总线端口和SI总线端口与锁存输入电路连接，输出编码电路发出的目标从站控制信号，通过MO总线端口和SI总线端口发送到锁存输入电路。主站模块连接多个从站模块时，MO总线端口是和每个从站模块的SI总线端口相连的。

输出编码电路通过MA总线端口和SA总线端口与地址使能电路连接，输出编码电路发出的目标从站地址，通过MA总线端口和SA总线端口发送到地址使能电路。主站模块连接多个从站模块时，MA总线端口是和每个从站模块的SA总线端口相连的。

输入解码电路通过MI总线端口和SO总线端口与三态输出电路连接，三态输出电路发出的目标从站反馈信号，通过SO总线端口和MI总线端口发送到解码输入电路。主站模块连接多个从站模块时，MI总线端口是和每个从站模块的SO总线端口相连的。

尽管通过以上实施例对本发明进行了揭示，但本发明的保护范围并不局限于此，在不偏离本发明构思的条件下，对以上各构件所做的变形、替换等均将落入本发明的权利要求范围内。

Claims (4)

1.一种控驱一体硬件模块化的分时IO总线，其特征在于：

包括主站模块和至少一个与主站模块连接的从站模块；所述的主站模块包括主站控制电路、与主站控制电路分别连接的输出编码电路和输入解码电路，输出编码电路与输入解码电路连接；每个从站模块均包括从站控制电路、与从站控制电路分别连接的锁存输入电路、地址使能电路和三态输出电路，所述的地址使能电路还分别连接锁存输入电路和三态输出电路连接；每个从站模块的锁存输入电路、地址使能电路均与主站模块的输出编码电路连接，每个从站模块的三态输出电路均与主站模块的输入解码电路连接；

所述的主站控制电路用于发送主控信号给输出编码电路，所述的主控信号包含若干组从站控制信号，一组从站控制信号对应并控制一个从站模块；主站控制电路同时用于接收来自输入解码电路的主反馈信号；

所述的输出编码电路用于接收主控信号，并赋予每组从站控制信号一个地址，该地址一一对应每个从站模块；输出编码电路还用于比较每组从站控制信号的响应优先级，将响应优先级最高的那组从站控制信号作为目标从站控制信号，发送给所有从站模块的锁存输入电路；将响应优先级最高的那组从站控制信号对应的地址，作为目标从站地址，发送给所有从站模块的地址使能电路和主站模块内的输入解码电路；在完成目标从站控制信号和目标从站地址的发送后，将目标从站控制信号的响应优先级调整成最低；

所有从站模块的锁存输入电路均用于锁存与本从站模块对应的从站控制信号作为本地控制信号，同时用于接收来自输出编码电路的目标从站控制信号和来自本从站模块的地址使能电路发送的输入使/失能信号，任一锁存输入电路接收到输入使能信号，将目标从站控制信号锁存为本地控制信号，并将本地控制信号发送给与之连接的从站控制电路；任一锁存输入电路接收到输入失能信号，将原本锁存的本地控制信号发送给之连接的从站控制电路；

所有的从站控制电路，均用于接收本地控制信号，同时用于发送本地地址给与之连接的地址使能电路，并发送本地反馈信号给与之连接的三态输出电路；

所有的地址使能电路，均用于接收本地地址和目标从站地址，并发送输入使/失能信号给与之连接的锁存输入电路、发送输出使/失能信号给与之连接的三态输出电路；当任一地址使能电路接收到的目标从站地址和本地地址一致，发送输入使能信号给与之连接的锁存输入电路、同时发送输出使能信号给与之连接的三态输出电路；否则，地址使能电路发送输入失能信号给之连接的锁存输入电路、同时发送输出失能信号给之连接的三态输出电路；

所有的三态输出电路，均用于接收本地反馈信号和输出使/失能信号；当任一三态输出电路接收到输出使能信号时，该三态输出电路将接收到的本地反馈信号转化为目标从站反馈信号并发送给输入解码电路；否则，三态输出电路输出高阻状态；

所述的输入解码电路，自身锁存主反馈信号，主反馈信号包含若干组从站反馈信号，一组从站反馈信号对应一个从站模块，输入解码电路用于接收目标从站地址和来自三态输出电路的目标从站反馈信号，基于目标从站地址将目标从站反馈信号锁存并更新主反馈信号中对应组的从站反馈信号，并将更新后的主反馈信号发送给主站控制电路。

2.如权利要求1所述的一种控驱一体硬件模块化的分时IO总线，其特征在于：所述的主站模块还包括全局时钟电路，所述的全局时钟电路为所述主站控制电路、输出解码电路、输入解码电路提供时钟节拍。

3.如权利要求2所述的一种控驱一体硬件模块化的分时IO总线，其特征在于：所述的主站模块还包括MO总线端口、MA总线端口和MI总线端口，所有的从站模块均包括SI总线端口、SA总线端口和SO总线端口，MO总线端口与所有从站模块的SI总线端口相连，MA总线端口与所有从站模块的SA总线端口相连，MI总线端口与所有从站模块的SO总线端口相连。

4.如权利要求3所述的一种控驱一体硬件模块化的分时IO总线，其特征在于：MO总线端口和MA总线端口与所述输出编码电路连接，MI总线端口与输入解码电路连接，所有从站模块的SI总线端口一一对应的与本从站模块的锁存输入电路连接，所有从站模块的SA总线端口一一对应的与本从站模块的地址使能电路连接，所有从站模块的SO总线端口一一对应的与本从站模块的三态输出电路连接。