CN116679994A - 一种fpga原型验证平台高效率接口配置方法 - Google Patents

一种fpga原型验证平台高效率接口配置方法 Download PDF

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Abstract

本发明提供了应用于电数字数据处理领域的一种FPGA原型验证平台高效率接口配置方法，该接口配置方法通过采用JTAG菊花链拓扑和外连测试器的使用，然后在JTAG端口连接检查完成后，能够有效对接口传输的比特流文件进行频率验证，有效实现在接口配置时，根据频率验证数据对各JTAG端口进行频率调控和适应性的调节，以此保证接口配置的稳定性，提高接口对频率使得适应性，进而有效保证并行信号接口之间Path Skew的控制范围，有效降低数据采样的失败率，以此提高FPGA原型验证平台的稳定和开发效率，并且通过频率测试反馈，提高接口配置的适应性，以此保证接口配置的有效性，降低接口配置的反复测试频率，提高接口配置效率。

Description

一种FPGA原型验证平台高效率接口配置方法
技术领域
本申请涉及电数字数据处理领域，特别涉及一种FPGA原型验证平台高效率接口配置方法。
背景技术
FPGA原型验证平台是一种基于FPGA（现场可编程门阵列）的硬件测试系统，用于验证电子设计的功能和性能。它通常由FPGA芯片、开发板、软件工具和其他配件组成，可以用于快速原型设计和验证电路的正确性和性能。FPGA原型验证已是当前原型验证的主流且成熟的芯片验证方法—它通过将RTL移植到现场可编程门阵列（FPGA）来验证ASIC的功能，并在芯片的基本功能验证通过后就可以开始驱动的开发，一直到芯片Tape Out并回片后都可以进行驱动和应用的开发。当芯片回片后，应用程序可以直接基于FPGA版本的驱动来进行简单的适配，即可以应用到SoC芯片上，将SoC芯片Time-to-Market的时间控制的很完美。
JTAG菊花链是一种常用的FPGA设计技术，它使用JTAG接口将多个FPGA芯片连接在一起，形成一个串行菊花链的结构，这样的话单个JTAG仿真器就可以对多片JTAG逻辑器件进行控制。在使用JTAG菊花链时，需要将多个FPGA芯片串联在一起，形成一个链式结构。在菊花链中，第一个FPGA芯片连接到主机（例如PC或嵌入式系统），并且通过JTAG接口向后传递数据和控制信号。其他芯片连接到前面一个芯片的JTAG接口，并且依次串联在一起。
在FPGA原型验证平台利用JTAG菊花链进行接口配置时，由于FPGA在时序方面可以调整的空间有限，会导致并行信号接口之间的Path Skew很难控制在一个比较理想的范围内，最终会导致数据采样失败，现有技术中解决此问题的方法一般是降低频率，但是控制器和PHY之间的接口是需要满足标准规范的，不能无限制的降低，因此会降低FPGA原型验证平台的稳定和开发效率。
发明内容
本申请目的在于如何解决FPGA原型验证平台进行接口配置时并行信号接口之间的Path Skew很难控制在一个比较理想的范围内的问题，相比现有技术提供一种FPGA原型验证平台高效率接口配置方法，该方法涉及JTAG菊花链拓扑，JTAG菊花链拓扑包括有JTAG开发板、与JTAG开发板配合的外连测试器、分别安装在JTAG开发板和FPGA芯片上的JTAG端口和用于连接各JTAG端口的菊花链；
该方法具体包括如下步骤：
S1.将多个FPGA芯片按照菊花链的结构进行连接；
S2.在级联菊花链中的每个FPGA芯片上，将配置JTAG端口连接到下一个级联单元的JTAG端口；
S3.检查前序连接正确后，将最后一个FPGA芯片的配置JTAG端口连接到JTAG开发板上的JTAG端口；
S4.检查前序连接正确后，将外连测试器连接到JTAG开发板上的JTAG端口；
S5.在JTAG开发板打开FPGA设计工具，选择级联菊花链中的第一个FPGA芯片作为主控FPGA，并将其FPGA设计文件编译成比特流文件；
S6.将编译生成的比特流文件加载到与JTAG开发板连接的外连测试器中，利用外连测试器，对比特流文件进行频率验证；
S7.将频率验证完成的比特流文件加载到主控FPGA芯片中，该芯片将根据其配置JTAG端口连接到下一个FPGA芯片，以此类推，将比特流文件传递到整个级联菊花链中的所有FPGA芯片；
并且根据外连测试器产生的频率验证数据，JTAG开发板根据此数据对各JTAG端口传递的比特流文件进行适应性的降率调节；
S8.检查级联菊花链中的每个FPGA芯片是否已正确加载比特流文件，并可以正常工作。
进一步，JTAG开发板包括有核心逻辑处理器和测试访问端口控制器，核心逻辑处理器连接有边界扫描寄存器和通过边界扫描寄存器连接有边界扫描单元，边界扫描单元连接有外部连接口；
测试访问端口控制器的输出端连接有指令寄存器，指令寄存器并连有编辑寄存器和调试仿真寄存器，调试仿真寄存器、编辑寄存器和指令寄存器并联有一对JTAG端口，且边界扫描寄存器与该JTAG端口相连接，测试访问端口控制器连接有其他JTAG端口。
进一步，外连测试器包括有与测试访问端口控制器JTAG端口相连接的边界扫描测试单元，边界扫描测试单元连接有辅助寄存器，辅助寄存器连接有测试检测单元，测试检测单元连接有缓冲反馈单元。
进一步，步骤S6对比特流文件进行频率验证的方法为：
S61.JTAG开发板的测试访问端口控制器首先通过边界扫描测试单元将编译的比特流文件传输至测试检测单元内；
S62.测试检测单元对比特流文件的传输频率进行测试；
S63.然后通过缓冲反馈单元对测试数据进行处理和反馈，反馈至测试访问端口控制器内。
进一步，JTAG端口包括有分别设置FPGA芯片和JTAG开发板上的TDO、TDI、TMS和TCK，且位于JTAG开发板上的TDO和TDI与位于FPGA芯片上的TDO和TDI通过菊花链形成一主一从的信号串联结构，位于JTAG开发板上的TMS和TCK与位于FPGA芯片上的TMS和TCK通过菊花链形成一主多从的信号并联结构。
进一步，JTAG端口还包括有设置在JTAG开发板上用于连接外连测试器的TRST。
进一步，TMS和TCK上均连接有缓冲器，且缓冲器与测试访问端口控制器相配合。
进一步，缓冲器的输出端连接有缓冲电阻，且呈串联设置，FPGA芯片上连接有缓冲电容，且呈并联接地设置。
可选的，缓冲反馈单元内设置有频率感应结构，频率感应结构包括有焊接在外连测试器上的参数验算框，参数验算框左右两内壁均嵌接有与测试检测单元相配合的输出转换磁块，参数验算框前后两内壁均嵌接有与测试检测单元相配合的输入转换磁块，两个输入转换磁块相靠近一端固定连接有双向间距感应器，参数验算框内滑动连接有一对分别位于双向间距感应器左右侧的磁吸工字块，磁吸工字块左右两端均固定连接有恢复弹性件，且恢复弹性件远离磁吸工字块一端分别与相对应的双向间距感应器和参数验算框内壁固定连接。
进一步，缓冲反馈单元通过频率感应结构反馈验证参数的方法为：
S631.在缓冲反馈单元未接收到测试检测单元传输的测试频率时，输入转换磁块和输出转换磁块均不对磁吸工字块产生作用，进而在恢复弹性件的作用下，磁吸工字块和双向间距感应器之间的间距为初始值；
S632.通过测试检测单元首先将对应JTAG端口的输入端频率转换成后传输至输入转换磁块，使得输入转换磁块产生相对应的磁性作用，进而对磁吸工字块进行吸附作用，缩短磁吸工字块和双向间距感应器之间的间距，缓冲反馈单元根据间距缩短的数值，对输入频率数据进行反馈；
S633.在输入频率反馈结束后，测试检测单元切断输入的传输，使得输入转换磁块失去磁性，磁吸工字块在恢复弹性件的作用下复位；
S634.在双向间距感应器检测磁吸工字块复位完成后，测试检测单元将对应JTAG端口的输出频率转换后传输至输出转换磁块，使得输出转换磁块产生相对应的磁性作用，进而对磁吸工字块进行吸附作用，增大磁吸工字块和双向间距感应器之间的间距，缓冲反馈单元根据间距增大的数据，对频率数据进行反馈；
S635.在数据频率反馈结束后，测试检测单元切断输出频率转换的传输，使得输出转换磁块失去磁性，磁吸工字块在恢复弹性件的作用下复位；
S636.测试访问端口控制器在接收到缓冲反馈单元反馈的JTAG端口输入和输出的测试频率数据后，对各自的双向数据进行误差验证，然后根据验证合格的数据调控比特流文件在各JTAG端口传输的频率。
相比于现有技术，本申请的优点在于：
（1）通过采用JTAG菊花链拓扑和外连测试器的使用，然后在JTAG端口连接检查完成后，能够有效对接口传输的比特流文件进行频率验证，有效实现在接口配置时，根据频率验证数据对各JTAG端口进行频率调控和适应性的调节，以此保证接口配置的稳定性，提高接口对频率使得适应性，进而有效保证并行信号接口之间Path Skew的控制范围，有效降低数据采样的失败率，以此提高FPGA原型验证平台的稳定和开发效率。
（2）JTAG菊花链拓扑在FPGA原型验证平台的应用，有效提高FPGA原型验证平台的性能，满足其大量逻辑资源和高速通信的应用程序需求，有效通过FPGA级联实现通信和协同工作。
（3）边界扫描测试单元、测试检测单元和缓冲反馈单元的配合，实现对JTAG端口数据的测试和频率测试数据的反馈，能够辅助JTAG开发板对各JTAG端口和FPGA芯片进行频率控制和频率保证，以此避免在FPGA原型验证平台运行采样时，JTAG端口出现过冲，致使出现错误边沿的问题。
（4）通过频率测试反馈，提高接口配置的适应性，以此保证接口配置的有效性，降低接口配置的反复测试频率，提高接口配置效率，以此保证了FPGA原型验证平台的运行稳定性，降低了开发过程的时间损耗和成本损耗。
（5）通过TRST实现与外连测试器的连接，有效实现了比特流文件的频率测试和数据反馈，以此保证了接口配置的有效性和稳定性，保证了信号接口之间的Path Skew在一个有效的范围，进而提高了数据采样的成功率。
（6）缓冲反馈单元内频率感应结构的设置，能够有效对测试频率数据进行输入和输出的双向验证，通过对磁吸工字块位置的感应，实现对测试频率的数据验证和传输产生的误差验证，辅助测试访问端口控制器对接口传输频率的高精度控制。
（7）利用输入转换磁块和输出转换磁块的磁性作用，有效实现了对磁吸工字块的位置移动，进而通过双向间距感应器的辅助作用，便于对接口信号传输频率的变化进行验证和反馈，还能够根据双向的同时验算，对误差值进行判断，以此保证了测试反馈数据的精度和可靠性。
附图说明
图1为本申请的接口配置流程图；
图2为本申请的JTAG菊花链拓扑应用于FPGA原型验证平台接口配置的接线图；
图3为本申请的步骤S6对比特流文件进行频率验证的方法流程图；
图4为本申请的JTAG开发板结构图；
图5为本申请的JTAG开发板和外连测试器配合结构图；
图6为本申请的缓冲反馈单元通过频率感应结构反馈验证参数的方法流程图；
图7为本申请的频率感应结构俯视剖面图；
图8为本申请的频率感应结构产生输入频率转换时俯视剖面图；
图9为本申请的频率感应结构产生输出频率转换时俯视剖面图。
图中标号说明：
1核心逻辑处理器、2调试仿真寄存器、3编辑寄存器、4指令寄存器、5测试访问端口控制器、6外部连接口、7边界扫描寄存器、71辅助寄存器、8边界扫描单元、81边界扫描测试单元、9测试检测单元、10缓冲反馈单元、1001参数验算框、1002双向间距感应器、1003输入转换磁块、1004输出转换磁块、1005恢复弹性件、1006磁吸工字块、11缓冲器。
具体实施方式
实施例将结合说明书附图，对本申请技术方案进行清楚、完整地描述，基于本申请中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
实施例1：
本发明提供了一种FPGA原型验证平台高效率接口配置方法，请参阅图1-9，该方法涉及JTAG菊花链拓扑，JTAG菊花链拓扑包括有JTAG开发板、与JTAG开发板配合的外连测试器、分别安装在JTAG开发板和FPGA芯片上的JTAG端口和用于连接各JTAG端口的菊花链；
该方法具体包括如下步骤：
S1.将多个FPGA芯片按照菊花链的结构进行连接；
S2.在级联菊花链中的每个FPGA芯片上，将配置JTAG端口连接到下一个级联单元的JTAG端口；
S3.检查前序连接正确后，将最后一个FPGA芯片的配置JTAG端口连接到JTAG开发板上的JTAG端口；
S4.检查前序连接正确后，将外连测试器连接到JTAG开发板上的JTAG端口；
S5.在JTAG开发板打开FPGA设计工具，选择级联菊花链中的第一个FPGA芯片作为主控FPGA，并将其FPGA设计文件编译成比特流文件；
S6.将编译生成的比特流文件加载到与JTAG开发板连接的外连测试器中，利用外连测试器，对比特流文件进行频率验证；
S7.将频率验证完成的比特流文件加载到主控FPGA芯片中，该芯片将根据其配置JTAG端口连接到下一个FPGA芯片，以此类推，将比特流文件传递到整个级联菊花链中的所有FPGA芯片；
并且根据外连测试器产生的频率验证数据，JTAG开发板根据此数据对各JTAG端口传递的比特流文件进行适应性的降率调节；
S8.检查级联菊花链中的每个FPGA芯片是否已正确加载比特流文件，并可以正常工作，通过采用JTAG菊花链拓扑和外连测试器的使用，然后在JTAG端口连接检查完成后，能够有效对接口传输的比特流文件进行频率验证，有效实现在接口配置时，根据频率验证数据对各JTAG端口进行频率调控和适应性的调节，以此保证接口配置的稳定性，提高接口对频率使得适应性，进而有效保证并行信号接口之间Path Skew的控制范围，有效降低数据采样的失败率，以此提高FPGA原型验证平台的稳定和开发效率。
请参阅图2-5，JTAG开发板包括有核心逻辑处理器1和测试访问端口控制器5，核心逻辑处理器1连接有边界扫描寄存器7和通过边界扫描寄存器7连接有边界扫描单元8，边界扫描单元8连接有外部连接口6；
测试访问端口控制器5的输出端连接有指令寄存器4，指令寄存器4并连有编辑寄存器3和调试仿真寄存器2，调试仿真寄存器2、编辑寄存器3和指令寄存器4并联有一对JTAG端口，且边界扫描寄存器7与该JTAG端口相连接，测试访问端口控制器5连接有其他JTAG端口，JTAG菊花链拓扑在FPGA原型验证平台的应用，有效提高FPGA原型验证平台的性能，满足其大量逻辑资源和高速通信的应用程序需求，有效通过FPGA级联实现通信和协同工作。
请参阅图2-5，外连测试器包括有与测试访问端口控制器5JTAG端口相连接的边界扫描测试单元81，边界扫描测试单元81连接有辅助寄存器71，辅助寄存器71连接有测试检测单元9，测试检测单元9连接有缓冲反馈单元10，边界扫描测试单元81、测试检测单元9和缓冲反馈单元10的配合，实现对JTAG端口数据的测试和频率测试数据的反馈，能够辅助JTAG开发板对各JTAG端口和FPGA芯片进行频率控制和频率保证，以此避免在FPGA原型验证平台运行采样时，JTAG端口出现过冲，致使出现错误边沿的问题。
请参阅图3，步骤S6对比特流文件进行频率验证的方法为：
S61.JTAG开发板的测试访问端口控制器5首先通过边界扫描测试单元81将编译的比特流文件传输至测试检测单元9内；
S62.测试检测单元9对比特流文件的传输频率进行测试；
S63.然后通过缓冲反馈单元10对测试数据进行处理和反馈，反馈至测试访问端口控制器5内，通过频率测试反馈，提高接口配置的适应性，以此保证接口配置的有效性，降低接口配置的反复测试频率，提高接口配置效率，以此保证了FPGA原型验证平台的运行稳定性，降低了开发过程的时间损耗和成本损耗。
请参阅图1-5，JTAG端口包括有分别设置FPGA芯片和JTAG开发板上的TDO、TDI、TMS和TCK，且位于JTAG开发板上的TDO和TDI与位于FPGA芯片上的TDO和TDI通过菊花链形成一主一从的信号串联结构，位于JTAG开发板上的TMS和TCK与位于FPGA芯片上的TMS和TCK通过菊花链形成一主多从的信号并联结构，通过JTAG菊花链拓扑对各JTAG端口进行连接，有效节省了JTAG端口所占用的FPGA芯片空间，并且有效满足了FPGA程序进行在线或远程升级条件。
请参阅图1-5，JTAG端口还包括有设置在JTAG开发板上用于连接外连测试器的TRST，通过TRST实现与外连测试器的连接，有效实现了比特流文件的频率测试和数据反馈，以此保证了接口配置的有效性和稳定性，保证了信号接口之间的Path Skew在一个有效的范围，进而提高了数据采样的成功率。
JTA端口，总称测试访问接口TAP（Test Access Port），使用如下信号来实现边界扫描操作：
TCK（测试时钟）：同步内部状态机操作的时钟信号；TMS（测试模式选择）：控制内部状态机转换的模式信号（TCK上升沿采样）；TDI（测试数据输入）：移入器件测试或编程逻辑的数据（TCK上升沿采样）；TDO（测试数据输出）：移出器件测试或编程逻辑的数据（TCK下降沿采样）。
请参阅图2，在JTAG菊花链拓扑用于实现一个具有两个输入和一个输出的接口配置，其中以第一个（Devtce 0）作为主芯片，控制整个JTAG菊花链拓扑时，TAG开发板是一个顶层模块，它将实例化三个FPGA芯片，第一个（Devtce 0）FPGA芯片作为主控FPGA芯片，第二个（Devtce 1）和第三个（Devtce 2）FPGA芯片作为从属FPGA芯片，以构建一个菊花链。
主控FPGA芯片和从属FPGA芯片都具有输入端口TDI、时钟信号TCK、模式选择TMS和输出端口TDO。位于第二个（Devtce 1）的从属FPGA芯片的输入端口TDI连接到主控FPGA芯片的输出端端口TDO，它的输出端口TDO连接到下一个从属FPGA芯片的输入端口TDI。
主控FPGA芯片将监视输入信号，并将数据传输到下一个从属FPGA芯片，从属FPGA芯片将等待来自主控FPGA芯片的输入信号，并将从其输入端口TDI接收到的信号传递到输出端口TDO。
实施例2：
本发明提供了一种FPGA原型验证平台高效率接口配置方法，其中与实施例1中相同或相应的部件采用与实施例1相应的附图标记，为简便起见，下文仅描述与实施例1的区别点。该实施例2与实施例1的不同之处在于：请参阅图1-9，TMS和TCK上均连接有缓冲器11，且缓冲器11与测试访问端口控制器5相配合，缓冲器11的设置能够有效提高TMS和TCK的信号质量。
请参阅图1-5，缓冲器11的输出端连接有缓冲电阻，且呈串联设置，FPGA芯片上连接有缓冲电容，且呈并联接地设置，缓冲电阻和缓冲电容的设置明显降低边沿抖动、减少毛刺干扰。
当FPGA原型验证平台中的FPGA芯片在3个以上时，TMS和TCK必须加缓冲器11，缓冲器11为现有技术，本领域技术人员可根据实际需要对其进行选用，如型号为74LVC245的缓冲器11，以增加其驱动能力，一般74LVC245的一个缓冲门可驱动3—4个FPGA芯片。在TCK的缓冲器输出端串接的缓冲电阻的电阻率为：20—30Ω，FPGA芯片的并接缓冲电容的电容量为：100-1000p，可明显降低边沿抖动、减少毛刺干扰。
TMS是一个模式选择开关信号，TCK是时钟脉冲信号，缺省频率为6MHz，当负载较多时，不加缓冲适当降低TCK的频率也可提高信号完整性，此时按照外连测试器对频率验证的反馈数据，JTAG开发板上的测试访问端口控制器5能够对频率进行降低，在判断频率降低不满足需求后，可选择增加缓冲器保证信号的完整性和稳定性。
JTAG菊花链拓扑中JTAG协议规定TCK下降沿输出TDI数据有效，并在TCK上升沿采集TDO数据，因此，在整个JTAG链中必须保证TDI至TDO的贯通延时（Propagation Delay）TCPD必须小于TCK的1/2周期TCLK/2，即△T=TCLK/2–TCPD>0，也就是说，在增加缓冲器11的情况下，JTAG菊花链拓扑中的FPGA芯片总数与每个FPGA芯片的TDO延时TDOV（FPGA为TTCKTDO）和TCK频率有关，在芯片总数确定以后，为保证△T>0，可以降低TCK的频率。
若在本实施例中设定FPGA原型验证平台中有FPGA芯片：Devtce 0、Devtce 1和Devtce 2，其中Devtce 0、Devtce 1的JTAG分支都含1片XCF16P PROM、1片V5 FPGA；Devtce2的JTAG分支含1片XCF16P PROM、1片V5 FPGA、1片S6 FPGA外挂1片8M SPI FPASH，三个模块的TDI、TDO按Devtce 0→Devtce 1→Devtce 2顺序串接；外部接1个JTA端口，其TCK、TMS在母板上经3缓冲器（74LVC1T45）分别至每个模块，TCK串接22Ω电阻，整个JTAG菊花链拓扑上串联7个芯片（不算SPI），其中3个XCF16P、3个V5、1个S6，总的TCPD=3×22+3×6+6.5=85.5ns，考虑到缓冲器11和线路延时，TCPD>100ns，因此TCK频率取3MHz最合适，其TCLK/2=167ns。
实施例3：
本发明提供了一种FPGA原型验证平台高效率接口配置方法，其中与实施例1中相同或相应的部件采用与实施例1相应的附图标记，为简便起见，下文仅描述与实施例1的区别点。该实施例3与实施例1的不同之处在于：请参阅图1-9，缓冲反馈单元10内设置有频率感应结构，频率感应结构包括有焊接在外连测试器上的参数验算框1001，参数验算框1001左右两内壁均嵌接有与测试检测单元9相配合的输出转换磁块1004，参数验算框1001前后两内壁均嵌接有与测试检测单元9相配合的输入转换磁块1003，两个输入转换磁块1003相靠近一端固定连接有双向间距感应器1002，参数验算框1001内滑动连接有一对分别位于双向间距感应器1002左右侧的磁吸工字块1006，磁吸工字块1006左右两端均固定连接有恢复弹性件1005，且恢复弹性件1005远离磁吸工字块1006一端分别与相对应的双向间距感应器1002和参数验算框1001内壁固定连接，缓冲反馈单元10内频率感应结构的设置，能够有效对测试频率数据进行输入和输出的双向验证，通过1102对磁吸工字块1006位置的感应，实现对测试频率的数据验证和传输产生的误差验证，辅助测试访问端口控制器5对接口传输频率的高精度控制。
请参阅图6-9，缓冲反馈单元10通过频率感应结构反馈验证参数的方法为：
S631.在缓冲反馈单元10未接收到测试检测单元9传输的测试频率时，输入转换磁块1003和输出转换磁块1004均不对磁吸工字块1006产生作用，进而在恢复弹性件1005的作用下，磁吸工字块1006和双向间距感应器1002之间的间距为初始值；
此时位于双向间距感应器1002左侧的磁吸工字块1006和双向间距感应器1002之间的间距为A1，位于双向间距感应器1002右侧的磁吸工字块1006和双向间距感应器1002之间的间距为A2，两者之间的间距误差值∆A=A1-A2，通过∆A的具体数值判断初始值误差，注意，误差值与∆A的数值正负项无关；
S632.通过测试检测单元9首先将对应JTAG端口的输入端频率转换成后传输至输入转换磁块1003，使得输入转换磁块1003产生相对应的磁性作用，进而对磁吸工字块1006进行吸附作用，缩短磁吸工字块1006和双向间距感应器1002之间的间距，缓冲反馈单元10根据间距缩短的数值，对输入频率数据进行反馈；
此时位于双向间距感应器1002左侧的磁吸工字块1006和双向间距感应器1002之间的间距为H1，位于双向间距感应器1002右侧的磁吸工字块1006和双向间距感应器1002之间的间距为H2，两者之间的间距误差值∆H=H1-H2，通过∆H的具体数值判断输入端频率转换的误差，并且通过A1-H1和A2-H2的差值获取输入端频率转换的具体数值；
S633.在输入频率反馈结束后，测试检测单元9切断输入的传输，使得输入转换磁块1003失去磁性，磁吸工字块1006在恢复弹性件1005的作用下复位；
通过磁吸工字块1006复位后，利用复位后检测到的距离数值A1*和A2*对初始值进行迭代，并且计算出A1-A1*和A2-A2*的差值，判断复位误差，以保证后续数据验证的精确性；
S634.在双向间距感应器1002检测磁吸工字块1006复位完成后，测试检测单元9将对应JTAG端口的输出频率转换后传输至输出转换磁块1004，使得输出转换磁块1004产生相对应的磁性作用，进而对磁吸工字块1006进行吸附作用，增大磁吸工字块1006和双向间距感应器1002之间的间距，缓冲反馈单元10根据间距增大的数据，对频率数据进行反馈；
此时位于双向间距感应器1002左侧的磁吸工字块1006和双向间距感应器1002之间的间距为L1，位于双向间距感应器1002右侧的磁吸工字块1006和双向间距感应器1002之间的间距为L2，两者之间的间距误差值∆L=L1-L2，通过∆L的具体数值判断输出端频率转换的误差，并且通过A1*-L1和A2*-L2的差值获取输出端频率转换的具体数值；
S635.在数据频率反馈结束后，测试检测单元9切断输出频率转换的传输，使得输出转换磁块1004失去磁性，磁吸工字块1006在恢复弹性件1005的作用下复位；
通过磁吸工字块1006复位后，利用复位后检测到的距离数值A1**和A2**对初始值进行迭代，并且计算出A1-A1**和A2-A2**的差值，判断复位误差，以保证后续数据验证的精确性；
S636.测试访问端口控制器5在接收到缓冲反馈单元10反馈的JTAG端口输入和输出的测试频率数据后，对各自的双向数据进行误差验证，然后根据验证合格的数据调控比特流文件在各JTAG端口传输的频率，利用输入转换磁块1003和输出转换磁块1004的磁性作用，有效实现了对磁吸工字块1006的位置移动，进而通过双向间距感应器1002的辅助作用，便于对接口信号传输频率的变化进行验证和反馈，还能够根据双向的同时验算，对误差值进行判断，以此保证了测试反馈数据的精度和可靠性。
以上所述，仅为本申请结合当前实际需求采用的最佳实施方式，但本申请的保护范围并不局限于此。

Claims (10)

1.一种FPGA原型验证平台高效率接口配置方法，其特征在于，该方法涉及JTAG菊花链拓扑，所述JTAG菊花链拓扑包括有JTAG开发板、与JTAG开发板配合的外连测试器、分别安装在JTAG开发板和FPGA芯片上的JTAG端口和用于连接各JTAG端口的菊花链；
该方法具体包括如下步骤：
S1.将多个FPGA芯片按照菊花链的结构进行连接；
S2.在级联菊花链中的每个FPGA芯片上，将配置JTAG端口连接到下一个级联单元的JTAG端口；
S3.检查前序连接正确后，将最后一个FPGA芯片的配置JTAG端口连接到JTAG开发板上的JTAG端口；
S4.检查前序连接正确后，将外连测试器连接到JTAG开发板上的JTAG端口；
S5.在JTAG开发板打开FPGA设计工具，选择级联菊花链中的第一个FPGA芯片作为主控FPGA，并将其FPGA设计文件编译成比特流文件；
S6.将编译生成的比特流文件加载到与JTAG开发板连接的外连测试器中，利用外连测试器，对比特流文件进行频率验证；
S7.将频率验证完成的比特流文件加载到主控FPGA芯片中，该芯片将根据其配置JTAG端口连接到下一个FPGA芯片，以此类推，将比特流文件传递到整个级联菊花链中的所有FPGA芯片；
并且根据外连测试器产生的频率验证数据，JTAG开发板根据此数据对各JTAG端口传递的比特流文件进行适应性的降率调节；
S8.检查级联菊花链中的每个FPGA芯片是否已正确加载比特流文件，并可以正常工作。
2.根据权利要求1所述的一种FPGA原型验证平台高效率接口配置方法，其特征在于，所述JTAG开发板包括有核心逻辑处理器（1）和测试访问端口控制器（5），所述核心逻辑处理器（1）连接有边界扫描寄存器（7）和通过边界扫描寄存器（7）连接有边界扫描单元（8），所述边界扫描单元（8）连接有外部连接口（6）；
所述测试访问端口控制器（5）的输出端连接有指令寄存器（4），所述指令寄存器（4）并连有编辑寄存器（3）和调试仿真寄存器（2），所述调试仿真寄存器（2）、编辑寄存器（3）和指令寄存器（4）并联有一对JTAG端口，且边界扫描寄存器（7）与该JTAG端口相连接，所述测试访问端口控制器（5）连接有其他JTAG端口。
3.根据权利要求2所述的一种FPGA原型验证平台高效率接口配置方法，其特征在于，所述外连测试器包括有与测试访问端口控制器（5）JTAG端口相连接的边界扫描测试单元（81），所述边界扫描测试单元（81）连接有辅助寄存器（71），所述辅助寄存器（71）连接有测试检测单元（9），所述测试检测单元（9）连接有缓冲反馈单元（10）。
4.根据权利要求3所述的一种FPGA原型验证平台高效率接口配置方法，其特征在于，所述步骤S6对比特流文件进行频率验证的方法为：
S61.JTAG开发板的测试访问端口控制器（5）首先通过边界扫描测试单元（81）将编译的比特流文件传输至测试检测单元（9）内；
S62.测试检测单元（9）对比特流文件的传输频率进行测试；
S63.然后通过缓冲反馈单元（10）对测试数据进行处理和反馈，反馈至测试访问端口控制器（5）内。
5.根据权利要求2所述的一种FPGA原型验证平台高效率接口配置方法，其特征在于，所述JTAG端口包括有分别设置FPGA芯片和JTAG开发板上的TDO、TDI、TMS和TCK，且位于JTAG开发板上的TDO和TDI与位于FPGA芯片上的TDO和TDI通过菊花链形成一主一从的信号串联结构，位于JTAG开发板上的TMS和TCK与位于FPGA芯片上的TMS和TCK通过菊花链形成一主多从的信号并联结构。
6.根据权利要求5所述的一种FPGA原型验证平台高效率接口配置方法，其特征在于，所述JTAG端口还包括有设置在JTAG开发板上用于连接外连测试器的TRST。
7.根据权利要求5所述的一种FPGA原型验证平台高效率接口配置方法，其特征在于，所述TMS和TCK上均连接有缓冲器（11），且缓冲器（11）与测试访问端口控制器（5）相配合。
8.根据权利要求7所述的一种FPGA原型验证平台高效率接口配置方法，其特征在于，所述缓冲器（11）的输出端连接有缓冲电阻，且呈串联设置，所述FPGA芯片上连接有缓冲电容，且呈并联接地设置。
9.根据权利要求3所述的一种FPGA原型验证平台高效率接口配置方法，其特征在于，所述缓冲反馈单元（10）内设置有频率感应结构，所述频率感应结构包括有焊接在外连测试器上的参数验算框（1001），所述参数验算框（1001）左右两内壁均嵌接有与测试检测单元（9）相配合的输出转换磁块（1004），所述参数验算框（1001）前后两内壁均嵌接有与测试检测单元（9）相配合的输入转换磁块（1003），两个所述输入转换磁块（1003）相靠近一端固定连接有双向间距感应器（1002），所述参数验算框（1001）内滑动连接有一对分别位于双向间距感应器（1002）左右侧的磁吸工字块（1006），所述磁吸工字块（1006）左右两端均固定连接有恢复弹性件（1005），且恢复弹性件（1005）远离磁吸工字块（1006）一端分别与相对应的双向间距感应器（1002）和参数验算框（1001）内壁固定连接。
10.根据权利要求9所述的一种FPGA原型验证平台高效率接口配置方法，其特征在于，所述缓冲反馈单元（10）通过频率感应结构反馈验证参数的方法为：
S631.在缓冲反馈单元（10）未接收到测试检测单元（9）传输的测试频率时，输入转换磁块（1003）和输出转换磁块（1004）均不对磁吸工字块（1006）产生作用，进而在恢复弹性件（1005）的作用下，磁吸工字块（1006）和双向间距感应器（1002）之间的间距为初始值；
S632.通过测试检测单元（9）首先将对应JTAG端口的输入端频率转换成后传输至输入转换磁块（1003），使得输入转换磁块（1003）产生相对应的磁性作用，进而对磁吸工字块（1006）进行吸附作用，缩短磁吸工字块（1006）和双向间距感应器（1002）之间的间距，缓冲反馈单元（10）根据间距缩短的数值，对输入频率数据进行反馈；
S633.在输入频率反馈结束后，测试检测单元（9）切断输入频率转换的传输，使得输入转换磁块（1003）失去磁性，磁吸工字块（1006）在恢复弹性件（1005）的作用下复位；
S634.在双向间距感应器（1002）检测磁吸工字块（1006）复位完成后，测试检测单元（9）将对应JTAG端口的输出频率转换后传输至输出转换磁块（1004），使得输出转换磁块（1004）产生相对应的磁性作用，进而对磁吸工字块（1006）进行吸附作用，增大磁吸工字块（1006）和双向间距感应器（1002）之间的间距，缓冲反馈单元（10）根据间距增大的数据，对频率数据进行反馈；
S635.在数据频率反馈结束后，测试检测单元（9）切断输出频率转换的传输，使得输出转换磁块（1004）失去磁性，磁吸工字块（1006）在恢复弹性件（1005）的作用下复位；
S636.测试访问端口控制器（5）在接收到缓冲反馈单元（10）反馈的JTAG端口输入和输出的测试频率数据后，对各自的双向数据进行误差验证，然后根据验证合格的数据调控比特流文件在各JTAG端口传输的频率。
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