CN116666217A - 复合高电子迁移率晶体管及其制备方法 - Google Patents

复合高电子迁移率晶体管及其制备方法 Download PDF

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Abstract

本申请公开了一种复合高电子迁移率晶体管及其制备方法。复合高电子迁移率晶体管包括：第一区域和第二区域；衬底，一部分位于第一区域，另一部分位于第二区域；接触层，位于衬底的一侧，位于第一区域和/或第二区域，为第一半导体类型；第一外延层，位于接触层背离衬底的一侧；第一外延层包括第一部分和第二部分，第一部分位于第一区域，第二部分位于第二区域，第二部分包括朝背离衬底方向的第一凹槽；接触部，位于第二区域，且设置于第一凹槽内，为第二半导体类型；第二外延层，位于第一区域，且设置于第一部分背离衬底的一侧；势垒层，位于第一区域，且设置于第二外延层背离衬底的一侧。本申请可以简化晶体管结构，降低制作工艺的复杂程度。

Description

复合高电子迁移率晶体管及其制备方法
技术领域
本申请涉及高电子迁移率晶体管技术领域，尤其涉及一种复合高电子迁移率晶体管及其制备方法。
背景技术
氮化镓高电子迁移率晶体管(GaN HEMT)具有高密度、高迁移率的二维电子气体(2DEG)作为沟道，其由AlGaN/GaN异质界面的独特极化性质所产生。由于在没有杂质掺杂的情况下产生自由电子，该沟道的迁移率可以超过1500cm2 V-1s-1。由于材料的高电场强度，可以在高达1013cm-2的浓度下实现对2DEG的控制，这比砷化镓和硅器件的浓度高一个数量级。GaN HEMT在低电阻和快速开关方面超过了硅器件的极限。
在使用GaN HEMT时，异常电路操作会对GaN HEMT施加过电压，GaN HEMT没有体二极管，所以没有通道让噪声能量流出，导致这种形式的晶体管易被过压破坏。通常会采用两种方式来避免GaN HEMT被击穿损坏。提高GaN HEMT的击穿电压，可以降低GaN HEMT被击穿的可能，但是会降低GaN HEMT的使用寿命。在GaN HEMT中集成保护器件，工艺复杂，需要更大的材料面积制作器件，这增加了成本。
发明内容
本申请实施例提供了一种复合高电子迁移率晶体管及其制备方法，能够在保护高电子迁移率晶体管的前提下，简化结构，降低制作工艺的复杂程度。
第一方面，本申请提出一种复合高电子迁移率晶体管，包括：互相连接的第一区域和第二区域；衬底，衬底的一部分位于第一区域，衬底的另一部分位于第二区域；接触层，位于衬底的一侧，接触层位于第一区域和/或第二区域；接触层为第一半导体类型的半导体；第一外延层，位于接触层背离衬底的一侧；第一外延层包括第一部分和第二部分，第一部分位于第一区域，第二部分位于第二区域，第二部分包括朝背离衬底方向的第一凹槽；接触部，位于第二区域，且设置于第一凹槽内；接触部为第二半导体类型的半导体；第二外延层，位于第一区域，且设置于第一部分背离衬底的一侧；势垒层，位于第一区域，且设置于第二外延层背离衬底的一侧。
根据本申请第一方面的实施例，还包括源极、栅极、漏极和帽结构；源极、栅极和漏极均位于势垒层背离衬底的一侧；帽结构设置于势垒层背离衬底的一侧；栅极位于帽结构背离衬底的一侧；源极、栅极、漏极、势垒层和第二外延层形成第一晶体管结构，接触部、第一外延层和接触层形成第二晶体管结构，第一晶体管结构的击穿电压大于第二晶体管结构的击穿电压
根据本申请第一方面的实施例，还包括：接触电极，位于第二区域，且设置于接触部背离衬底的一侧；接触电极与接触部接触连接，漏极与接触电极为一体结构。
根据本申请第一方面的实施例，还包括：接触电极，位于第二区域，且设置于接触部背离衬底的一侧；接触电极与接触部接触连接；第一信号线，漏极与接触电极通过第一信号线电连接，或，栅极与接触电极通过第一信号线电连接。
根据本申请第一方面的实施例，接触层包括P型半导体，接触部包括N型半导体。
根据本申请第一方面的实施例，接触层的一部分位于第一区域，接触层的另一部分位于第二区域；衬底包括第一过孔和接地电极，接地电极位于第一过孔；接地电极与接触层接触连接；接地电极位于第一区域和/或第二区域。
第二方面，本申请实施例提供一种复合高电子迁移率晶体管的制备方法，复合高电子迁移率晶体管包括互相连接的第一区域和第二区域；复合高电子迁移率晶体管的制备方法包括：提供衬底；在衬底的一侧，制备接触层，使所述接触层形成第一半导体类型的半导体；在接触层背离衬底的一侧，制备第一外延层，形成第一部分和第二部分；在第一外延层背离衬底的一侧，制备第二外延层；在第二外延层背离衬底的一侧，制备势垒层；在第二区域，刻蚀势垒层、第二外延层和部分的第一外延层，在第一外延层的第二部分形成第一凹槽；在第一凹槽制备接触部，使所述接触部形成第二半导体类型的半导体。
根据本申请第二方面的实施例，还包括：在势垒层背离衬底的一侧，制备帽层；刻蚀帽层形成帽结构；同时制备源极、栅极、漏极和接触电极；在势垒层背离衬底的一侧，制备源极和漏极；在帽结构背离衬底的一侧，制备栅极；在接触部背离衬底的一侧，制备接触电极，使接触电极与漏极形成一体结构。
根据本申请第二方面的实施例，还包括：在势垒层背离衬底的一侧，制备帽层；刻蚀帽层形成帽结构；同时制备源极、栅极、漏极和接触电极；在势垒层背离衬底的一侧，制备源极和漏极；在帽结构背离衬底的一侧，制备栅极；在接触部背离衬底的一侧，制备接触电极；制备第一信号线，使漏极和接触电极通过第一信号线电连接。
根据本申请第二方面的实施例，还包括：在势垒层背离衬底的一侧，制备帽层；刻蚀帽层形成帽结构；同时制备源极、栅极、漏极和接触电极；在势垒层背离衬底的一侧，制备源极和漏极；在帽结构背离衬底的一侧，制备栅极；在接触部背离衬底的一侧，制备接触电极；制备第一信号线，使栅极和接触电极通过第一信号线电连接。
本申请实施例提供的复合高电子迁移率晶体管及其制备方法中，在第一区域第二外延层和势垒层能够用于形成高电子迁移率晶体管，在第二区域，接触层、第一外延层和接触部能够用于形成P-N晶体管，从而当本申请实施例的高电子迁移率晶体管受到异常的电压时，第二区域形成的P-N晶体管可以先于第一区域形成的高电子迁移率晶体管，发生非破坏雪崩击穿，从而保护高电子迁移率晶体管。在本申请实施例的复合高电子迁移率晶体管中，接触层在第一区域和第二区域均整层设置，在制备接触部时降低了对位的需求，从而降低了本申请实施例的复合高电子迁移率晶体管的制作难度。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单地介绍，显而易见地，下面所描述的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请一实施例的复合高电子迁移率晶体管的一种结构示意图。
图2是本申请一实施例的复合高电子迁移率晶体管的另一种结构示意图。
图3是本申请一实施例的复合高电子迁移率晶体管的另一种结构示意图。
图4是本申请一实施例的复合高电子迁移率晶体管的制备方法的一种流程图。
图5是本申请一实施例的复合高电子迁移率晶体管的制备方法的步骤S1对应的一种结构示意图。
图6是本申请一实施例的复合高电子迁移率晶体管的制备方法的步骤S2对应的一种结构示意图。
图7是本申请一实施例的复合高电子迁移率晶体管的制备方法的步骤S3对应的一种结构示意图。
图8是本申请一实施例的复合高电子迁移率晶体管的制备方法的步骤S4对应的一种结构示意图。
图9是本申请一实施例的复合高电子迁移率晶体管的制备方法的步骤S5对应的一种结构示意图。
图10是本申请一实施例的复合高电子迁移率晶体管的制备方法的步骤S6对应的一种结构示意图。
图11是本申请一实施例的复合高电子迁移率晶体管的制备方法的步骤S7对应的一种结构示意图。
图12是本申请一实施例的复合高电子迁移率晶体管的制备方法的对应的一种结构示意图。
图13是本申请一实施例的复合高电子迁移率晶体管的制备方法的对应的另一种结构示意图。
图14是本申请一实施例的复合高电子迁移率晶体管的制备方法的对应的另一种结构示意图。
附图标记：
1、衬底；
2、接触层；
3、第一外延层；31、第一部分；32、第二部分；321、第一凹槽；
4、第二外延层；
5、接触部；
6、势垒层；
71、源极；72、漏极；73、栅极；74、接触电极；75、帽结构；76、第一信号线；
81、第一过孔；82\接地电极；
A1、第一区域；A2、第二区域。
具体实施方式
下面将详细描述本申请的各个方面的特征和示例性实施例。在下面的详细描述中，提出了许多具体细节，以便提供对本申请的全面理解。但是，对于本领域技术人员来说很明显的是，本申请可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本申请的示例来提供对本申请的更好的理解。
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将结合附图对实施例进行详细描述。
诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
应当理解，在描述部件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将部件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
另外，本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。
应理解，在本申请实施例中，“与A相应的B”表示B与A相关联，根据A可以确定B。但还应理解，根据A确定B并不意味着仅仅根据A确定B，还可以根据A和/或其它信息确定B。
申请人发现，为了避免氮化镓高电子迁移率晶体管(GaN HEMT)因异常电路操作产生的过电压击穿损坏，通常会采用两种方式。
第一种方式中，会通过调整GaN HEMT中各层的厚度，以及掺加的成分的比例，来提高GaN HEMT的击穿电压。但是GaN HEMT是利用材料极性产生二维电子气作为沟道，其极性受应力和电场影响，高压状态会影响材料的极性和应力，触发GaN材料中的缺陷，引起GaN材料物理上退化且不可逆，从而限制了GaN HEMT的使用寿命。
第二中方式中，会将保护器件与GaN HEMT集成在一起，在材料面积更大的衬底基板上，分别制作GaN HEMT和瞬态电压抑制器，再将二者并联，例如，并联反向肖特基二极管(SBD)。但是，制备的过程相当于分别GaN HEMT制备过程和SBD的制备过程，不仅工艺繁琐，而且两个制备光程所需的掩膜板(mask)过多，也会增加成本。此外在并联时引入的电路也容易影响器件的性能。
鉴于上述分析，申请人提出了一种复合高电子迁移率晶体管，包括第一区域和第二区域。其中，衬底在第一区域和第二区域延伸。第一外延层包括位于第一区域的第一部分和位于第二区域的第二部分。第二外延层、势垒层位于第一区域，用于形成高电子迁移率晶体管。接触部位于第二区域，设置在第二部分的第一凹槽内，并与第二部分和接触层形成晶体管结构。当出现异常电压下时，第二区域内的晶体管结构可以先发生非破坏雪崩击穿，从而保护第一区域内的高电子迁移率晶体管。同时，由于接触层在第一区域和第二区域均整层设置，使得粗略控制接触部的位置能够形成晶体管结构，简化了本申请实施例的复合高电子迁移率晶体管。在制备接触部时降低了对位的需求，从而降低了本申请实施例的复合高电子迁移率晶体管的制作难度，也能欧降低制作成本。
图1是本申请一实施例的复合高电子迁移率晶体管的一种结构示意图。图2是本申请一实施例的复合高电子迁移率晶体管的另一种结构示意图。图3是本申请一实施例的复合高电子迁移率晶体管的另一种结构示意图。
请参阅图1至图3，本申请实施例提供了一种复合高电子迁移率晶体管，包括：互相连接的第一区域A1和第二区域A2；衬底1，衬底1的一部分位于第一区域A1，衬底1的另一部分位于第二区域A2；接触层2，位于衬底1的一侧，接触层2位于第一区域A1和/或第二区域A2；接触层2为第一半导体类型的半导体；第一外延层3，位于接触层2背离衬底1的一侧；第一外延层3包括第一部分31和第二部分32，第一部分31位于第一区域A1，第二部分32位于第二区域A2，第二部分32包括第一凹槽321，第一凹槽321朝向背离衬底1的方向设置；接触部5，位于第二区域A2，且设置于第二部分32背离衬底1的一侧；接触部5为第二半导体类型的半导体；；第二外延层4，位于第一区域A1，且设置于第一部分31背离衬底1的一侧；势垒层6，位于第一区域A1，且设置于第二外延层4背离衬底1的一侧。
本申请实施例中，第一区域A1和第二区域A2是相邻的两个区域，在第一区域A1内形成第一晶体管结构，也就是GaN HEMT，在第二区域A2形成第二晶体管结构，也就是P-N二极管。
衬底1作为其他膜层的载体使用。示例性地，衬底1可以采用碳化硅(SiC)衬底1。衬底1在本申请实施例的复合高电子迁移率晶体管的整个区域内延伸，且厚度均匀，也就是说，衬底1的一部分位于第一区域A1，衬底1的另一部分位于第二区域A2，分别用来从承载第一晶体管结构和第二晶体管结构。
接触层2为第一半导体类型的半导体，示例性地，可以为P型半导体，作为接地的P型欧姆接触使用。接触层2可以位于第一区域A1，也可以位于第二区域A2，也可以一部分位于第一区域A1，另一部分为与第二区域A2。
第一外延层3在本申请实施例的复合高电子迁移率晶体管的整个区域内延伸，第一部分31位于第一区域A1，第二部分32位于第二区域A2。示例性地，第一外延层3可以采用SiC材料。第二部分32设有第一凹槽321，用于容纳接触部5。第二部分32除去第一凹槽321的区域，其余区域可以与第一部分31的厚度相等。
接触部5为第二半导体类型的半导体，示例性地，可以为N型半导体，作为N型欧姆接触使用。接触部5设置在第二区域A2，且设置于第二部分32的第一凹槽321内。此时，在第二区域A2，接触部5、第一外延层3的第二部分32和接触层2，形成第二晶体管结构，也就是P-N二极管。考虑到接触层2用作第二晶体管结构的P型欧姆接触使用，因此，在厚度方向上，作为N型欧姆接触的接触部5总能作为P型接触的接触层2形成第二晶体管结构，从而降低了第二晶体管结构的复杂程度，也降低了接触部5的制作难度。
在第一区域A1，设置于第一部分31背离衬底1的一侧的第二外延层4和势垒层6可以用于形成第一晶体管结构，也就是GaN HEMT。示例性地，第二外延层4可以采用氮化镓(GaN)材料，势垒层6可以采用氮化铝镓(AlGaN)材料。
本申请实施例中，通过层结构的设置充分地利用了本申请实施例的复合高电子迁移率晶体管的面内空间，在第二区域A2形成了结构简单的第二晶体管结构。当电压异常时，位于第二区域A2的第二晶体管结构会发生非破坏雪崩击穿，从而保护位于第一区域A1的第一晶体管结构。
进一步地，接触层2包括P型半导体，接触部5包括N型半导体。
接触层2为P型半导体，作为接地的P型欧姆接触使用。接触部5为N型半导体，作为N型欧姆接触使用。接触层2和接触部5用于形成第二晶体管结构，使第二晶体管结构为P-N二极管，并限制了第二晶体管结构的并联方向。当电压异常时，位于第二区域A2的第二晶体管结构会发生非破坏雪崩击穿，从而保护位于第一区域A1的第一晶体管结构。
进一步地，继续参阅图1至图3，本申请实施例的复合高电子迁移率晶体管还包括源极71、栅极73、漏极72和帽结构75；源极71、栅极73和漏极72均位于势垒层6背离衬底1的一侧；帽结构75，位于第一区域A1，且设置于势垒层6背离衬底1的一侧；栅极73位于帽结构75背离衬底1的一侧；源极71、栅极73、漏极72、势垒层6和第二外延层4形成第一晶体管结构，接触部5、第一外延层3和接触层2形成第二晶体管结构，第一晶体管结构的击穿电压大于第二晶体管结构的击穿电压。
在第一区域A1，源极71、栅极73和漏极72通常设置在势垒层6背离衬底1的一侧，此时，源极71、栅极73、漏极72、势垒层6和第二外延层4形成第一晶体管结构，也就是GaNHEMT。第二区域A2，接触部5、第一外延层3和接触层2形成第二晶体管结构，也就是P-N二极管。需要说明的是，在制备栅极73时，应当先在势垒层6背离衬底1的一侧制备帽结构75，再在帽结构75背离衬底1的一侧制备栅极73。
第一晶体管结构的击穿电压大于第二晶体管结构的击穿电压，能够在第二晶体管结构发生非破坏雪崩击穿时保护第一晶体管结构。可以通过调整第二部分32的厚度、调整第一外延层3掺杂的比例，来调整第二晶体管结构的击穿电压，以使第二晶体管结构的击穿电压小于第一晶体管结构的击穿电压。
进一步地，继续参阅图1，本申请实施例的复合高电子迁移率晶体管还包括：接触电极74，位于第二区域A2，且设置于接触部5背离衬底1的一侧；接触电极74与接触部5接触连接；第一信号线76，漏极72与接触电极74通过第一信号线76电连接。
接触电极74位于第二区域A2，与接触部5接触，并形成电连接。漏极72与接触电极74通过第一信号线76电连接，使得第一晶体管结构和第二晶体管结构并联。当本申请实施例的复合高电子迁移率晶体管受到异常电压时，第一晶体管结构会优先发生非破坏的雪崩击穿，从而保护第二晶体管结构。
进一步地，继续参阅图2，本申请实施例的复合高电子迁移率晶体管还包括：接触电极74，位于第二区域A2，且设置于接触部5背离衬底1的一侧；接触电极74与接触部5接触连接，漏极72与接触电极74为一体结构。
接触电极74位于第二区域A2，与接触部5接触，并形成电连接。接触电极74在厚度方向延伸至势垒层6背离衬底1的一面，并与栅极73形成一体结构。在使得第一晶体管结构和第二晶体管结构形成并联的同时，一体的漏极72和接接触电极74，可以降低寄生电感等寄生电学参数，从而提高本申请实施例的复合高电子迁移率晶体管可靠性。
进一步地，继续参阅图3，本申请实施例的复合高电子迁移率晶体管还包括：帽结构75，位于第一区域A1，且设置于势垒层6背离衬底1的一侧；栅极73位于帽结构75背离衬底1的一侧；接触电极74，位于第二区域A2，且设置于接触部5背离衬底1的一侧；接触电极74与接触部5接触连接；第一信号线76，栅极73与接触电极74通过第一信号线76电连接。
帽结构75位于势垒层6背离衬底1的一侧，栅极73位于帽结构75背离衬底1的一侧。接触电极74位于第二区域A2，与接触部5接触，并形成电连接。栅极73与接触电极74通过第一信号线76电连接，使得第一晶体管结构和第二晶体管结构并联。当本申请实施例的复合高电子迁移率晶体管中，栅极73与源极71之间加载大电压或者持续电应力时，栅极73金属与GaN之间会发生载流子的注入和隧穿现象，使栅极73被击穿。栅极73受到异常电压时，第一晶体管结构会优先发生非破坏的雪崩击穿，从而保护第二晶体管结构，降低栅极73被击穿的风险。进一步地，继续参阅图1至图3，接触层2的一部分位于第一区域A1，接触层2的另一部分位于第二区域A2；衬底1包括第一过孔81和接地电极82，接地电极82位于第一过孔81；接地电极82与接触层2接触连接。
接触层2在本申请实施例的复合高电子迁移率晶体管的整个区域内延伸，且厚度均匀，也就是说，接触层2的一部分位于第一区域A1，接触层2的另一部分位于第二区域A2。
接地电极82与接触层2接触，并形成电连接，使得接触层2可以接地。使接触层2接地，可以降低产生背栅效应的可能性。由于接触层2在第一区域A1和第二区域A2延伸，所以第一过孔81的位置可以不做限定，因此可以降低过孔的制作难度。
图4是本申请一实施例的复合高电子迁移率晶体管的制备方法的一种流程图。
请参阅图4，本申请实施例还提供了一种复合高电子迁移率晶体管的制备方法，制备的复合高电子迁移率晶体管具有互相连接的第一区域A1和第二区域A2。
本申请实施例的复合高电子迁移率晶体管的制备方法包括：
S1、提供衬底1。
图5是本申请一实施例的复合高电子迁移率晶体管的制备方法的步骤S1对应的一种结构示意图。
请参阅图5，并结合图4，可以直接制备SiC衬底1，并使衬底1的一部分位于第一区域A1，另一部分位于第二区域A2。
S2、制备接触层2。
图6是本申请一实施例的复合高电子迁移率晶体管的制备方法的步骤S2对应的一种结构示意图。
请参阅图6，并结合图4，在衬底1的一侧通过离子注入或生长的方法形成重掺的接触层2，使接触层2形成第一半导体类型的半导体。示例性地，第一半导体类型的半导体可以为P型半导体，使接触层2形成P型欧姆接触。接触层2可以位于第一区域A1和/或第二区域A2。
S3、制备第一外延层3。
图7是本申请一实施例的复合高电子迁移率晶体管的制备方法的步骤S3对应的一种结构示意图。
请参阅图7，并结合图4，在接触层2背离衬底1的一侧，生长SiC外延层，形成第一外延层3。第一外延层3的第一部分31位于第一区域A1，第二部分32位于第二区域A2。
S4、制备第二外延层4。
图8是本申请一实施例的复合高电子迁移率晶体管的制备方法的步骤S4对应的一种结构示意图。
请参阅图8，并结合图4，在第一外延层3背离衬底1的一侧，生长GaN外延层，形成第二外延层4。第二外延层4的一部分位于第一区域A1，另一部分位于第二区域A2。
S5、制备势垒层6。
图9是本申请一实施例的复合高电子迁移率晶体管的制备方法的步骤S5对应的一种结构示意图。
请参阅图9，并结合图4，在第一外延层3背离衬底1的一侧，生长AlGaN势垒层6。势垒层6的一部分位于第一区域A1，另一部分位于第二区域A2。
S6、刻蚀势垒层6、第二外延层4和部分的第一外延层3。
图10是本申请一实施例的复合高电子迁移率晶体管的制备方法的步骤S6对应的一种结构示意图。
请参阅图10，并结合图4，在第二区域A2，对势垒层6、第二外延层4和部分的第一外延层3进行刻蚀。势垒层6、第二外延层4剩下的部分位于第一区域A1。第一外延层3在第一区域A1的第一部分31依然保留，第二部分32在第二区域A2被刻蚀了一部分，形成第一凹槽321。此时，第一外延层3的第二部分32起到刻蚀停止的作用，在第二区域A2内，第二部分32相对势垒层6、第二外延层4暴露。
S7、制备接触部5。
图11是本申请一实施例的复合高电子迁移率晶体管的制备方法的步骤S7对应的一种结构示意图。
请参阅图11，并结合图4，在第一凹槽321内，制备接触部5，使接触部5形成第二半导体类型的半导体。示例性地，第二半导体类型的半导体可以为N型半导体，使接触部5形成N型欧姆接触。此时，接触部5、第一外延层3和接触层2，形成P-N晶体管。
由于步骤S2至步骤S5可以采用相同形状的掩膜板，步骤S6和步骤S7可以采用相同形状的掩膜板，因此，本申请实施例的复合高电子迁移率晶体管的制备方法可以减少不同形状掩膜板的使用，从而简化复合高电子迁移率晶体管的制备方法，降低成本。
需要说明的是，在步骤S7后，应该对衬底1进行刻蚀，以形成第一过孔81。再在第一过孔81内制备接地电极82，使接地电极82与接触层2接触并电连接。从而使得接触层2接地，降低产生背栅效应的可能性。
图12是本申请一实施例的复合高电子迁移率晶体管的制备方法的对应的一种结构示意图。
进一步地，请参阅图12，本申请实施例的复合高电子迁移率晶体管的制备方法还包括：在势垒层6背离衬底1的一侧，制备帽层；刻蚀帽层形成帽结构75；同时制备源极71、栅极73、漏极72和接触电极74；在势垒层6背离衬底1的一侧，制备源极71和漏极72；在帽结构75背离衬底1的一侧，制备栅极73；在接触部5背离衬底1的一侧，制备接触电极74；制备第一信号线76，使漏极72和接触电极74通过第一信号线76电连接。
帽层可以采用GaN材料。制作帽层，刻蚀帽层形成帽结构75，可以在步骤S5和步骤S6之间进行，也可以在步骤S7后进行。制备源极71、栅极73、漏极72和接触电极74可以在步骤S7后进行。接触电极74位于第二区域A2，与接触部5接触，并形成电连接。漏极72与接触电极74通过第一信号线76电连接，使得第一晶体管结构和第二晶体管结构并联。当本申请实施例的复合高电子迁移率晶体管受到异常电压时，第一晶体管结构会优先发生非破坏的雪崩击穿，从而保护第二晶体管结构。
图13是本申请一实施例的复合高电子迁移率晶体管的制备方法的对应的另一种结构示意图。
进一步地，请参阅图13，本申请实施例的复合高电子迁移率晶体管的制备方法还包括：在势垒层6背离衬底1的一侧，制备帽层；刻蚀帽层形成帽结构75；同时制备源极71、栅极73、漏极72和接触电极74；在势垒层6背离衬底1的一侧，制备源极71和漏极72；在帽结构75背离衬底1的一侧，制备栅极73；在接触部5背离衬底1的一侧，制备接触电极74，使接触电极74与漏极72形成一体结构。
帽层可以采用GaN材料。制作帽层，刻蚀帽层形成帽结构75，可以在步骤S5和步骤S6之间进行，也可以在步骤S7后进行。制备源极71、栅极73、漏极72和接触电极74可以在步骤S7后进行。接触电极74位于第二区域A2，与接触部5接触，并形成电连接。接触电极74在厚度方向延伸至势垒层6背离衬底1的一面，并与栅极73形成一体结构。在使得第一晶体管结构和第二晶体管结构形成并联的同时，一体的漏极72和接接触电极74，可以降低寄生电感等寄生电学参数，从而提高本申请实施例的复合高电子迁移率晶体管可靠性。
图14是本申请一实施例的复合高电子迁移率晶体管的制备方法的对应的另一种结构示意图。
进一步地，请参阅图14，本申请实施例的复合高电子迁移率晶体管的制备方法还包括：在势垒层6背离衬底1的一侧，制备帽层；刻蚀帽层形成帽结构75；同时制备源极71、栅极73、漏极72和接触电极74；在势垒层6背离衬底1的一侧，制备源极71和漏极72；在帽结构75背离衬底1的一侧，制备栅极73；在接触部5背离衬底1的一侧，制备接触电极74；制备第一信号线76，使栅极73和接触电极74通过第一信号线76电连接。
帽层可以采用GaN材料。制作帽层，刻蚀帽层形成帽结构75，可以在步骤S5和步骤S6之间进行，也可以在步骤S7后进行。制备源极71、栅极73、漏极72和接触电极74可以在步骤S7后进行。栅极73与接触电极74通过第一信号线76电连接，使得第一晶体管结构和第二晶体管结构并联。当本申请实施例的复合高电子迁移率晶体管中，栅极73与源极71之间加载大电压或者持续电应力时，栅极73金属与GaN之间会发生载流子的注入和隧穿现象，使栅极73被击穿。栅极73受到异常电压时，第一晶体管结构会优先发生非破坏的雪崩击穿，从而保护第二晶体管结构，降低栅极73被击穿的风险。
综上所述，本申请实施例提供的复合高电子迁移率晶体管及其制备方法中，在第一区域第二外延层和势垒层能够用于形成高电子迁移率晶体管，在第二区域，接触层、第一外延层和接触部能够用于形成P-N晶体管，从而当本申请实施例的高电子迁移率晶体管受到异常的电压时，第二区域形成的P-N晶体管可以先于第一区域形成的高电子迁移率晶体管，发生非破坏雪崩击穿，从而保护高电子迁移率晶体管。在本申请实施例的复合高电子迁移率晶体管中，接触层在第一区域和第二区域均整层设置，在制备接触部时降低了对位的需求，从而降低了本申请实施例的复合高电子迁移率晶体管的制作难度。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (10)

1.一种复合高电子迁移率晶体管，其特征在于，包括：
互相连接的第一区域和第二区域；
衬底，所述衬底的一部分位于所述第一区域，所述衬底的另一部分位于所述第二区域；
接触层，位于所述衬底的一侧，所述接触层位于所述第一区域和/或所述第二区域；所述接触层为第一半导体类型的半导体；
第一外延层，位于所述接触层背离所述衬底的一侧；所述第一外延层包括第一部分和第二部分，所述第一部分位于所述第一区域，所述第二部分位于所述第二区域，所述第二部分包括朝背离所述衬底方向的第一凹槽；
接触部，位于所述第二区域，且设置于所述第一凹槽内；所述接触部为第二半导体类型的半导体；
第二外延层，位于所述第一区域，且设置于所述第一部分背离所述衬底的一侧；
势垒层，位于所述第一区域，且设置于所述第二外延层背离所述衬底的一侧。
2.根据权利要求1所述的复合高电子迁移率晶体管，其特征在于，还包括源极、栅极、漏极和帽结构；所述源极、所述栅极和所述漏极均位于所述势垒层背离所述衬底的一侧；所述帽结构设置于所述势垒层背离所述衬底的一侧；所述栅极位于所述帽结构背离所述衬底的一侧；
所述源极、所述栅极、所述漏极、所述势垒层和所述第二外延层形成第一晶体管结构，所述接触部、所述第一外延层和所述接触层形成第二晶体管结构，所述第一晶体管结构的击穿电压大于所述第二晶体管结构的击穿电压。
3.根据权利要求2所述的复合高电子迁移率晶体管，其特征在于，还包括：
接触电极，位于所述第二区域，且设置于所述接触部背离所述衬底的一侧；所述接触电极与所述接触部接触连接，所述漏极与所述接触电极为一体结构。
4.根据权利要求2所述的复合高电子迁移率晶体管，其特征在于，还包括：
接触电极，位于所述第二区域，且设置于所述接触部背离所述衬底的一侧；所述接触电极与所述接触部接触连接；
第一信号线，所述漏极与所述接触电极通过所述第一信号线电连接，或，所述栅极与所述接触电极通过所述第一信号线电连接。
5.根据权利要求1所述的复合高电子迁移率晶体管，其特征在于，所述接触层包括P型半导体，所述接触部包括N型半导体。
6.根据权利要求1所述的复合高电子迁移率晶体管，其特征在于，所述接触层的一部分位于所述第一区域，所述接触层的另一部分位于所述第二区域；
所述衬底包括第一过孔和接地电极，所述接地电极位于所述第一过孔；所述接地电极与所述接触层接触连接；所述接地电极位于所述第一区域和/或所述第二区域。
7.一种复合高电子迁移率晶体管的制备方法，其特征在于，所述复合高电子迁移率晶体管包括互相连接的第一区域和第二区域；所述复合高电子迁移率晶体管的制备方法包括：
提供衬底；
在所述衬底的一侧，制备接触层，使所述接触层形成第一半导体类型的半导体；
在所述接触层背离所述衬底的一侧，制备第一外延层，形成第一部分和第二部分；
在所述第一外延层背离所述衬底的一侧，制备第二外延层；
在所述第二外延层背离所述衬底的一侧，制备势垒层；
在所述第二区域，刻蚀所述势垒层、所述第二外延层和部分的所述第一外延层，在所述第一外延层的所述第二部分形成第一凹槽；
在所述第一凹槽制备接触部，使所述接触部形成第二半导体类型的半导体。
8.根据权利要求7所述的复合高电子迁移率晶体管的制备方法，其特征在于，还包括：
在所述势垒层背离所述衬底的一侧，制备帽层；刻蚀所述帽层形成帽结构；
同时制备源极、栅极、漏极和接触电极；在所述势垒层背离所述衬底的一侧，制备所述源极和所述漏极；在所述帽结构背离所述衬底的一侧，制备所述栅极；在所述接触部背离所述衬底的一侧，制备所述接触电极，使所述接触电极与所述漏极形成一体结构。
9.根据权利要求7所述的复合高电子迁移率晶体管的制备方法，其特征在于，还包括：
在所述势垒层背离所述衬底的一侧，制备帽层；刻蚀所述帽层形成帽结构；
同时制备源极、栅极、漏极和接触电极；在所述势垒层背离所述衬底的一侧，制备所述源极和所述漏极；在所述帽结构背离所述衬底的一侧，制备所述栅极；在所述接触部背离所述衬底的一侧，制备所述接触电极；
制备第一信号线，使所述漏极和所述接触电极通过所述第一信号线电连接。
10.根据权利要求7所述的复合高电子迁移率晶体管的制备方法，其特征在于，还包括：
在所述势垒层背离所述衬底的一侧，制备帽层；刻蚀所述帽层形成帽结构；
同时制备源极、栅极、漏极和接触电极；在所述势垒层背离所述衬底的一侧，制备所述源极和所述漏极；在所述帽结构背离所述衬底的一侧，制备所述栅极；在所述接触部背离所述衬底的一侧，制备所述接触电极；
制备第一信号线，使所述栅极和所述接触电极通过所述第一信号线电连接。
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