CN116632133A - 半导体外延结构及led芯片 - Google Patents
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Abstract
本发明属于半导体技术领域，尤其涉及一种半导体外延结构及LED芯片，其中，半导体外延结构，包括半导体叠层：N型半导体层；有源层，设置于所述N型半导体层上；电子阻挡层，设置于所述有源层上，所述电子阻挡层为含Al的半导体层；缺陷阻挡层，设置于所述电子阻挡层上，所述缺陷阻挡层为不含Al的半导体层；P型半导体层，设置于所述缺陷阻挡层上。本发明能优化提升P型半导体层和电子阻挡层的生长界面，缓解两者之间的晶格失配，提高发光二极管的质量及光电性能。
Description
技术领域
本发明属于半导体技术领域，尤其涉及半导体外延结构及LED芯片。
背景技术
发光二极管（英文：Light Emitting Diode，简称：LED）是一种常用的发光器件，通过电子与空穴复合释放能量发光，可以高效地将电能转化为光能。发光二极管通常采用不同的半导体材料和结构，实现从紫外到红外的全色范围。
参看附图1，发光二极管的外延结构通常包括N型半导体层11’、有源层12’、电子阻挡层20’和P型半导体层13’。目前，电子阻挡层20’通常会采用AlGaN材料，然而，具有较高Al组分的电子阻挡层20’与P型半导体层13’之间存在严重的晶格失配缺陷，影响发光二极管的质量及光电性能。
为了解决上述的技术问题，具体技术方案如下：
根据本发明的第一方面，本发明提供了半导体外延结构，其特征在于，包括半导体叠层：N型半导体层；有源层，设置于所述N型半导体层上；电子阻挡层，设置于所述有源层上，所述电子阻挡层为含Al的半导体层；缺陷阻挡层，设置于所述电子阻挡层上，所述缺陷阻挡层为不含Al的半导体层；P型半导体层，设置于所述缺陷阻挡层上。
优选的，所述缺陷阻挡层包括InxGa1-xN层，其中， 0≤x≤1。
优选的，所述缺陷阻挡层包括InGaN层。
优选的，所述缺陷阻挡层的In组分含量为2%~20%。
优选的，所述缺陷阻挡层为非故意掺杂或者P型掺杂的半导体层。
优选的，所述缺陷阻挡层的厚度不大于50埃。
优选的，所述电子阻挡层的Al组分含量为5%~25%。
优选的，所述电子阻挡层靠近有源层一侧的Al组分含量最高，靠近缺陷阻挡层一侧的Al组分含量最低。
所述电子阻挡层的Al组分由有源层至缺陷阻挡层的方向上逐渐减小。
另一方面，本发明提供了一种具有前述任一半导体外延结构的LED芯片，其特征在于，还包括N电极和P电极，所述N电极与所述N型半导体层电连接，所述P电极与所述P型半导体层形成电连接。
本发明通过在P型半导体层与电子阻挡层之间设置不含Al的缺陷阻挡层，一方面，能优化提升P型半导体层和电子阻挡层的生长界面，缓解两者之间的晶格失配，阻挡位错的延伸，减少位错密度，提高发光二极管的质量及光电性能；另一方面，能维持并提升空穴的注入量，进一步提高发光二极管的发光效率。
附图说明
图1是现有技术提供的一种半导体外延结构的剖视结构示意图。
图2是本发明实施例提供的一种半导体外延结构的剖视结构示意图。
图3是本发明实施例提供的一种LED芯片的剖视结构示意图。
附图标注：
11’、N型半导体层； 12’、有源层 ；13’、P型半导体层；20’、电子阻挡层； 60’、衬底；
11、N型半导体层；12、有源层；13、P型半导体层；20、电子阻挡层；30、缺陷阻挡层；40、应力释放层；51、N电极；52、P电极；60、衬底。
实施例
以下实施例将随着附图说明本发明的概念，在附图或说明中，相似或相同的部分使用相同的标号，并且在附图中，元件的形状或厚度可扩大或缩小。需特别注意的是，图中未绘示或说明书未描述的元件，可以是熟悉此技术的人士所知的形式。
在以下实施例中，用于指示方向的用语，例如“上”、“下”，“前”、“后”、“左”、和“右”，仅指在附图中的方向。因此，方向性用语是用于说明而不是限制本发明。
图2是本发明实施例提供的一种半导体外延结构的剖视结构示意图。
参看附图2，在本实施例中，半导体外延结构至少包括半导体叠层，半导体叠层包括N型半导体层11、有源层12、电子阻挡层20和P型半导体层13。
半导体叠层可以形成于衬底60上。该衬底60具有足够厚的厚度，用以支撑位于其上半导体叠层。衬底60可以由导电材料或者绝缘材料制成，其制作材料可以选自Al2O3、SiO2、SiC、Si、GaAs以及晶格常数接近于半导体层的氧化物中的任意之一。为了提高衬底60的出光效率，还可以对其进行图形化处理，在其表面形成一系列凹凸结构。需要说明的是，衬底60可以在后续工艺中被减薄或者移除。
N型半导体层11，用以提供电子。该N型半导体层11可以为III-V族化合物形成的半导体层，优选N型半导体层11材料为GaN。N型半导体层11中掺杂n型杂质，n型杂质例如Si，但不限于Si。进一步的，N型半导体层11可以为多层结构，其中，部分层可以是实质上未掺杂的半导体层，但N型半导体层11整体上呈现出n型掺杂。
有源层12，设置于N型半导体层11上。该有源层12为发光二极管实际的发光区域，是电子和空穴复合提供光辐射的区域，发光的颜色取决于有源层12的材料。有源层12是由量子阱层和量子垒层交替层叠形成的单量子阱或者多量子阱结构，量子阱层的能隙低于量子垒层的能隙。单个量子阱结构可以为InGaN阱层和GaN垒层，或者为InGaN阱层和AlGaN垒层。
电子阻挡层20，设置于有源层12上。该电子阻挡层20采用含Al的半导体层,例如，AlGaN层，利用较高Al组分含量能提高势垒高度的特性，以实现阻挡电子从有源层12中溢流而出的效果。然而，高Al组分含量的电子阻挡层20存在如下缺陷：（1）在阻挡电子溢流的同时，同样会阻挡空穴的注入，导致内量子效率的降低；（2）Al组分含量越高，越容易导致缺陷的产生。
因此，在一实施例中，电子阻挡层20可以采用较低的Al组分含量，在保障其电子阻挡的能力的同时，尽可能的减小对空穴注入的影响。优选，电子阻挡层20的Al组分含量为5%~25%。在另一实施例中，电子阻挡层20内的Al组分含量可以不保持恒定，优选，电子阻挡层20靠近有源层12一侧的Al组分含量最高，靠近缺陷阻挡层30一侧的Al组分含量最低。进一步优选，电子阻挡层20的Al组分由有源层12至缺陷阻挡层30的方向上逐渐减小，其可以是渐变式减小，可以是均匀渐变式减小，也可以是梯度渐变式减小。如此，能使得电子阻挡层20在靠近有源层12的部分具有较好的电子阻挡能力，而在远离有源层12的部分具有较好的生长质量，利于改善晶格失配的缺陷，且能减小对空穴注入的影响。
P型半导体层13，设置于电子阻挡层20上，用以提供空穴。该P型半导体层13可以为III-V族化合物形成的半导体层，优选P型半导体层13材料为GaN。P型半导体层13中掺杂p型杂质，p型杂质例如Mg，但不限于Mg。
在另一实施例中，在P型半导体层13上方还具有P型接触层（图未示出），该P型接触层位于半导体外延结构的最上层，其具有较高的P型掺杂浓度，其掺杂浓度大于P型半导体层13的掺杂浓度，具有较低的接触电阻，以作为欧姆接触层。
在本实施例中，半导体叠层还包括缺陷阻挡层30，该缺陷阻挡层30设置于电子阻挡层20与P型半导体层13之间。通过在电子阻挡层20和P型半导体层13之间插入一不含Al组分的缺陷阻挡层30，以改善电子阻挡层20与P型半导体层13之间的晶格失配的缺陷。之所以不采用含Al组分的缺陷阻挡层30，是因为含Al组分的缺陷阻挡层30（例如AlN）具有较小的晶格系数，其与电子阻挡层20及P型半导体层13的晶格系数差异较大，无法改善晶格失配的缺陷，反而会加剧缺陷、位错的产生。除此之外，Al组分会提高势垒高度，使得P型半导体层13提供的空穴注入难度加大，且Al组分也会引入更多的碳杂质，继而影响其后续生长的P型半导体层13的晶体质量，从而严重降低内量子效率。
具体地，缺陷阻挡层30为非故意掺杂或者P型掺杂的半导体层。缺陷阻挡层30包括InxGa1-xN层，其中， 0≤x≤1。其中，若采用不具有In组分的缺陷阻挡层30，则需要生长较厚的P型半导体层13去填平，以得到表面平整的半导体外延结构；若采用具有In组分的缺陷阻挡层30，其优化电子阻挡层20和P型半导体层13的生长界面效果更优，晶格质量更优，无需生长较厚的厚度去填平，相应地能减薄P型半导体层13厚度10埃~50埃，以额外改善P型半导体层13吸光的缺陷，从而提高发光二极管的发光效率。因此，缺陷阻挡层30优选包括InGaN层。进一步优选，缺陷阻挡层30的In组分含量为2%~20%，使其具有更好的外延质量及发光效率。更具体地，缺陷阻挡层30只需要设置较薄的厚度，用于在电子阻挡层20和P型半导体层13的生长界面处阻挡缺陷、位错继续传播即可，同时，也能避免设置较厚的缺陷阻挡层30对出光造成影响。优选，缺陷阻挡层30的厚度不大于50埃。更一步优选，缺陷阻挡层30的厚度不大于30埃，经过实验验证，此厚度范围的缺陷阻挡层30的更利于优化提升P型半导体层13和电子阻挡层20的生长界面，且发光二极管的质量及光电性能更佳。
在其他实施例中，继续参看附图2，N型半导体层11和有源层12之间还可以生长应力释放层40，以释放N型半导体层11生长过程中产生的应力，还可以调节V型坑的大小，提高发光亮度。该应力释放层40可以是超晶格结构，例如由InGaN和GaN交替层叠形成的超晶格结构，也可以是单层结构。
本发明的另一实施例中，公开了上述半导体外延结构的制作方法，包括如下步骤：提供一衬底60，将衬底60进行清洁处理后，放入MOCVD机台中进行外延生长；在衬底60上采用MOCVD法生长半导体叠层，半导体叠层包括依次生长N型半导体层11、有源层12、电子阻挡层20、缺陷阻挡层30和P型半导体层13。
其中，缺陷阻挡层30的生长温度为800~1100℃，生长压力100~500Torr；P型半导体层13的生长温度为800~1100℃，生长压力100~500Torr。该缺陷阻挡层30的生长温度与P型半导体层13的生长温度可以相同，或者相接近，其差值在50℃之内。
在该实施例中，半导体叠层还可以通过分子束外延(MBE)、氢化物气相沉积法(HVPE)、物理气相沉积法或离子电镀方法等方式形成于衬底60上，本申请对其生长方法不做特定限制。
图3是本发明实施例提供的一种LED芯片的剖视结构示意图。参看附图3，本发明的另一实施例中，公开了基于上述半导体外延结构的LED芯片。该实施例的LED芯片还包括N电极51和P电极52，其中，N电极51位于N型半导体层11的上方，并与N型半导体层11形成电连接，P电极52位于P型半导体层13的上方，并与P型半导体层13形成电连接。接通外部电源后，电流会从P电极52注入LED芯片内，并流至N电极51，使得P型半导体层13的空穴向有源层迁移，并且N型半导体层11的电子向有源层12迁移，最终空穴和电子于有源层12内复合发光。
N电极51和P电极52可以在衬底60的同一侧，形成正装LED芯片或倒装LED芯片，也可以在衬底60的相对的两侧，形成垂直LED芯片，此时的衬底60为导电材料，或者将衬底60剥离，使N电极51直接与N型半导体层11远离有源层12一侧的表面直接接触。
为了促进电流的扩展，在P型半导体层13和P电极52之间可以插入透明导电层（图未示出），透明导电层一方面需要具有较好的电流扩展作用，同时需要材料的透光率高，尽可能地减少材料层的吸光。优选，透明导电层为ITO层。
同时，为了避免P电极52注入的电流以聚集形式垂直地进入有源层12，在透明导电层和P型半导体层13之间还可以插入电流阻挡层（图未示出），电流阻挡层的主要目的是阻挡P电极52注入的电流，因此电流阻挡层的位置通常位于P电极52的正下方，并且其形状和尺寸可以根据P电极52的形状和尺寸进行设计，只要达到能完全或者部分阻挡P电极52注入电流的效果即可。为了起到电流阻挡效果，电流阻挡层的材料通常是绝缘材料，例如SiO2、SiC、Si3N4等。优选，电流阻挡层为SiO2层。
本发明通过在P型半导体层13与电子阻挡层20之间设置不含Al的缺陷阻挡层30，一方面，能优化提升P型半导体层13和电子阻挡层20的生长界面，缓解两者之间的晶格失配，阻挡缺陷、位错的延伸，减少缺陷、位错密度，提高发光二极管的质量及光电性能；另一方面，能维持并提升空穴的注入量，进一步提高发光二极管的发光效率。经试验验证，本发明的LED芯片相比于现有技术的LED芯片，质量及光电性能均有提升，具体的，亮度提升有0.5mw，提升幅度达0.35%；VF4提升幅度达0.2%；ESD4K通过率提升幅度达0.4%。
应当理解的是，上述具体实施方案为本发明的优选实施例，本发明的范围不限于该实施例，凡依本发明所做的任何变更，皆属本发明的保护范围之内。
Claims (10)
1.半导体外延结构，其特征在于，包括半导体叠层：
N型半导体层；
有源层，设置于所述N型半导体层上；
电子阻挡层，设置于所述有源层上，所述电子阻挡层为含Al的半导体层；
缺陷阻挡层，设置于所述电子阻挡层上，所述缺陷阻挡层为不含Al的半导体层；
P型半导体层，设置于所述缺陷阻挡层上。
2.根据权利要求1所述的半导体外延结构，其特征在于，所述缺陷阻挡层包括InxGa1-xN层，其中， 0≤x≤1。
3.根据权利要求2所述的半导体外延结构，其特征在于，所述缺陷阻挡层包括InGaN层。
4.根据权利要求2或3所述的半导体外延结构，其特征在于，所述缺陷阻挡层的In组分含量为2%~20%。
5.根据权利要求1所述的半导体外延结构，其特征在于，所述缺陷阻挡层为非故意掺杂或者P型掺杂的半导体层。
6.根据权利要求1所述的半导体外延结构，其特征在于，所述缺陷阻挡层的厚度不大于50埃。
7.根据权利要求1所述的半导体外延结构，其特征在于，所述电子阻挡层的Al组分含量为5%~25%。
8.根据权利要求1所述的半导体外延结构，其特征在于，所述电子阻挡层靠近有源层一侧的Al组分含量最高，靠近缺陷阻挡层一侧的Al组分含量最低。
9.根据权利要求1或8所述的半导体外延结构，其特征在于，所述电子阻挡层的Al组分由有源层至缺陷阻挡层的方向上逐渐减小。
10.LED芯片，包括如权利要求1～9任一所述的半导体外延结构，其特征在于，还包括N电极和P电极，所述N电极与所述N型半导体层电连接，所述P电极与所述P型半导体层形成电连接。
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| SE01 | Entry into force of request for substantive examination | ||
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