CN116564374A - 驱动控制电路及存储器 - Google Patents

Abstract

本公开提供一种驱动控制电路及存储器。该驱动控制电路包括：第一存储体组驱动信号产生电路，输出的第一存储体组读出驱动信号包括基于读修改写操作产生的第一脉冲和基于第二次正常读操作产生的第二脉冲，读修改写操作和第二次正常读操作的目标操作存储体组均为存储器中的第一存储体组，第一次正常读操作的目标操作存储体组为存储器中的第二存储体组；第一驱动阻止反相信号产生电路，输出的第一驱动阻止反相信号用于阻止第一存储体组读出驱动信号在读修改写操作期间和第一次正常读操作期间将第一存储体组的数据传输至存储器的读写总线，并在第二次正常读操作期间失效以通过第一存储体组读出驱动信号将第一存储体组的数据传输至该读写总线。

Description

驱动控制电路及存储器

技术领域

本公开涉及集成电路控制技术领域，具体而言，涉及一种驱动控制电路及存储器。

背景技术

相关技术中，当写命令（用WR_CMD表示）为部分写命令时，会产生读修改写（Read-Modify-Write，RMW）操作。当部分写命令访问的存储体组（Bank Group，BG）与下一次正常读命令（表示为RD_CMD）访问的存储体组不同时，可能导致在读修改写操作期间的非正常读操作打开存储器的读写总线，而实际上在读修改写操作期间是不需要将访问的存储体组上读取的数据从读写总线读出的。

发明内容

本公开实施例提供了一种驱动控制电路，包括：第一存储体组驱动信号产生电路，其输出端输出第一存储体组读出驱动信号，所述第一存储体组读出驱动信号包括基于读修改写操作产生第一脉冲和基于第二次正常读操作产生的第二脉冲，所述第二次正常读操作为所述读修改写操作后的第一次正常读操作之后的操作，所述读修改写操作和所述第二次正常读操作的目标操作存储体组均为存储器中的第一存储体组，所述第一次正常读操作的目标操作存储体组为所述存储器中的第二存储体组；第一驱动阻止反相信号产生电路，其输出端输出的第一驱动阻止反相信号用于阻止所述第一存储体组读出驱动信号在所述读修改写操作期间和所述第一次正常读操作期间将所述第一存储体组的数据传输至所述存储器的读写总线，并在所述第二次正常读操作期间失效，以通过所述第一存储体组读出驱动信号将所述第一存储体组的数据传输至所述读写总线。

本公开实施例还提供了一种存储器，包括本公开任一实施例中的驱动控制电路。

附图说明

图1是相关技术中的驱动控制电路的时序示意图。

图2是本公开一示例性实施例的驱动控制电路的组成结构示意图。

图3是本公开另一示例性实施例的驱动控制电路的组成结构示意图。

图4是本公开一示例性实施例的第一初始读出驱动信号产生电路的组成结构示意图。

图5是本公开一示例性实施例的读写控制信号产生电路的组成结构示意图。

图6是本公开一示例性实施例的第一存储体组的读写总线驱动器的组成结构示意图。

图7是本公开又一示例性实施例的驱动控制电路的组成结构示意图。

图8是本公开一示例性实施例的驱动控制电路的驱动控制时序示意图。

图9是本公开一示例性实施例的存储器的组成结构示意图。

具体实施方式

附图仅为本公开的示意性图解，图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。下面结合附图对本公开实施方式提供的存储器进行详细说明。

相关技术中，写命令WR_CMD可以分为两种，一种是全写（JUST WRITE），另一种是部分写（PARTIAL WRITE）。部分写可以表示写入到存储器的存储阵列中的数据不够所需的位数（例如，所需位数假设为128位（bits），但本公开并不限定于此，仅用于举例说明）。但若存储器的错误校正码（Error Correcting Code，ECC）校验必须需要128位数据才能生成8位校验码，则此时需要先进行读操作，从存储阵列中读出128位的数据，然后通过待写入到存储阵列中的数据（不够128位）对该读出的128位的数据进行修改，然后将修改后得到的128位数据写入到存储阵列中，如此，形成RMW的操作过程。例如，以下几种情形可能产生RMW操作：数据掩码（Data Mask，DM）/只使用了存储器的部分DQ（数据信号）口（例如，8个DQ口只使用了4个DQ口，可以表示为X4）/OTF。其中OTF是一种突发类型（burst type），其可读取或写入其中一部分数据，例如对于BL（Burst Length，突发长度）32 OTF而言，可以表示BL16 inBL32 OTF，即在突发类型为OTF时，BL32作BL16使用。再例如，还可以包括BC（burst chop，突发突变）8 OTF。RMW操作中读写会共享存储器的读写总线，一旦读出来的数据被释放到共享的存储器的读写总线上，有可能将即将写进来的数据覆盖掉，即使不会覆盖，也会让共享的存储器的读写总线有数据状态翻转（toggle），产生额外的功耗。

图1是相关技术中的驱动控制电路的时序示意图。半导体行业协会（JointElectron Device Engineering Council，JEDEC）的规范中规定了对于存储器而言，当前写命令WR_CMD和下一次读命令RD_CMD之间的时间间隔。例如，如图1所示，对于某些型号的存储器而言，在当前写命令WR_CMD访问的存储体组和下一次读命令RD_CMD访问的存储体组不同的情况下，该写命令和下一次读命令之间的时间间隔用tCCD_S_WTR表示，这里的S是short的简写，WTR是Write to Read的简写，例如tCCD_S_WTR为2.5ns（纳秒）。在当前写命令WR_CMD访问的存储体组和下一次读命令RD_CMD访问的存储体组相同的情况下，该写命令和下一次读命令之间的时间间隔用tCCD_L_WTR表示，这里的L是long的简写，例如tCCD_L_WTR为10ns。可以理解的是，这里的2.5ns和10ns仅用于举例说明，本公开并不限定于此，对于不同型号的存储器，所规定的时间间隔可以有所不同，但均满足tCCD_L_WTR大于tCCD_S_WTR。

在图1中，假设存储器控制器当前发出的写命令WR_CMD是部分写命令（即图1中WR_CMD中的2T长度的高电平脉冲，T为一个基本时钟周期（tCK，例如可以取值为0.625ns）的长度），且该部分写命令与该存储器控制器发送的下一次读命令RD_CMD访问存储器中的不同存储体组BG，因此，该部分写命令和下一次读命令之间的时间间隔为tCCD_S_WTR，即4tCK。图1中的部分写命令会产生RMW操作，该RMW操作中包括非正常读操作。所谓的非正常读操作是指不是由存储器控制器发出的读命令引起的读操作，且该读操作不需要通过存储器的读写总线将数据读出，与此对应的，正常读操作是指由存储器控制器发出的读命令引起的读操作，且该读操作需要通过存储器的读写总线将数据读出。为了避免将RMW操作引起的非正常读操作读出的数据通过数据总线读出，可以产生一个驱动阻止信号（DRV_BLOCK）来阻止在RMW操作期间，将该部分写命令访问的存储体组（例如假设为BGA，为了区分，称之为第一存储体组）中读出的数据通过数据总线读出。图1实施例中假设采用低电平有效的驱动阻止反相信号（用DRV_BLOCKB表示），来阻止在RMW操作期间将BGA中读出的数据通过数据总线读出，由此避免复写RMW待写入的数据，或者让存储器的读写总线翻转产生多余的功耗。其中，DRV_BLOCKB和DRV_BLOCK互为反相信号。

图1中，BUSDRV信号和BUSDRV_T信号均是驱动当前的部分写命令所访问的存储体组（例如BGA）的读写总线驱动器的读出驱动信号，可以输入至第一存储体组BGA的读写总线驱动器。其中，BUSDRV信号是指未受DRV_BLOCKB或DRV_BLOCK影响的读出驱动信号，BUSDRV_T信号是指对BUSDRV信号通过DRV_BLOCKB信号进行阻止之后得到的读出驱动信号。

图1中，在RMW引起的WR_CMD信号2T长度的高电平脉冲的上升沿，DRV_BLOCK从低电平跳变为高电平，与此同时，DRV_BLOCKB从高电平跳变为低电平；在下一次读操作RD_CMD信号2T长度的高电平脉冲的上升沿，DRV_BLOCK从高电平跳变为低电平，与此同时，DRV_BLOCKB从低电平跳变为高电平。BUSDRV信号包括一个4T长度的高电平脉冲。由于部分写命令和下一次读命令之间访问的是不同的存储体组，该部分写命令和该下一次读命令之间的时间间隔只有tCCD_S_WTR，从而会导致该DRV_BLOCKB提前从有效的低电平跳变为失效的高电平，即在RMW操作期间提前失效了，由此导致在RMW操作期间该BUSDRV_T信号存在一个高电平的脉冲，该高电平的脉冲会使得在RMW操作期间打开第一存储体组BGA的读写总线驱动器，可能会导致数据总线上的数据的覆写，或不必要的翻转。

基于上述技术问题，本公开实施例提供了一种驱动控制电路。

图2是本公开一示例性实施例的驱动控制电路的组成结构示意图。

如图2所示，该公开实施例的驱动控制电路20可以包括第一存储体组驱动信号产生电路201和第一驱动阻止反相信号产生电路202。

第一存储体组驱动信号产生电路201可以包括输出端，其输出端可以用于输出第一存储体组读出驱动信号（用BUSDRV表示）。第一存储体组读出驱动信号是指用于驱动第一存储体组的读写总线驱动器，以对第一存储体组中数据进行读出的驱动信号。第一存储体组读出驱动信号BUSDRV可以包括基于读修改写操作产生的第一脉冲和基于第二次正常读操作产生的第二脉冲。由于第一存储体组读出驱动信号BUSDRV对应第一存储体组的读写总线驱动器和第一存储体组，因此，第一存储体组读出驱动信号BUSDRV中不包括基于第一次正常读操作产生的脉冲，包括的是基于读修改写操作产生的第一脉冲和基于第二次正常读操作产生的第二脉冲，因为读修改写操作和第二次正常读操作访问的目标操作存储体组均为第一存储体组，第一次正常读操作访问的目标操作存储体组为第二存储体组。

第二次正常读操作为读修改写操作后的第一次正常读操作之后的操作。其中读修改写操作是指由部分写命令引起的RMW操作，该RMW操作中包括非正常读操作。第一次正常读操作是指由存储器控制器在当前发出的写命令之后第一次发送的读命令引起的正常读操作。第二次正常读操作是指由存储器控制器在当前发出的写命令之后第二次发送的读命令引起的正常读操作。

存储器中可以包括多个BG，例如在下面的举例中，假设包括8个BG，分别称之为BGA，BGB，BGC，BGD，BGE，BGF，BGG，BGH，可以理解的是这里仅用于举例说明，本公开并不对存储器中所包含的BG的数量进行限定。读修改写操作和第二次正常读操作的目标操作存储体组（即所访问的BG）均为存储器中的第一存储体组，第一次正常读操作的目标操作存储体组为存储器中的第二存储体组（例如BGH，但本公开并不限定于此）。其中第一存储体组可以是该存储器中的多个BG中的任意一个BG，例如BGA，但本公开并不限定于此。第二存储体组可以是该存储器中除第一存储体组以外的任意一个BG，例如BGH，但本公开并不限定于此。

第一驱动阻止反相信号产生电路202可以包括输出端，其输出端可以用于输出第一驱动阻止反相信号（用DRV_BLOCKB表示），第一驱动阻止反相信号可以用于阻止第一存储体组读出驱动信号在读修改写操作期间和第一次正常读操作期间将第一存储体组的数据传输至存储器的读写总线（用RWB表示），并在第二次正常读操作期间失效，以通过该第一存储体组读出驱动信号将第一存储体组的数据传输至存储器的读写总线。

在本公开的一些实施例中，第一驱动阻止反相信号DRV_BLOCKB可以是低电平有效的，即在第一驱动阻止反相信号DRV_BLOCKB为低电平时，禁止第一存储体组读出驱动信号驱动第一存储体组的读写总线驱动器，以禁止将从第一存储体组读取的数据传输至存储器的读写总线；在第一驱动阻止反相信号DRV_BLOCKB为高电平时，第一存储体组读出驱动信号可以驱动第一存储体组的读写总线驱动器，以将从第一存储体组读取的数据传输至存储器的读写总线。

本公开实施方式提供的驱动控制电路，可以通过第一驱动阻止反相信号产生电路生成的第一驱动阻止反相信号，来阻止第一存储体组驱动信号产生电路生成的第一存储体组读出驱动信号在读修改写操作期间和第一次正常读操作期间开启第一存储体组的读写总线驱动器，从而可以有效的阻止将第一存储体组中的数据通过该存储体的读写总线传输出去，这样有效地防止读修改写操作引起的非正常读操作从该第一存储体组中读出的数据，通过该读写总线输出该存储器，可以避免复写读修改写操作写入的数据或者让读写总线状态翻转时产生多余的功耗。同时，其不会影响第二次正常读操作期间从该第一存储体组读出的数据通过该读写总线输出该存储器。

在示例性实施例中，第一驱动阻止反相信号产生电路还可以包括第一输入端、第二输入端和第三输入端，其可以分别用于接收读命令、写命令和第一存储体组使能信号，该第一驱动阻止反相信号产生电路可以根据所接收的读命令、写命令和第一存储体组使能信号生成第一驱动阻止反相信号，第一驱动阻止反相信号产生电路的输出端可以用于输出该第一驱动阻止反相信号。其中，该写命令在该读修改写操作期间产生第五脉冲。该读命令在该第一次正常读操作期间产生第六脉冲，且在该第二次正常读操作期间产生第七脉冲。

本公开实施例中，存储器中的每个存储体组均具有各自的存储体组使能信号，该存储体组使能信号用于使能对应的存储体组。例如，将第一存储体组BGA的存储体组使能信号称之为第一存储体组使能信号（用BG_EN或BGA_EN表示），第二存储体组BGH的存储体组使能信号称之为第二存储体组使能信号，其它以此类推。在同一时刻，仅使能一个存储体组，即在同一时刻只有一个存储体组使能信号为第一电平（例如高电平，但本公开并不限定于此），其它剩余的存储体组使能信号均为第二电平（例如低电平）。

本公开实施例中，读修改写操作和第一次正常读操作访问的是不同的第一存储体组和第二存储体组，存储器控制器发出引起该读修改写操作的写命令和引起该第一次正常读操作的第一次读命令之间的时间间隔为第一时间间隔tCCD_S_WTR。读修改写操作和第二次正常读操作访问的是相同的第一存储体组，存储器控制器发出引起该读修改写操作的写命令和引起该第二次正常读操作的第二次读命令之间的时间间隔为第二时间间隔tCCD_L_WTR。其中，第二时间间隔大于第一时间间隔，例如第一时间间隔为2.5ns，第二时间间隔为10ns，但本公开并不限定于此。

本公开实施例中，通过第一驱动阻止反相信号产生电路根据读命令、写命令和第一存储体组使能信号，可以生成第一驱动阻止反相信号，该第一驱动阻止反相信号在读修改写操作期间和第一次正常读操作期间有效，以便根据第一驱动阻止反相信号阻止在读修改写操作期间和第一次正常读操作期间打开第一存储体组的读写总线驱动器，以阻止将从第一存储体组读取的数据传输至存储器的读写总线，该第一驱动阻止反相信号在第二次正常读操作期间失效，以便在第二次正常读操作期间打开第一存储体组的读写总线驱动器，将从第一存储体组读取的数据传输至存储器的读写总线。

图3是本公开的另一示例性实施例的驱动控制电路的组成结构示意图。

如图3所示，驱动控制电路20中的第一驱动阻止反相信号产生电路202可以包括：第一与非门2021、第二与非门2022和第一RS触发器2023。

第一与非门2021的第一输入端可以连接第一驱动阻止反相信号产生电路202的第一输入端以接收存储器控制器发送的读命令RD_CMD，第一与非门2021的第二输入端可以连接第一驱动阻止反相信号产生电路202的第三输入端以接收存储器控制器发送的第一存储体组使能信号BG_EN，第一与非门2021的输出端输出根据读命令RD_CMD和第一存储体组使能信号BG_EN生成的第一存储体组读信号（用RD_BG表示）。

第二与非门2022的第一输入端可以连接第一驱动阻止反相信号产生电路202的第二输入端以接收存储器控制器发送的写命令WR_CMD，第二与非门2022的第二输入端连接第一驱动阻止反相信号产生电路202的第三输入端以接收第一存储体组使能信号BG_EN，第二与非门2022的输出端输出根据写命令WR_CMD和第一存储体组使能信号BG_EN生成的第一存储体组辅助读信号（用RMW_BG表示）。

第一RS触发器2023的第一设置输入端（图3中的S端，即Set端）可以连接第一与非门2021的输出端以接收第一存储体组读信号RD_BG，第一RS触发器2023的第二重置输入端（图3中的R端，即Reset端）连接第二与非门2022的输出端以接收第一存储体组辅助读信号RMW_BG，第一RS触发器2023的第一输出端（即图3中的Qn端）可以用于输出第一驱动阻止反相信号DRV_BLOCKB。

这里，由于第一RS触发器2023输出的第一驱动阻止反相信号DRV_BLOCKB是低电平有效的，因此，第一RS触发器2023的第一设置输入端和第二重置输入端也可以是低电平有效的，但本公开并不限定于此。

可以理解的是，第一RS触发器2023可以包括两个与非门，其中一个与非门的第一输入端作为第一RS触发器2023的第一设置输入端，第二输入端连接另一个与非门的输出端，输出端作为第一RS触发器2023的第一设置输入端的第一输出端。另一个与非门的第一输入端作为该第一RS触发器2023的第二重置输入端，第二输入端连接前述与非门的输出端，该另一个与非门的输出端作为第一RS触发器2023的第二输出端（即图3中的Qn反端）。下表1为第一RS触发器2023的特征表。

表1

可以理解的是，当第一RS触发器2023的R端和S端同时输入0时，由于图3中的第一RS触发器2023的Qn反端没有连接出去，因此，不会存在第一RS触发器2023的Qn端和Qn反端同时为1的竞争关系，进而图3中的第一RS触发器2023也处于稳定状态，此时，Qn端会输出1。

本公开实施例中，通过第一与非门根据读命令和第一存储体组使能信号生成第一存储体组读信号，通过第二与非门根据写命令和第一存储体组使能信号生成第一存储体组辅助读信号，从而使得输入至第一RS触发器中的第一存储体组读信号和第一存储体组辅助读信号携带了第一存储体组使能信号。一方面，使得该第一RS触发器根据该第一存储体组读信号和该第一存储体组辅助读信号输出的第一驱动阻止反相信号，能够在读修改写操作和第一次正常读操作期间有效，以阻止打开第一存储体组的读写总线驱动器，进而阻止将读修改写操作引起的非正常读操作从第一存储体组中读取的数据传输至存储器的读写总线；另一方面，该第一驱动阻止反相信号在第二次正常读操作期间失效，从而能够在第二次正常读操作期间正常的打开所访问的第一存储体组的读写总线驱动器，将第二次正常读操作从第一存储体组读取的数据传输至该存储器的读写总线。

如图3所示，第一存储体组驱动信号产生电路201可以包括串联的偶数个反相器2011，图3实施例中以两个反相器为例，但本公开并不限定于此。

串联的偶数个反相器2011的输入端可以接收第一初始读出驱动信号（用RDEN_BGA表示），第一初始读出驱动信号RDEN_BGA可以包括基于读修改写操作生成的第三脉冲和基于第二次正常读操作产生的第四脉冲。串联的偶数个反相器2011的输出端可以输出对第一初始读出驱动信号RDEN_BGA进行缓冲生成的第一存储体组读出驱动信号BUSDRV，以增强驱动能力。

图3实施例中，驱动控制电路20还可以包括第一初始读出驱动信号产生电路204，第一初始读出驱动信号产生电路204的第一输入端可以用于接收读写控制信号（用WR_RD_C表示），第一初始读出驱动信号产生电路204的第二输入端可以用于接收第一存储体组使能信号BG_EN，第一存储体控制信号产生电路204的输出端可以用于输出根据读写控制信号WR_RD_C和第一存储体组使能信号BG_EN产生的第一初始读出驱动信号RDEN_BGA或RDEN_BG。

图3中，第一存储体控制信号产生电路204的输出端可以连接串联的偶数个反相器2011的输入端，以将第一初始读出驱动信号RDEN_BGA输入至串联的偶数个反相器2011。

继续参考图3，驱动控制电路20还可以包括读写控制信号产生电路205。读写控制信号产生电路205的输出端可以连接第一初始读出驱动信号产生电路204的输入端。

读写控制信号产生电路205的第一输入端、第二输入端、第三输入端可以分别接收至少一个部分写指示信号PARTIAL_IND、读命令RD_CMD和写命令WR_CMD，读写控制信号产生电路205的输出端可以输出根据该至少一个部分写指示信号PARTIAL_IND、读命令RD_CMD和写命令WR_CMD生成的读写控制信号WR_RD_C。

本公开实施例中，通过读写控制信号产生电路接收并根据至少一个部分写指示信号、读命令和写命令，生成读写控制信号，以便于根据读写控制信号生成第一初始读出驱动信号。

如图3所示，驱动控制电路20还可以包括第一总线驱动信号产生电路203。

第一总线驱动信号产生电路203包括第一输入端和第二输入端，其第一输入端和第二输入端可以分别连接第一存储体组驱动信号产生电路201的输出端和第一驱动阻止反相信号产生电路202的输出端，以分别接收第一存储体组读出驱动信号BUSDRV和第一驱动阻止反相信号DRV_BLOCKB，第一总线驱动信号产生电路203可以用于根据所接收的第一存储体组读出驱动信号BUSDRV和第一驱动阻止反相信号DRV_BLOCKB生成第一总线驱动信号BUS_DRV_U。第一总线驱动信号产生电路203的输出端可以用于输出第一总线驱动信号BUS_DRV_U至第一存储体组的读写总线驱动器。第一总线驱动信号BUS_DRV_U可以用于驱动第一存储体组的读写总线驱动器，以读取第一存储体组中的数据。

图3实施例中，第一总线驱动信号BUS_DRV_U可以包括第一总线驱动子信号（用BUSDRV_B表示）和第二总线驱动子信号（用BUSDRV_T表示）。第一总线驱动子信号BUSDRV_B和第二总线驱动子信号BUSDRV_T可以互为反相信号。

继续参考图3，第一总线驱动信号产生电路203可以包括第三与非门2031和第一反相器2032。

第三与非门2031的第一输入端可以连接第一总线驱动信号产生电路203的第一输入端，即可以连接第一存储体组驱动信号产生电路201的输出端，第三与非门2031的第二输入端可以连接第一总线驱动信号产生电路203的第二输入端，即可以连接第一驱动阻止反相信号产生电路202的输出端，第三与非门2031的输出端可以输出第一总线驱动子信号BUSDRV_B至第一存储体组的读写总线驱动器的第一控制输入端。

第一反相器2032的输入端可以连接第三与非门2031的输出端，第一反相器2032的输出端可以输出第二总线驱动子信号BUSDRV_T至第一存储体组的读写总线驱动器的第二控制输入端。

本公开实施例中，通过第三与非门的第一输入端连接第一存储体组驱动信号产生电路的输出端，第三与非门的第二输入端连接第一驱动阻止反相信号产生电路的输出端，第三与非门的输出端输出第一总线驱动子信号至第一存储体组的读写总线驱动器的第一控制输入端，可以控制是否驱动第一存储体组的读写总线驱动器将第一存储体组中读取的数据传输至存储器的读写总线。

图4是本公开一示例性实施例的第一初始读出驱动信号产生电路的组成结构示意图。

如图4所示，本公开实施例的第一初始读出驱动信号产生电路204可以包括：级联的第一触发器401和第二触发器402、第一或门403和第一与门404。级联的第一触发器401和第二触发器402可以组成移位寄存器。第一触发器401和第二触发器402均包括输入端、时钟端和输出端。第一或门403和第一与门404均包括第一输入端、第二输入端和输出端。

第一触发器401的输入端可以用于接收读写控制信号WR_RD_C，第一触发器401的输出端可以连接第二触发器402的输入端，第一触发器401的时钟端和第二触发器402的时钟端均接收移位触发脉冲CK。这里，第一触发器401和第二触发器402可以均是D触发器，但本公开并不限定于此。第一触发器401的输入端和第二触发器402的输入端可以均对应D触发器的D输入端，第一触发器401的输出端和第二触发器402的输出端可以均对应D触发器的Q输出端。第一触发器401在移位触发脉冲CK的触发下通过第一触发器401的Q输出端输出第一级读写控制信号WR_RD_C1至第二触发器402的D输入端和第一或门403的第一输入端，第二触发器402的Q输出端输出第二级读写控制信号WR_RD_C2至第一或门403的第二输入端。第一或门403的输出端可以输出对第一级读写控制信号WR_RD_C1和第二级读写控制信号WR_RD_C2进行或运算后的目标读写控制信号（即不包含存储体组信息的第一初始读出驱动信号，用RDEN表示）。

第一与门404的第一输入端可以连接第一或门403的输出端，第一与门404的第二输入端可以接收第一存储体组使能信号BG_EN（例如当第一存储体组是BGA时，第一存储体组使能信号可以用BGA_EN表示，其它以此类推），第一与门404的输出端可以输出第一初始读出驱动信号RDEN_BG（例如当第一存储体组是BGA时，第一初始读出驱动信号可以表示为RDEN_BGA，其它以此类推）。第一与门404可以对目标读写控制信号RDEN与第一存储体组使能信号BG_EN进行逻辑与运算，从而通过输出端输出第一初始读出驱动信号RDEN_BG。

本公开实施例中，通过级联的第一触发器和第二触发器组成移位寄存器，第一或门的第一输入端和第二输入端分别对应连接第一触发器的输出端和第二触发器的输出端，如此，可以将第一触发器输出的第一级读写控制信号和第二触发器输出的第二级读写控制信号进行移位后并叠加得到目标读写控制信号，即，目标读写控制信号的宽度是第一级读写控制信号的宽度和第二级读写控制信号的宽度之和，在第一级读写控制信号的宽度等于第二级读写控制信号的宽度时，目标读写控制信号的宽度是第一级读写控制信号的宽度或第二级读写控制信号的宽度的两倍，这里由于第一级读写控制信号的宽度等于输入的读写控制信号WR_RD_C的宽度，因此，目标读写控制信号的宽度是读写控制信号的宽度的两倍，例如读写控制信号的脉冲宽度为2T，则目标读写控制信号的宽度为4T。同时，第一与门的第一输入端连接第一或门的输出端，第一与门的第二输入端接收第一存储体组使能信号，如此，可以根据接收的读写控制信号和第一存储体组使能信号生成第一初始读出驱动信号RDEN_BG，以用于生成第一存储体组读出驱动信号。

图5是本公开一示例性实施例的读写控制信号产生电路的组成结构示意图。如图5所示，本公开实施例提供的读写控制信号产生电路205可以包括：第二或门501，第二与门502和第三或门503。

第二或门501包括至少一个输入端和输出端，该至少一个输入端可以接收至少一个部分写指示信号PARTIAL_IND，第二或门501可以用于基于接收到的至少一个部分写指示信号生成部分写控制信号，第二或门501的输出端可以输出部分写控制信号（用PARTIAL_WR）。部分写控制信号用于指示从存储器控制器接收到的写命令WR_CMD是否为部分写命令。

在示例性实施例中，该至少一个部分写指示信号PARTIAL_IND可以包括数据掩码DM信号、X4信号和OTF信号等中的至少一个。其中，当数据掩码DM信号为第一电平时，可以表示存储器设置数据掩码，为第二电平时，表示存储器未设置数据掩码；当X4信号为第一电平时，可以表示存储器8个DQ口仅使用4个DQ口，为第二电平时，表示使用了存储器8个DQ口；当OTF信号为第一电平，可以表示存储器的突发类型为可读取或写入部分数据的类型，为第二电平时，表示突发类型不为OTF。当数据掩码DM信号、X4信号和OTF信号中的至少一个信号为第一电平时，则判定存储器设置为部分写入模式，即部分写控制信号PARTIAL_WR输出为第一电平时，指示写命令WR_CMD是部分写命令；部分写控制信号PARTIAL_WR输出为第二电平时，指示写命令WR_CMD不是部分写命令。第一电平例如可以为高电平，第二电平例如可以为低电平，但本公开并不限定于此。

如图5所示，第二或门501可以包括串联的或非门5011和反相器5012，或非门5011假设包括3个输入端，该3个输入端分别接收DM信号、X4信号和OTF信号，或非门5011的输出端可以输出部分写控制反相信号至反相器5012的输入端，反相器5012的输出端可以用于输出部分写控制信号PARTIAL_WR。部分写控制反相信号和部分写控制信号PARTIAL_WR互为反相信号。

第二与门502的第一输入端可以用于接收写命令WR_CMD，第二与门502的第二输入端可以连接第二或门501的输出端，以接收部分写控制信号PARTIAL_WR，第二与门502的输出端可以输出写指示信号WR_IND。

图5实施例中，第二与门502可以包括串联的与非门5021和反相器5022，与非门5021的第一输入端可以接收写命令WR_CMD，与非门5021的第二输入端可以连接反相器5012的输出端，以接收部分写控制信号PARTIAL_WR，与非门5021的输出端可以输出写指示反相信号至反相器5022，反相器5022输出写指示信号WR_IND。写指示反相信号和写指示信号WR_IND互为反相信号。本公开实施例中，在部分写控制信号PARTIAL_WR为第一电平，且写命令WR_CMD为第一电平的情况下，反相器5022的输出端可以输出第一电平的写指示信号WR_IND。当部分写控制信号PARTIAL_WR为第二电平，或写命令WR_CMD为第二电平时，反相器5022的输出端可以输出第二电平的写指示信号WR_IND。

第三或门503的第一输入端可以连接第二与门502的输出端，以接收写指示信号WR_IND，第三或门503的第二输入端可以接收读命令RD_CMD，第三或门503的输出端可以输出读写控制信号WR_RD_C。

图5实施例中，第三或门503可以包括串联的或非门5031和反相器5032，或非门5031的第一输入端可以连接反相器5022的输出端，以接收写指示信号WR_IND，或非门5031的第二输入端可以接收读命令RD_CMD，或非门5031的输出端可以输出读写控制反相信号至反相器5032的输入端，反相器5032的输出端可以输出读写控制信号WR_RD_C。读写控制反相信号和读写控制信号WR_RD_C互为反相信号。

本公开实施例中，在读命令RD_CMD为第一电平时，第三或门503中的反相器5032输出的读写控制信号WR_RD_C始终输出第一电平。在读命令RD_CMD为第二电平时，第三或门503中的反相器5032输出的读写控制信号WR_RD_C与第二与门502中的反相器5022输出的写指示信号WR_IND状态一致，且在写命令信号WR_CMD为第一电平，反相器5032输出的读写控制信号WR_RD_C与第二或门501中反相器5012输出的部分写控制信号PARTIAL_WR一致；在写命令WR_CMD为第二电平，反相器5032输出的读写控制信号WR_RD_C为第二电平。

可以理解的是，本公开实施例中，由于实际电路中存在多个反相器，因此，读写控制信号WR_RD_C与写命令信号WR_CMD之间可以存在至少两个反相器的延时，与读命令RD_CMD之间可以存在至少一个反相器的延时。

本公开实施例中，通过第二或门接收至少一个部分写指示信号，输出部分写控制信号PARTIAL_WR，通过第二与门接收部分写控制信号PARTIAL_WR和写命令WR_CMD，输出写指示信号WR_IND，通过第三或门接收写指示信号WR_IND和读命令RD_CMD，可以得到读写控制信号WR_RD_C，以便于根据读写控制信号WR_RD_C生成第一存储体组读出驱动信号BUSDRV。

在示例性实施例中，存储器中的每个存储体组BG均对应一个读写总线驱动器，以将对应存储体组读取或写入的数据通过该存储器的读写总线进行读出或写入。每个存储体组的读写总线驱动器的输出端均可以与存储器的读写总线RWB连接。

图6本公开一示例性实施例的第一存储体组的读写总线驱动器的组成结构示意图。

如图6所示，本公开实施例的第一存储体组的读写总线驱动器60可以包括：第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4，每个晶体管均可以包括第一极、第二极和控制极。第一晶体管M1和第二晶体管M2可以是N型金属氧化物半导体（Negativechannel-Metal-Oxide-Semiconductor，NMOS）管，第三晶体管M3和第四晶体管M4可以是P型金属氧化物半导体（Positive channel-Metal-Oxide-Semiconductor，PMOS）管，此时，第一极为源极，第二极为漏极，控制极为栅极，但本公开并不限定于此。

第一晶体管M1的第一极601可以耦接接地电源电压VSS，第一晶体管的控制极603可以连接第一存储体组的读写总线驱动器60的第二控制输入端，即可以连接图3中的第一反相器2032的输出端，以用于接收并根据第二总线驱动子信号BUSDRV_T控制第一晶体管M1的导通或关断。

第二晶体管M2的第一极611可以与第一晶体管M1的第二极602耦接，第二晶体管M2的控制极613可以用于接收并根据从第一存储体组读取的数据DATA信号控制第二晶体管M2导通或关断。第二晶体管M2的第二极612可以作为第一存储体组的读写总线驱动器60的输出端与存储器的读写总线RWB连接。

第三晶体管M3的第一极621可以连接预设电源电压VDD，第三晶体管M3的控制极623可以连接第一存储体组的读写总线驱动器60的第一控制输入端，即可以连接图3中的第三与非门2031的输出端，以接收并根据第一总线驱动子信号BUSDRV_B控制第三晶体管M3的导通或关断。

第四晶体管M4的第一极631可以连接第三晶体管M3的第二极622，第四晶体管M4的控制极633可以用于接收从第一存储体组读取的数据DATA，以控制第四晶体管M4的导通或关断。第四晶体管M4的第二极632可以连接第二晶体管M2的第二极612。

本公开实施例中，通过互为反相信号的第一总线驱动子信号BUSDRV_B和第二总线驱动子信号第一总线驱动子信号BUSDRV_T来控制第一至第四晶体管，可以实现将从第一存储体组读取的数据通过该存储器的读写总线读出，或者阻止将第一存储体组读取的数据通过该读写总线读出。

图7是本公开一示例性实施例的驱动控制电路的组成结构示意图。

图7实施例中，假设存储器中包括8个存储体组，分别表示为BGA-BGH，该驱动控制电路中可以包括对应该8个存储体组中的每一个存储体组的读写总线驱动器，每个存储体组的读写总线驱动器的电路组成可以参考上述图6中的第一存储体组的读写总线驱动器60，且每个存储体组的读写总线驱动器分别接收对应存储体组的第一总线驱动子信号和第二总线驱动子信号、以及从对应存储体组读取的数据信号DATA。图7中仅示出一个存储体组例如第一存储体组的读写总线驱动器706用于举例说明。

该驱动控制电路可以包括8个存储体组共享的读写控制信号产生电路701。读写控制信号产生电路701的组成和工作方式可以参考上述图5实施例中的读写控制信号产生电路205。

继续参考图7，该驱动控制电路还可以包括初始读出驱动信号产生电路RDEN GEN702、数据处理中心电路BG_CENTER<7:0>703、8个缓冲电路704以及8个总线驱动信号产生电路。

RDEN GEN 702中可以包括第一至第八初始读出驱动信号产生电路，第一至第八初始读出驱动信号产生电路与第一至第八存储体组BGA-BGH一一对应。图7中的BG_EN包括第一至第八存储体组使能信号BGA_EN-BGH_EN，第一至第八初始读出驱动信号产生电路的电路结构可以参考上述图4实施例中的第一初始读出驱动信号产生电路204。每个初始读取驱动信号产生电路接收读写控制信号WR_RD_C和对应的存储体组使能信号，以输出对应存储体组的初始读出驱动信号。例如，第一初始读出驱动信号产生电路接收读写控制信号WR_RD_C和第一存储体组使能信号BGA_EN，输出第一初始读出驱动信号RDEN_BGA；第八初始读出驱动信号产生电路接收读写控制信号WR_RD_C和第八存储体组使能信号BGH_EN，输出第八初始读出驱动信号RDEN_BGH。

数据处理中心电路BG_CENTER<7:0>703可以包括第一至第八驱动阻止反相信号产生电路，第一至第八驱动阻止反相信号产生电路与第一至第八存储体组BGA-BGH一一对应。每个驱动阻止反相信号产生电路接收读命令RD_CMD、写命令WR_CMD和对应的存储体组使能信号，以输出对应存储体组的驱动阻止反相信号。例如，第一驱动阻止反相信号产生电路接收读命令RD_CMD、写命令WR_CMD和第一存储体组使能信号BGA_EN，输出第一驱动阻止反相信号；第八驱动阻止反相信号产生电路接收读命令RD_CMD、写命令WR_CMD和第八存储体组使能信号BGH_EN，输出第八驱动阻止反相信号。第一至第八驱动阻止反相信号产生电路的电路结构可以参考如图3所示的第一驱动阻止反相信号产生电路202。

图7中仅展示了8个缓冲电路中的一个缓冲电路704。该8个缓冲电路与第一至第八存储体组BGA-BGH一一对应，因此可以分别称之为第一至第八存储体组驱动信号产生电路。每个存储体组驱动信号产生电路接收对应的初始读出驱动信号，以输出对应存储体组的存储体组读出驱动信号。例如，第一存储体组驱动信号产生电路接收第一初始读出驱动信号RDEN_BGA，输出第一存储体组读出驱动信号；第八存储体组驱动信号产生电路接收第八初始读出驱动信号RDEN_BGH，输出第八存储体组读出驱动信号。第一至第八存储体组驱动信号产生电路的电路结构可以参考如图3所示的第一存储体组驱动信号产生电路201。

图7中仅展示8个总线驱动信号产生电路中对应第一存储体组的第一总线驱动信号产生电路705，实际上还包括对应第二至第八存储体组的第二至第八总线驱动信号产生电路，每个总线驱动信号产生电路的结构可以参考图3中的第一总线驱动信号产生电路203。每个总线驱动信号产生电路接收对应的存储体组读出驱动信号和对应的驱动阻止反相信号，以输出对应存储体组的总线驱动信号至对应的读写总线驱动器。例如，第一总线驱动信号产生电路接收第一存储体组读出驱动信号和第一驱动阻止反相信号，输出第一总线驱动信号至第一存储体组的读写总线驱动器。第八总线驱动信号产生电路接收第八存储体组读出驱动信号和第八驱动阻止反相信号，输出第八总线驱动信号至第八存储体组的读写总线驱动器。

图8是本公开一示例性实施例的驱动控制电路的驱动控制时序示意图。图8实施例中均假设第一电平为高电平，第二电平为低电平进行举例说明，但本公开并不限定于此。

如图8所示，存储器控制器先发送的写命令WR_CMD假设为部分写命令，即上述的部分写控制信号PARTIAL_WR为高电平，则对应WR_CMD信号中宽度为2T的高电平的第五脉冲805。该部分写命令可以引起读修改写操作RMW，该读修改写操作RMW中包括非正常读操作，且假设该读修改写操作RMW访问的目标操作存储体组是第一存储体组BGA。与第五脉冲805的上升沿相隔tCCD_S_WTR时长之后，存储器控制器发布第一次读命令RD_CMD（对应第一次正常读操作期间的第六脉冲806），第一次读命令RD_CMD访问的目标操作存储体组可以是第一存储体组BGA之外的任一存储体组，例如可以是存储体组BGH（图8实施例中称之为第二存储体组，即前述的第八存储体组），在与写命令WR_CMD的第五脉冲805的上升沿相隔tCCD_L_WTR时长之后，发布访问第一存储体组BGA的第二次读命令RD_CMD（对应第二次正常读操作期间的第七脉冲807）。

可以理解的是，这里的写命令WR_CMD和第一次读命令RD_CMD在时间上可以是接连的，即写命令WR_CMD和第一次读命令RD_CMD之间没有其它读命令。但是第一次读命令RD_CMD和第二次读命令RD_CMD不一定是接连的，即第一次读命令和第二次读命令之间可以还有其它读命令（对应的目标操作存储体组可以是第一存储体组BGA之外的任一其它存储体组，例如存储体组BGB），第二次读命令主要是指针对第一存储体组BGA的再次进行正常读操作的读命令。

图8中，第一存储体组使能信号BG_EN、第一驱动阻止反相信号DRV_BLOCKB、第一存储体组读出驱动信号BUSDRV、第一存储体组读信号RD_BG、第一存储体组辅助读信号RMW_BG、第一初始读出驱动信号RDEN_BG和第二总线驱动子信号BUSDRV_T均是针对第一存储体组BGA的时序信号。RD_CMD和WR_CMD是从存储器控制器接收的全局信号，是所有存储体组BG共享的。

其中，第一存储体组使能信号BG_EN为高电平时，表示第一存储体组BGA处于使能状态，为低电平时，表示第一存储体组BGA不处于使能状态，第一存储体组使能信号BG_EN包括对应读修改写操作的高电平的脉冲810和对应第二次正常读操作的高电平的脉冲811。

从图8可以看出，第一存储体组使能信号BG_EN在WR_CMD信号变为高电平之前，先从低电平转变为高电平，使得存储器控制器在发布高电平的写命令WR_CMD之前，先使能第一存储体组BGA，且在RD_CMD的第六脉冲806之前从高电平转变为低电平，使得存储器控制器在发布访问第二存储体组BGH的第一次读命令RD_CMD之前，先禁用第一存储体组BGA，以便后续使能第二存储体组BGH，接着，在RD_CMD的第七脉冲807之前又从低电平转变为高电平，使得存储器控制器在发布访问第一存储体组BGA的第二次读命令RD_CMD之前，先使能第一存储体组BGA。

在本公开实施例中，对于引起读修改写操作的写命令WR_CMD，在写命令WR_CMD访问的目标操作存储体组为第一存储体组BGA时，图3中的第一存储体组使能信号BG_EN=1，写命令WR_CMD=1，读命令RD_CMD=0，因此，第一存储体组辅助读信号RMW_BG=0，第一存储体组读信号RD_BG=1，第一驱动阻止反相信号DRV_BLOCKB=0（低电平有效），如此可以阻止（block）开启第一存储体组BGA的读写总线驱动器，从而可以阻止读修改写操作中的非正常读操作从第一存储体组BGA读取的数据传输至存储器的读写总线。对于第一次读命令RD_CMD访问的目标操作存储体组为第二存储体组BGH时，图3中的写命令WR_CMD=0，第一存储体组使能信号BG_EN=0，读命令RD_CMD=1，因此，第一存储体组BGA对应的RMW_BG=1，第一存储体组BGA对应的RD_BG=1，第一存储体组BGA对应的DRV _BLOCKB=0，如此可以阻止开启第一存储体组的读写总线驱动器，以阻止第一次读命令从第一存储体组读取数据传输至存储器的读写总线。对于第二次读命令RD_CMD访问的目标操作存储体组为第一存储体组BGA时，图3中的WR_CMD=0，BG_EN=1，RD_CMD=1，因此，第一存储体组BGA对应的RMW_BG=1，第一存储体组BGA对应的RD_BG=0，第一存储体组BGA对应的DRV_BLOCKB=1，如此第一驱动阻止反相信号DRV_BLOCKB可以在第二次正常读操作期间失效，从而可以打开第一存储体组BGA的读写总线驱动器，通过第二次读命令将从第一存储体组读取的数据传输至存储器的读写总线。

结合上述图3，在第一存储体组使能信号BG_EN为处于高电平的脉冲810期间，写命令WR_CMD从低电平转变为高电平且持续2T时长（即第五脉冲805）时，WR_CMD=1，RD_CMD=0，因此，第一存储体组读信号RD_BG=1，第一存储体组辅助读信号RMW_BG=0。即，第一存储体组读信号RD_BG持续处于高电平，第一存储体组辅助读信号RMW_BG在写命令WR_CMD的第五脉冲805的上升沿由高电平转变为低电平且持续2T时长（即第九脉冲809）。参考上述表1可知，第一RS触发器2023输出的第一驱动阻止反相信号DRV_BLOCKB在该第九脉冲809的下降沿从高电平转变为低电平。

同时参考上述图3、图4和图5，由于写命令WR_CMD为部分写命令，因此，至少一个部分写指示信号（例如假设包括DM、X4和OTF）中的任一信号为高电平，从而，第二或门501的输出端输出的部分写控制信号PARTIAL_WR=1，第二与门502的输出端输出的写指示信号WR_IND=1，第三或门503的输出端输出的读写控制信号WR_RD_C=1，即输入图4中的第一初始读出驱动信号产生电路204的第一触发器401的D端的读写控制信号WR_RD_C为高电平，且该高电平持续2T时长，从而使得输出的第一初始读出驱动信号RDEN_BG为一个持续4T时长的高电平（即第三脉冲803），且由于第二或门501、第二与门502、第三或门503、第一触发器401、第二触发器402、第一或门403和第一与门404的延时，RDEN_BG（由于这里针对的是第一存储体组BGA，因此也可以表示为RDEN_BGA）的高电平的4T脉冲从相对第九脉冲809的下降沿延时了若干个时钟周期。

同时，参考图3，第一初始读出驱动信号RDEN_BG经过串联的偶数个反相器2011进行缓冲，输出第一存储体组读出驱动信号BUSDRV，即，BUSDRV信号包括与RDEN_BG信号的第三脉冲803对应的一个高电平的4T脉冲（第一脉冲801）。再参考图3，由于第一总线驱动信号产生电路203的第一输入端和第二输入端分别接收第一存储体组读出驱动信号BUSDRV和第一驱动阻止反相信号DRV_BLOCKB，因此第一总线驱动信号产生电路203的输出端输出的第二总线驱动子信号BUSDRV_T=0，即BUSDRV_T信号保持为低电平。

同时，由于经过2T后，写命令WR_CMD由高电平转变低电平，且之后一直保持低电平，在WR_CMD=0，RD_CMD=0期间，根据图3可知，第一与非门2021输出的第一存储体组读信号RD_BG=1，第二与非门2022输出的第一存储体组辅助读信号RMW_BG=1，RD_BG信号仍然保持为低电平，RMW_BG的第九脉冲809在持续2T时长后由低电平转变为高电平，且之后一直保持为低电平。根据表1可知，第一RS触发器2023输出的第一驱动阻止反相信号DRV_BLOCKB维持上一时刻的状态，即DRV_BLOCKB=0。参考图3所示，由于第一总线驱动信号产生电路203的第二输入端接收的第一驱动阻止反相信号DRV_BLOCKB=0，因此第一总线驱动信号产生电路203的输出端输出的第二总线驱动子信号BUSDRV_T=0，即BUSDRV_T信号保持为低电平，可以用于关闭第一存储体组的读写总线驱动器。

由于发布的第一次读命令RD_CMD（对应图中高电平的第六脉冲806）访问的目标操作存储体组是第二存储体组BGH，不是第一存储体组BGA，而图8中BG_EN信号、DRV_BLOCKB信号、BUSDRV信号、RD_BG信号、RMW_BG信号、RDEN_BG信号和BUSDRV_T信号均是针对第一存储体组BGA的时序信号，因此，图8中不存在对应的响应，即图8中针对第一存储体组BGA的BG_EN=0。

再参考图3，当第一存储体组使能信号BG_EN再次变为高电平（脉冲811）之后，读命令RD_CMD从低电平转变为高电平且持续2T时长（即高电平的第七脉冲807）时，WR_CMD=0，RD_CMD=1，第一存储体组BGA的BG_EN=1，因此，第一与非门2021输出的第一存储体组读信号RD_BG=0，第二与非门2022输出的第一存储体组辅助读信号RMW_BG=1。即，RD_BG信号在第七脉冲807的上升沿从高电平变换为低电平且持续2T时长（即第八脉冲808），RMW_BG维持在高电平。同时，参考表1可知，第一RS触发器2023输出的第一驱动阻止反相信号DRV_BLOCKB=1，即，从第七脉冲807的上升沿开始，DRV_BLOCKB信号从有效的低电平转变为失效的高电平。再者，同时参考图3、图4和图5，由于RD_CMD=1，第三或门503的输出端输出的读写控制信号WR_RD_C=1（持续2T时长），即，输入第一初始读出驱动信号产生电路2012的第一触发器401的D端持续2T时长的高电平，从而第三或门503的输出端输出的第一初始读出驱动信号RDEN_BG为一个4T时长的第一电平（对应第四脉冲804），且由于第二或门501、第二与门502、第三或门503、第一触发器401、第二触发器402、第一或门403和第一与门404的延时，RDEN_BG信号的4T脉冲从第八脉冲808的下降沿开始延时若干个时钟周期。同时，参考图3，第一初始读出驱动信号RDEN_BG经过串联的偶数个反相器2011进行缓冲可以输出第一存储体组读出驱动信号BUSDRV，因此BUSDRV信号包括与RDEN _BG信号对应的一个高电平的4T脉冲（即第二脉冲802）。再参考图3，由于第一总线驱动信号产生电路203的第一输入端和第二输入端分别接收第一存储体组读出驱动信号BUSDRV（BUSDRV=1）和第一驱动阻止反相信号DRV_BLOCKB=1，因此第一总线驱动信号产生电路203的输出端输出的第二总线驱动子信号BUSDRV_T=1且持续4T时长，即BUSDRV_T信号包括一个4T时长的高电平的脉冲812，可以用于开启第一存储体组的读写总线驱动器。

在本公开的一些实施例中，第一脉冲801、第二脉冲802、第三脉冲803、第四脉冲804和脉冲812可以均具有第一宽度；第五脉冲805、第六脉冲806、第七脉冲807、第八脉冲808和第九脉冲809可以均具有第二宽度；第一宽度可以为第二宽度的2倍。在一些可能的实施方式中，第一宽度可以是4T，第二宽度可以是2T。

本公开实施例中，第一初始读出驱动信号RDEN_BG中的第三脉冲803和第一存储体组读出驱动信号BUSDRV中的第一脉冲801均是基于针对第一存储体组BGA的读修改写操作产生的，第一初始读出驱动信号RDEN_BG中的第四脉冲804和第一存储体组读出驱动信号BUSDRV中的第二脉冲802均是基于第二次正常读操作产生的。

通过上述分析可知，一方面，第一驱动阻止反相信号DRV_BLOCKB响应读修改写操作RMW在第五脉冲的上升沿对应的时刻由高电平转变为有效的低电平，从而可以关闭第一存储体组的读写总线驱动器，阻止非正常读操作从第一存储体组中读取的数据传输至存储器的读写总线。另一方面，第一驱动阻止反相信号DRV_BLOCKB可以响应第二次正常读操作在第七脉冲的上升沿对应的时刻由有效的低电平转变为失效的高电平，从而可以打开第一存储体组的读写总线驱动器，将第二次正常读操作期间从第一存储体组读取的数据传输至存储器的读写总线。

在上述实施例的基础上，本公开实施例还提供了一种存储器。

图9是本公开一示例性实施例的存储器的组成结构示意图。

如图9所示，该公开实施例的存储器90可以包括至少一个上述驱动控制电路20。在存储器90包括N个存储体组的情况下，N为大于1的正整数，存储器90可以包括与每个存储体组一一对应的N个存储体组驱动信号产生电路、驱动阻止反相信号产生电路、总线驱动信号产生电路以及读写总线驱动器，例如可以分别称之为第一至第N存储体组驱动信号产生电路、第一至第N驱动阻止反相信号产生电路、第一至第N总线驱动信号产生电路以及第一至第N存储体组的读写总线驱动器。相应的，可以包括使能第一至第N存储体组的第一至第N存储体组使能信号，该第一至第N存储体组使能信号在相同时刻只有一个处于使能状态，例如为第一电平，其它剩余的存储体组使能信号不处于使能状态，例如为第二电平。

存储器可以是动态随机存取存储器（Dynamic Random Access Memory，DRAM）或同步动态随机存取存储器（Synchronous Dynamic Random Access Memory，SDRAM），例如，存储芯片可以是双倍速率同步动态随机存储器（Dual Data Rate SDRAM，DDR SDRAM）或低功耗双倍速率同步动态随机存储器（Low Power Dual Data Rate SDRAM，LPDDR SDRAM）。例如，存储器可以是DDR5 SDRAM。

本公开旨在涵盖本公开的任何变型、用途或者适应变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和构思由权利要求指出。

Claims (10)

1.一种驱动控制电路，其特征在于，包括：

第一存储体组驱动信号产生电路，其输出端输出第一存储体组读出驱动信号，所述第一存储体组读出驱动信号包括基于读修改写操作产生的第一脉冲和基于第二次正常读操作产生的第二脉冲，所述第二次正常读操作为所述读修改写操作后的第一次正常读操作之后的操作，所述读修改写操作和所述第二次正常读操作的目标操作存储体组均为存储器中的第一存储体组，所述第一次正常读操作的目标操作存储体组为所述存储器中的第二存储体组；

第一驱动阻止反相信号产生电路，其输出端输出的第一驱动阻止反相信号用于阻止所述第一存储体组读出驱动信号在所述读修改写操作期间和所述第一次正常读操作期间将所述第一存储体组的数据传输至所述存储器的读写总线，并在所述第二次正常读操作期间失效，以通过所述第一存储体组读出驱动信号将所述第一存储体组的数据传输至所述读写总线。

2.如权利要求1所述的驱动控制电路，其特征在于，所述第一驱动阻止反相信号产生电路还包括第一输入端、第二输入端和第三输入端，其分别用于接收读命令、写命令和第一存储体组使能信号，其输出端用于输出根据所述读命令、所述写命令和所述第一存储体组使能信号生成的所述第一驱动阻止反相信号；

其中所述写命令在所述读修改写操作期间产生第五脉冲，所述读命令在所述第一次正常读操作期间产生第六脉冲，在所述第二次正常读操作期间产生第七脉冲。

3.如权利要求2所述的驱动控制电路，其特征在于，所述第一驱动阻止反相信号产生电路包括：

第一与非门，其第一输入端连接所述第一驱动阻止反相信号产生电路的第一输入端以接收所述读命令，其第二输入端连接所述第一驱动阻止反相信号产生电路的第三输入端以接收所述第一存储体组使能信号，其输出端输出根据所述读命令和所述第一存储体组使能信号生成的第一存储体组读信号；

第二与非门，其第一输入端连接所述第一驱动阻止反相信号产生电路的第二输入端以接收所述写命令，其第二输入端连接所述第一驱动阻止反相信号产生电路的第三输入端以接收所述第一存储体组使能信号，其输出端输出根据所述写命令和所述第一存储体组使能信号生成的第一存储体组辅助读信号；

第一RS触发器，其第一设置输入端连接所述第一与非门的输出端以接收所述第一存储体组读信号，其第二重置输入端连接所述第二与非门的输出端以接收所述第一存储体组辅助读信号，其第一输出端输出所述第一驱动阻止反相信号。

4.如权利要求1所述的驱动控制电路，其特征在于，所述第一存储体组驱动信号产生电路包括：

串联的偶数个反相器，其输入端接收第一初始读出驱动信号，所述第一初始读出驱动信号包括基于所述读修改写操作生成的第三脉冲和基于所述第二次正常读操作生成的第四脉冲；其输出端输出对所述第一初始读出驱动信号进行缓冲生成的所述第一存储体组读出驱动信号。

5.如权利要求4所述的驱动控制电路，其特征在于，还包括：

第一初始读出驱动信号产生电路，其第一输入端接收读写控制信号，其第二输入端接收第一存储体组使能信号，其输出端输出根据所述读写控制信号和所述第一存储体组使能信号产生的所述第一初始读出驱动信号。

6.如权利要求5所述的驱动控制电路，其特征在于，所述第一初始读出驱动信号产生电路包括：

级联的第一触发器和第二触发器，所述第一触发器的输入端接收所述读写控制信号，所述第一触发器的输出端连接所述第二触发器的输入端，所述第一触发器的时钟端和所述第二触发器的时钟端均接收移位触发脉冲；

第一或门，其第一输入端和第二输入端分别对应连接所述第一触发器的输出端和所述第二触发器的输出端；

第一与门，其第一输入端连接所述第一或门的输出端，其第二输入端接收所述第一存储体组使能信号，其输出端输出所述第一初始读出驱动信号。

7.如权利要求4所述的驱动控制电路，其特征在于，还包括：

读写控制信号产生电路，其第一输入端、第二输入端、第三输入端分别接收至少一个部分写指示信号、读命令和写命令，其输出端输出根据所述部分写指示信号、所述读命令和所述写命令生成的所述读写控制信号。

8.如权利要求7所述的驱动控制电路，其特征在于，所述读写控制信号产生电路包括：

第二或门，其至少一个输入端连接所述读写控制信号产生电路的第一输入端以接收至少一个部分写指示信号，其输出端输出部分写控制信号；

第二与门，其第一输入端连接所述读写控制信号产生电路的第三输入端以接收所述写命令，其第二输入端连接所述第二或门的输出端；

第三或门，其第一输入端连接所述第二与门的输出端，其第二输入端连接所述读写控制信号产生电路的第二输入端以接收所述读命令，其输出端输出所述读写控制信号。

9.如权利要求1所述的驱动控制电路，其特征在于，还包括：

第一总线驱动信号产生电路，其第一输入端和第二输入端分别连接所述第一存储体组驱动信号产生电路的输出端和所述第一驱动阻止反相信号产生电路的输出端，其输出端输出第一总线驱动信号至所述第一存储体组的读写总线驱动器。

10.一种存储器，其特征在于，包括如权利要求1至9中任一项所述的驱动控制电路。