CN116547742A - 源极驱动电路、源极驱动方法、显示装置及显示驱动方法 - Google Patents

Abstract

一种源极驱动电路(100)，包括逻辑控制子电路(10)、锁存子电路(20)和输出子电路(30)。逻辑控制子电路(10)被配置为，将源数据信号转化为数据信号；及输出第一锁存信号、第二锁存信号、第一使能信号和第二使能信号。锁存子电路(20)被配置为，接收数据信号；及在奇数帧锁存数据信号的奇数行数据，在偶数帧锁存数据信号的偶数行数据。输出子电路(30)被配置为，在奇数帧接收奇数行数据，并按第一设定时长输出奇数行数据，第一设定时长大于偶数行子像素的充电时间，且小于或等于偶数行子像素的充电时间的二倍；及，在偶数帧接收偶数行数据，并按第二设定时长输出偶数行数据，第二设定时长大于奇数行子像素的充电时间，且小于或等于奇数行子像素的充电时间的二倍。

Description

源极驱动电路、源极驱动方法、显示装置及显示驱动方法 技术领域

本公开涉及显示技术领域，尤其涉及一种源极驱动电路、源极驱动方法显示装置及显示驱动方法。

背景技术

随着显示技术的日益发展，消费者对显示装置的性能的要求也逐渐提高，为增加显示装置的产品竞争力，提高显示装置的分辨率和帧速率成为两种有效的方式。

然而，随着分辨率和帧速率的提升，显示装置中的驱动芯片向数据线提供电压的时间也随之减短，各行子像素的充电时间减短，子像素所显示的灰阶与目标灰阶之间存在差异，从而降低了显示装置的显示效果。

发明内容

一方面，提供一种源极驱动电路。所述源极驱动电路包括逻辑控制子电路、锁存子电路和输出子电路。

逻辑控制子电路，与源数据信号端、栅起始信号端、模式切换信号端、初始锁存使能信号端和源输出使能信号端耦接；所述逻辑控制子电路被配置为，接收来自所述源数据信号端的源数据信号，将所述源数据信号转化为数据信号；及，根据来自所述栅起始信号端的栅起始信号、来自所述模式切换信号端的第一模式切换信号、来自所述初始锁存使能信号端的初始锁存使能信号和来自所述源输出使能信号端的源输出使能信号，输出第一锁存信号、第二锁存信号、第一使能信号和第二使能信号。

锁存子电路，与所述逻辑控制子电路耦接；所述锁存子电路被配置为，接收来自所述逻辑控制子电路的数据信号；及，在所述第一锁存信号的控制下，在奇数帧锁存所述数据信号的奇数行数据，在第二锁存信号的控制下，在偶数帧锁存所述数据信号的偶数行数据。

输出子电路，与所述锁存子电路和所述逻辑电路子电路耦接；所述输出子电路被配置为，在奇数帧接收所述奇数行数据，并在所述第一使能信号的控制下，按第一设定时长输出奇数行数据，所述第一设定时长大于偶数行子像素的充电时间，且小于或等于偶数行子像素的充电时间的二倍；及，在偶数帧接收所述偶数行数据，并在所述第二使能信号的控制下，按第二设定时长输出偶数行数据，所述第二设定时长大于奇数行子像素的充电时间，且小于或等于奇数行子像素的充电时间的二倍。

在一些实施例中，在奇数帧，所述第一设定时长为偶数行子像素的充电时间的二倍；和/或，在偶数帧，所述第二设定时长为奇数行子像素的充电时间的二倍。

在一些实施例中，所述逻辑控制子电路包括：屏蔽信号生成模块、锁存信号生成模块和使能信号生成模块。

屏蔽信号生成模块，与所述栅起始信号端和所述模式切换信号端耦接；所述屏蔽信号生成模块被配置为，根据所述栅起始信号和所述第一模式切换信号，生成第一屏蔽信号和第二屏蔽信号。

锁存信号生成模块，与所述屏蔽信号生成模块和所述初始锁存使能信号端耦接；所述锁存信号生成模块被配置为，根据所述第一屏蔽信号和所述初始锁存使能信号，生成第一锁存信号；及，根据所述第二屏蔽信号和所述初始锁存使能信号，生成第二锁存信号。

使能信号生成模块，与所述屏蔽信号生成模块和所述源输出使能信号端耦接；所述使能信号生成模块被配置为，根据所述第一屏蔽信号和所述源输出使能信号，生成第一使能信号；及，根据所述第二屏蔽信号和所述源输出使能信号，生成第二使能信号。

在一些实施例中，所述屏蔽信号生成模块包括区分单元和生成单元。

区分单元，与脉冲信号端、所述栅起始信号端和所述模式切换信号端耦接；所述区分单元被配置为，根据来自所述脉冲信号端的脉冲信号、所述栅起始信号和所述第一模式切换信号，输出行表征信号对和帧表征信号对；所述行表征信号对表征奇数行和偶数行，所述帧表征信号对表征奇数帧和偶数帧。

生成单元，与所述区分单元耦接；所述生成单元被配置为，根据所述行表征信号对、所述帧表征信号对和所述源输出使能信号的反相延迟信号，生成第一屏蔽信号和第二屏蔽信号。

在一些实施例中，所述区分单元包括与非门、第一非门、第一触发器、第一与门和第二触发器。

与非门，所述与非门的第一输入端与所述脉冲信号端耦接，所述与非门的第二输入端与所述栅起始信号端耦接。

第一非门，所述第一非门的输入端与所述与非门的输出端耦接。

第一触发器，所述第一触发器的使能端与所述第一非门的输出端耦接，所述第一触发器的复位端与所述模式切换信号端耦接，所述第一触发器的第一输出端和第二输出端与所述生成单元耦接，所述第一触发器的输入端和所述第一触发器的第一输出端耦接；所述第一触发器的第一输出端被配置为输出 第一帧表征信号，所述第一触发器的第二输出端被配置为输出第二帧表征信号，所述第一帧表征信号和所述第二帧表征信号反相，组成帧表征信号对。

第一与门，所述第一与门的第一输入端与所述与非门的输出端耦接，所述第一与门的第二输入端所述模式切换信号端耦接。

第二触发器，所述第二触发器的使能端与所述脉冲信号端耦接，所述第二触发器的复位端与所述第一与门的输出端耦接，所述第二触发器的第一输出端和第二输出端与所述生成单元耦接，所述第二触发器的输入端和所述第二触发器的第一输出端耦接；所述第二触发器的第一输出端被配置为输出第一行表征信号，所述第一触发器的第二输出端被配置为输出第二行表征信号，所述第一行表征信号和所述第二行表征信号反相，组成行表征信号对。

在一些实施例中，所述生成单元包括乘法器和第三触发器。

乘法器；所述乘法器的第一输入端和第二输入端，与所述区分单元耦接，被配置为接收所述行表征信号对；所述乘法器的第三输入端和第四输入端，与所述区分单元耦接，被配置为接收所述帧表征信号对。

第三触发器，所述第三触发器的输入端与所述乘法器的输出端耦接，所述第三触发器的使能端被配置为接收所述源输出使能信号的反相延迟信号，所述第三触发器的输出端被配置为输出第一屏蔽信号和第二屏蔽信号。

在一些实施例中，所述锁存信号生成模块包括第二非门和第二与门。

第二非门，所述第二非门的输入端与所述屏蔽信号生成模块耦接。

第二与门，所述第二与门的第一输入端与所述第二非门的输出端耦接，所述第二与门的第二输入端与所述初始锁存使能信号端耦接；所述第二与门的输出端被配置为输出所述第一锁存信号或第二锁存信号。

在一些实施例中，所述使能信号生成模块包括信号发生器。

信号发生器；所述信号发生器的输入端与所述源输出使能信号端耦接，所述信号发生器的使能端与所述屏蔽信号生成模块耦接；所述信号发生器的输出端被配置为输出所述第一使能信号和所述第二使能信号。

在一些实施例中，所述逻辑控制子电路还被配置为，根据所述栅起始信号和来自所述模式切换信号端的第二模式切换信号，接收并输出所述初始锁存使能信号和所述源输出使能信号。

所述锁存模块还被配置为，在所述初始锁存使能信号的控制下，在每一帧锁存所述数据信号的奇数行数据和偶数行数据。

所述输出模块还被配置为，在所述源输出使能信号的控制下，在每一帧输出奇数行数据和偶数行数据；奇数行子像素和偶数行子像素的充电时间相等。

在一些实施例中，所述源极驱动电路还包括电平转换和数模转换子电路。

电平转换和数模转换子电路，与所述锁存子电路和所述输出子电路耦接；所述电平转换和数模转换子电路被配置为，在奇数帧接收所述奇数行数据，并对所述奇数行数据进行电平转换和数模转换；及，在偶数帧接收所述偶数行数据，并对所述偶数行数据进行电平转换和数模转换。

在一些实施例中，所述源极驱动电路还包括输出缓冲器。

输出缓冲器，与所述锁存子电路和所述输出子电路耦接；所述输出缓冲器被配置为，在奇数帧接收所述奇数行数据，并暂存所述奇数行数据；及，在偶数帧接收所述偶数行数据，并暂存所述偶数行数据。

在一些实施例中，所述第一设定时长等于所述第二设定时长。

另一方面，提供一种源极驱动方法。所述源极驱动方法置包括：

在每一帧，接收源数据信号，将所述源数据信号转化为数据信号。

在奇数帧：

根据栅起始信号、第一模式切换信号、初始锁存使能信号和源输出使能信号，生成第一锁存信号和第一使能信号。

在所述第一锁存信号的控制下，锁存所述数据信号的奇数行数据。

在所述第一使能信号的控制下，按第一设定时长输出奇数行数据；所述第一设定时长大于偶数行子像素的充电时间，且小于或等于偶数行子像素的充电时间的二倍。

在偶数帧：

根据所述栅起始信号、所述第一模式切换信号、所述初始锁存使能信号和所述源输出使能信号，生成第二锁存信号和第二使能信号。

在所述第二锁存信号的控制下，锁存所述数据信号的偶数行数据；

在所述第二使能信号的控制下，按第二设定时长输出偶数行数据；所述第二设定时长大于奇数行子像素的充电时间，且小于或等于奇数行子像素的充电时间的二倍。

在一些实施例中，在奇数帧，所述第一设定时长为偶数行子像素的充电时间的二倍；和/或，在偶数帧，所述第二设定时长为奇数行子像素的充电时间的二倍。

在一些实施例中，所述根据栅起始信号、第一模式切换信号、初始锁存使能信号和源输出使能信号，生成第一锁存信号和第一使能信号，包括：

根据所述栅起始信号和所述第一模式切换信号，生成第一屏蔽信号。

根据所述第一屏蔽信号和所述初始锁存使能信号，生成第一锁存信号。

根据所述第一屏蔽信号和所述源输出使能信号，生成第一使能信号。

所述根据所述栅起始信号、所述第一模式切换信号、所述初始锁存使能信号和所述源输出使能信号，生成第二锁存信号和第二使能信号，包括：

根据所述栅起始信号和所述第一模式切换信号，生成第二屏蔽信号。

根据所述第二屏蔽信号和所述初始锁存使能信号，生成第二锁存信号。

根据所述第二屏蔽信号和所述源输出使能信号，生成第二使能信号。

在一些实施例中，所述根据所述栅起始信号和所述第一模式切换信号，生成第一屏蔽信号，包括：

接收脉冲信号，根据所述脉冲信号、所述栅起始信号和所述第一模式切换信号，生成行表征信号对和帧表征信号对；所述行表征信号对包括相互反相的第一行表征信号和第二行表征信号，所述帧表征信号对包括相互反相的第一帧表征信号和第二帧表征信号。

根据所述行表征信号对、所述帧表征信号对和所述源输出使能信号的反相延迟信号，生成第一屏蔽信号。

所述根据所述栅起始信号和所述第一模式切换信号，生成第二屏蔽信号，包括：

接收脉冲信号，根据所述脉冲信号、所述栅起始信号和所述第一模式切换信号，生成行表征信号对和帧表征信号对；所述行表征信号对包括相互反相的第一行表征信号和第二行表征信号，所述帧表征信号对包括相互反相的第一帧表征信号和第二帧表征信号。

根据所述行表征信号对、所述帧表征信号对和所述源输出使能信号的反相延迟信号，生成第二屏蔽信号。

其中，所述第一行表征信号在奇数行时间内是低电平，在偶数行时间内是高电平；所述第一帧表征信号在奇数帧时间内是低电平，在偶数帧时间内是高电平；或者，所述第一行表征信号在奇数行时间内是高电平，在偶数行时间内是低电平；所述第一帧表征信号在奇数帧时间内是高电平，在偶数帧时间内是低电平。

再一方面，提供一种显示装置包括：多个如上述任一实施例所述的源极驱动电路、至少一个时序控制电路和显示面板。

所述至少一个时序控制电路，被配置为输出源数据信号、栅起始信号、第一模式切换信号、第二模式切换信号、初始锁存使能信号和源输出使能信号；每个时序控制电路与至少两个源极驱动电路耦接。

显示面板，与所述至少一个时序控制电路及多个所述源极驱动电路耦接。

在一些实施例中，所述显示装置包括两个时序控制电路；多个所述源极驱动电路分成两组，每组源极驱动电路与一个时序控制电路耦接；所述时序控制电路的刷新频率为X，每帧可传输的图像数据量为Y；所述显示面板的目标刷新频率为X ₀，每帧所需要的目标图像数据量为Y ₀；

又一方面，提供一种显示驱动方法，应用于上述任一实施例所述的显示装置。所述显示驱动方法包括：

在每一帧，时序控制电路向源极驱动电路发送源数据信号、栅起始信号、模式切换信号、初始锁存使能信号和源输出使能信号，所述源极驱动电路将所述源数据信号转化数据信号。

在奇数帧：

所述源极驱动电路根据所述栅起始信号、所述第一模式切换信号、所述初始锁存使能信号和所述源输出使能信号，锁存所述数据信号的奇数行数据，并按第一设定时长输出奇数行数据。

所述时序控制电路控制显示面板的各行子像素逐行打开，并利用所述奇数行数据进行充电，其中，奇数行子像素的充电时间为第一设定时长，偶数行子像素的充电时间大于或等于第一设定时长的一半，且小于所述第一设定时长。

在偶数帧：

所述源极驱动电路根据所述栅起始信号、所述第一模式切换信号、所述初始锁存使能信号和所述源输出使能信号，锁存所述数据信号的偶数行数据，并按第二设定时长输出偶数行数据。

所述时序控制电路控制显示面板的各行子像素逐行打开，并利用所述偶数行数据进行充电，其中，偶数行子像素的充电时间为第二设定时长，奇数行子像素的充电时间大于或等于第二设定时长的一半，且小于所述第二设定时长。

在一些实施例中，在奇数帧，相邻两行子像素中，在奇数行子像素充电时间为第一设定时长的一半时，偶数行子像素打开进行充电；在偶数帧，相邻两行子像素中，在偶数行子像素充电时间为第二设定时长的一半时，奇数行子像素打开进行充电。

附图说明

为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还 可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。

图1A为根据一些实施例的一种显示装置的结构图；

图1B为根据一些实施例的另一种显示装置的结构图；

图2为根据一些实施例的另一种显示装置的结构图；

图3为根据一些实施例的一种源极驱动电路的结构图；

图4A为根据一些实施例的一种奇数帧信号时序图；

图4B为根据一些实施例的一种偶数帧信号时序图；

图5为根据一些实施例的另一种源极驱动电路的结构图；

图6为根据一些实施例的再一种源极驱动电路的结构图；

图7为根据一些实施例的又一种源极驱动电路的结构图；

图8为根据一些实施例的一种逻辑控制子电路的电路图；

图9为根据一些实施例的一种区分单元的电路图；

图10为根据一些实施例的一种生成单元的电路图；

图11为根据一些实施例的一种锁存信号生成模块的电路图；

图12为根据一些实施例的一种使能信号生成模块的电路图；

图13A为根据一些实施例的另一种奇数帧信号时序图；

图13B为根据一些实施例的另一种偶数帧信号时序图；

图14为根据一些实施例的又一种源极驱动电路的结构图；

图15为根据一些实施例的一种奇数帧或偶数帧信号时序图；

图16为根据一些实施例的又一种源极驱动电路的结构图；

图17为根据一些实施例的又一种源极驱动电路的结构图；

图18为根据一些实施例的又一种源极驱动电路的结构图；

图19～图23为根据一些实施例的一种源极驱动方法的流程图；

图24为根据一些实施例的另一种源极驱动方法的流程图；

图25为根据一些实施例的一种显示驱动方法的流程图。

具体实施方式

下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。

除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括 (comprise)”及其其他形式例如第三人称单数形式“包括(comprises)”和现在分词形式“包括(comprising)”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例(one embodiment)”、“一些实施例(some embodiments)”、“示例性实施例(exemplary embodiments)”、“示例(example)”、“特定示例(specific example)”或“一些示例(some examples)”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。

以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。

在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦接”或“通信耦合(communicatively coupled)”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。

本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。

另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。

如本文所使用的那样，“约”、“大致”或“近似”包括所阐述的值以及处于特定值的可接受偏差范围内的平均值，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。

如本文所使用的那样，“相等”包括所阐述的情况以及与所阐述的情况相近似的情况，该相近似的情况的范围处于可接受偏差范围内，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。例如“相等”包括绝对相等和 近似相等，其中近似相等的可接受偏差范围内例如可以是相等的两者之间的差值小于或等于其中任一者的5％。

如图1A和图1B所示，本公开的一些实施例提供了一种显示装置1000。显示装置1000可以是电视、数码相机、手机、手表、平板电脑、笔记本电脑、导航仪等任何具有显示功能的部件。

显示装置1000包括多个源极驱动电路100，至少一个时序控制电路200和显示面板300。

其中，时序控制电路200被配置为输出源数据信号W _DT、栅起始信号W _GSP、第一模式切换信号W _OD1、第二模式切换信号W _OD2、初始锁存使能信号W _LA和源输出使能信号W _SOE。每个时序控制电路200与至少两个源极驱动电路100耦接。

在一些示例中，如图1A所示，显示装置1000中可以包括一个时序控制电路200。在另一些示例中，如图1B所示，显示装置1000可以包括多个时序控制电路200。本公开中并不对时序控制电路200的数量进行限制，只要能够保证显示装置1000的正常显示即可。

在一些示例中，如图1A和图1B所示，显示装置1000可以包括24个源极驱动电路。每个时序控制电路200可以与12个源极驱动电路100耦接。

其中，显示面板300与至少一个时序控制电路200及多个源极驱动电路100耦接。

在一些示例中，如图1A和图1B所示，显示装置1000中还可以包括多个柔性电路板301、多个印刷电路板302和多个覆晶薄膜(图1A和图1B中未示出)。显示面板300利用柔性电路板301、印刷电路板302和覆晶薄膜与至少一个时序控制电路200及多个源极驱动电路100耦接。

例如，源极驱动电路100可以分别位于一个覆晶薄膜上，多个覆晶薄膜可以邦定在一个印刷电路板上302上，每个时序控制电路200可以设置在一个印刷电路板302上，两个印刷电路板302之间可以通过柔性电路板301耦接。

可以理解的是，图1A和图1B中源极驱动电路100的数量仅为示例，本公开中的显示装置1000中的源极驱动电路100的数量并不仅限于此。

示例性的，如图2所示，显示面板300可以包括多个子像素310、多条数据线DL和多条栅线GL。每个子像素310可以包括像素驱动电路320。其中，像素驱动电路320一般由薄膜晶体管(Thin Film Transistor，简称TFT)、电容(Capacitance，简称C)等电子器件组成。

多个子像素310可以沿列方向排列成多行，例如图2中虚线框Q所示为一行子像素。示例性的，按照从上到下的顺序，将多行子像素依次标号为(1)～(6)。其中第(1)行、第(3)行和第(5)行子像素为奇数行子像素，第(2)行、第(4)行和第(6)行子像素为偶数行子像素。

源极驱动电路100可以通过多条数据线DL向每行子像素310中的多个子像素310提供数据。

在一些示例中，如图2所示，显示装置1000还可以包括灰阶控制电路400和栅极驱动电路500。

例如，灰阶控制电路400与时序控制电路200和源极驱动电路100耦接。灰阶控制电路400可以被配置为根据来自时序控制电路200的图像数据，向源极驱动电路100提供伽马信号。

例如，栅极驱动电路500可以与时序控制电路200耦接。时序控制电路200可以控制栅极驱动电路500分别通过多行栅线GL向每行子像素310提供栅扫描信号，从而控制各行子像素的充电时间。

在一些实施例中，如图1B所示，显示装置1000包括两个时序控制电路200。多个源极驱动电路100分成两组，每组源极驱动电路100与一个时序控制电路200耦接。

时序控制电路200的刷新频率为X，每帧可传输的图像数据量为Y；显示面板300的目标刷新频率为X ₀，每帧所需要的目标图像数据量为Y ₀；

这样，当显示装置1000包括两个时序控制电路200时，时序控制电路200的刷新频率X可以为目标刷新频率X ₀的一半，每帧可传输的图像数据量Y与每帧所需要的目标图像数据量相同Y ₀，或者，时序控制电路200的刷新频率X可以与目标刷新频率X ₀相同，每帧可传输的图像数据量Y为每帧所需要的目标图像数据量Y ₀的一半，从而使得显示装置对时序控制电路200的性能需求较低，时序控制电路200更加容易实现得到，有利于降低时序控制电路200的制作成本，进而降低显示装置1000的制作成本。

例如，显示面板300的目标刷新频率为120赫兹时，时序控制电路200的刷新频率可以为60赫兹。

如图3所示，本公开一些实施例提供了一种源极驱动电路100，包括逻辑控制子电路10、锁存子电路20和输出子电路30。

其中，逻辑控制子电路10，与源数据信号端Vin、栅起始信号端GSP、模式切换信号端ODEN、初始锁存使能信号端LAT和源输出使能信号端SOE 耦接。逻辑控制子电路10被配置为，接收来自源数据信号端Vin的源数据信号W _DT，将源数据信号W _DT转化为数据信号W _D；及，根据来自栅起始信号端GSP的栅起始信号W _GSP、来自模式切换信号端ODEN的第一模式切换信号W _OD1、来自初始锁存使能信号端LAT的初始锁存使能信号W _LA和来自源输出使能信号端SOE的源输出使能信号W _SOE，输出第一锁存信号W1、第二锁存信号W2、第一使能信号W3和第二使能信号W4。

示例性的，“将源数据信号W _DT转化为数据信号W _D”，可以通过数据反相，串并转换，数据采样等手段对源数据信号W _DT进行处理，以使源数据信号W _DT转化为数据信号W _D。本公开中并不对将源数据信号W _DT转化成数据信号W _D的方式进行限制。

锁存子电路20，与逻辑控制子电路10耦接。锁存子电路20被配置为，接收来自逻辑控制子电路10的数据信号W _D。及，在第一锁存信号W1的控制下，在奇数帧锁存数据信号W _D的奇数行数据W _D1，在第二锁存信号W2的控制下，在偶数帧锁存数据信号W _D的偶数行数据W _D2。

输出子电路30，与逻辑电路子电路10和锁存子电路20耦接。参阅图4A，输出子电路30被配置为，在奇数帧接收奇数行数据W _D1，并在第一使能信号W3的控制下，按第一设定时长T1输出奇数行数据W _D1，第一设定时长T1大于偶数行子像素310的充电时间，且小于或等于偶数行子像素310的充电时间的二倍。及，参阅图4B，在偶数帧接收偶数行数据W _D2，并在第二使能信号W4的控制下，按第二设定时长T2输出偶数行数据W _D2，第二设定时长T2大于奇数行子像素310的充电时间，且小于或等于奇数行子像素310的充电时间的二倍。

示例性的，源数据信号W _DT、栅起始信号W _GSP、第一模式切换信号W _OD1、初始锁存使能信号W _LA和源输出使能信号W _SOE可以由时序控制电路200提供。

示例性的，栅起始信号W _GSP可以用于表征每一帧，栅极驱动电路500开始向多行栅线GL向每行子像素310提供栅扫描信号。

示例性的，源极驱动电路100在奇数帧的输出电压的变化情况可以如图4A中W _OUT的波形图所示。源极驱动电路100在偶数帧的输出电压变化情况可以如图4B中的W _OUT的波形图所示。

其中，在奇数帧，数据电压W _D中的奇数行数据W _D1(例如，图4A中的1、3、5、7)被输出，在偶数帧，数据电压W _D中的偶数行数据W _D2(例如，图4B中的2、4、6)被输出。

示例性的，在图4A中，源输出使能信号W _SOE中相邻两个下降沿之间的时间为偶数行子像素的充电时间。

示例性的，在图4B中，源输出使能信号W _SOE中相邻两个下降沿之间的时间为奇数行子像素的充电时间。

需要说明的是，在图4A和图4B中，G1～G4表示栅线信号，其中，当G1～G4信号为高电平时，与G1～G4对应的栅线GL打开，与栅线GL连接的子像素310充电。

在本公开一些实施例中，源极驱动电路100在奇数帧，按第一设定时长T1输出奇数行数据W _D1，第一设定时长T1大于偶数行子像素的充电时间，且小于或等于偶数行子像素的充电时间的二倍；及，在偶数帧，按第二设定时长T2输出偶数行数据W _D2，第二设定时长T2大于奇数行子像素的充电时间，且小于或等于奇数行子像素的充电时间的二倍。从而，使得在奇数帧中使奇数行子像素310的充电时间较长，有利于保证奇数帧中奇数行子像素310能够显示目标灰阶；在偶数帧中使偶数行子像素310的充电时间也较长，有利于保证在偶数帧中偶数行子像素310能够显示目标灰阶。

在一些实施例中，参阅图4A，在奇数帧，第一设定时长T1为偶数行子像素的充电时间的二倍。此时，奇数帧中奇数行子像素310的充电时间更长，在充电完成时，源极驱动电路100在奇数帧奇数行的输出电压能够达到最大值，且不再变化，从而进一步保证了奇数帧中奇数行子像素310可以显示目标灰阶。

在另一些实施例中，参与图4B，在偶数帧，第二设定时长T2为奇数行子像素的充电时间的二倍。此时，偶数帧中偶数行子像素310的充电时间更长，在充电完成时，源极驱动电路100在偶数帧偶数行的输出电压能够达到最大值，且不再变化，从而进一步保证了偶数帧中偶数行子像素310可以显示目标灰阶。

在又一些实施例中，在奇数帧，第一设定时长T1为偶数行子像素的充电时间的二倍，且在偶数帧，第二设定时长T2为奇数行子像素的充电时间的二倍。这样，奇数帧中奇数行子像素310的充电时间更长，同时，偶数帧中偶数行子像素310的充电时间也更长，在充电完成时，源极驱动电路100在奇数帧奇数行的输出电压能够达到最大值，源极驱动电路100在偶数帧偶数行的输出电压也能够达到最大值，且均不再变化。从而进一步保证了奇数帧中奇数行子像素310可以显示目标灰阶，偶数帧中偶数行子像素310可以显示目标灰阶。

在一些实施例中，第一设定时长T1等于第二设定时长T2。这样奇数帧奇数行子像素310和偶数帧偶数行子像素310的充电时间相同，奇数帧偶数行子像素310和偶数帧奇数行子像素310的充电时间相同，从而有利于简化源极驱动电路100的电路结构，降低源极驱动电路100的设计难度，从而降低源极驱动电路100的制作成本。

示例性的，第一设定时长T1和第二设定时长T2可以均为3.7微秒。在奇数帧中，偶数行子像素的充电时间可以为1.85微秒，在偶数帧中，奇数行子像素的充电时间可以为1.85微秒。

当然，本公开中第一设定时长T1、第二设定时长T2、偶数行子像素的充电时间和奇数行子像素的充电时间并不仅限于此。

在一些实施例中，如图5所示，逻辑控制子电路10包括屏蔽信号生成模块11、锁存信号生成模块12和使能信号生成模块13。其中，屏蔽信号生成模块11，与栅起始信号端GSP和模式切换信号端ODEN耦接。屏蔽信号生成模块11被配置为，根据栅起始信号W _GSP和第一模式切换信号W _OD1，生成第一屏蔽信号W5和第二屏蔽信号W6。

锁存信号生成模块12，与屏蔽信号生成模块11和初始锁存使能信号端LAT耦接。锁存信号生成模块12被配置为，根据第一屏蔽信号W5和初始锁存使能信号W _LA，生成第一锁存信号W1；及，根据第二屏蔽信号W6和初始锁存使能信号W _LA，生成第二锁存信号W2。

使能信号生成模块13，与屏蔽信号生成模块11和源输出使能信号端SOE耦接。使能信号生成模块13被配置为，根据第一屏蔽信号W5和源输出使能信号W _SOE，生成第一使能信号W3；根据第二屏蔽信号W6和源输出使能信号W _SOE，生成第二使能信号W4。

在一些实施例中，如图6和图7所示，屏蔽信号生成模块11包括区分单元111和生成单元112。

其中，区分单元111，与脉冲信号端CHOP、栅起始信号端GSP和模式切换信号端ODEN耦接。区分单元111被配置为，根据来自脉冲信号端CHOP的脉冲信号W _CH、栅起始信号W _GSP和第一模式切换信号W _OD1，输出行表征信号对(W _L1，W _L1B)和帧表征信号对(W _F1，W _F1B)。行表征信号对(W _L1，W _L1B)表征奇数行和偶数行，帧表征信号对(W _F1，W _F1B)表征奇数帧和偶数帧。

示例性的，脉冲信号端CHOP的脉冲信号W _CH的上升沿可以与源输出使能信号W _SOE的上升沿处于同一时刻。

示例性的，第一行表征信号W _L1在奇数行时间内是低电平，在偶数行时间内是高电平。第一帧表征信号W _F1在奇数帧时间内是低电平，在偶数帧时间内是高电平。

或者，第一行表征信号W _L1在奇数行时间内是高电平，在偶数行时间内是低电平。第一帧表征信号W _F1在奇数帧时间内是高电平，在偶数帧时间内是低电平。

生成单元112，与区分单元111耦接。生成单元112被配置为，根据行表征信号对(W _L1，W _L1B)、帧表征信号对(W _F1，W _F1B)和源输出使能信号W _SOE的反相延迟信号W _SBD，生成第一屏蔽信号W5和第二屏蔽信号W6。

示例性的，源输出使能信号W _SOE的反相延迟信号W _SBD可以为时序控制电路200生成，并提供至源极驱动电路100的反相延迟信号端SOEBD。基于此，参照图6，生成单元112可以与反相延迟信号端SOEBD耦接，从而接收源输出使能信号W _SOE的反相延迟信号W _SBD。

示例性的，源输出使能信号W _SOE的反相延迟信号W _SBD还可以是源极驱动电路100对源输出使能信号W _SOE进行反相延迟处理得到。参见图7，源极驱动电路100还可以包括反相延迟模块14。其中，反相延迟模块14与源输出使能信号端SOE和生成单元112耦接。反相延迟模块14被配置为，接受来自源输出使能信号端SOE的源输出使能信号W _SOE，并对源输出使能信号W _SOE进行数据反相延迟处理，得到源输出使能信号W _SOE的反相延迟信号W _SBD，将该反相延迟信号W _SBD输出至生成单元112。

例如，反相延迟模块14中可以包括RC延迟电路。当然，本公开中反相延迟模块14并不仅限于此。

示例性的，如图8和图9所示，区分单元111包括与非门1111、第一非门1112、第一触发器1113、第一与门1114、第二触发器1115。

与非门1111，与非门1111的第一输入端与脉冲信号端CHOP耦接，与非门1111的第二输入端与栅起始信号端GSP耦接。

第一非门1112，第一非门1112的输入端与与非门1111的输出端耦接。

第一触发器1113，第一触发器1113的使能端与第一非门1112的输出端耦接，第一触发器1113的复位端与模式切换信号端ODEN耦接，第一触发器1113的第一输出端和第二输出端与生成单元112耦接，第一触发器1113的输入端和第一触发器1113的第一输出端耦接。第一触发器1113的第一输出端被配置为输出第一帧表征信号W _F1，第一触发器1113的第二输出端被配置为输出第二帧表征信号W _F1B，第一帧表征信号W _F1和第二帧表征信号W _F1B反 相，组成帧表征信号对(W _F1，W _F1B)。

第一与门1114，第一与门1114的第一输入端与与非门1111的输出端耦接，第一与门1114的第二输入端与模式切换信号端ODEN耦接。

第二触发器1115，第二触发器1115的使能端与脉冲信号端CHOP耦接，第二触发器1115的复位端与第一与门1114的输出端耦接，第二触发器1115的第一输出端和第二输出端与生成单元112耦接，第二触发器1115的输入端和第二触发器1115的第一输出端耦接。第二触发器1115的第一输出端被配置为输出第一行表征信号W _L1，第二触发器1115的第二输出端被配置为输出第二行表征信号W _L1B，第一行表征信号W _L1和第二行表征信号W _L1B反相，组成行表征信号对(W _L1，W _L1B)。

例如，第一触发器1113和第二触发器1115可以为边沿D触发器。第一触发器1113和第二触发器1115的使能端在信号上升沿时有效。

示例性的，如图8和图10所示，生成单元112包括乘法器1121和第三触发器1122。

乘法器1121的第一输入端和第二输入端，与区分单元111耦接，被配置为接收行表征信号对(W _L1，W _L1B)。乘法器1121的第三输入端和第四输入端，与区分单元111耦接，被配置为接收帧表征信号对(W _F1，W _F1B)。

第三触发器1122，第三触发器1122的输入端与乘法器1121的输出端耦接，第三触发器1122的使能端被配置为接收源输出使能信号W _SOE的反相延迟信号W _SBD，第三触发器1122的输出端被配置为输出第一屏蔽信号W5和第二屏蔽信号W6。

例如，第三触发器1122可以为边沿D触发器。第三触发器1122的使能端在信号上升沿时有效。

示例性的，如图8和图11所示，锁存信号生成模块12包括第二非门121和第二与门122。

第二非门121，第二非门121的输入端与屏蔽信号生成模块11耦接。

第二与门122，第二与门122的第一输入端与第二非门121的输出端耦接，第二与门122的第二输入端与初始锁存使能信号端LAT耦接。第二与门122的输出端被配置为输出第一锁存信号W1或第二锁存信号W2。

示例性的，如图8和图12所示，使能信号生成模块13包括信号发生器131。

信号发生器131的输入端与源输出使能信号端SOE耦接，信号发生器131的使能端与屏蔽信号生成模块11耦接。信号发生器131的输出端被配置为输 出第一使能信号W3和第二使能信号W4。

示例性的，在奇数帧，源输出使能信号W _SOE、栅起始信号W _GSP、脉冲信号W _CH、初始锁存使能信号W _LA、源输出使能信号W _SOE的反相延迟信号W _SBD、第一行表征信号W _L1、第一帧表征信号W _F1、乘法器1121输出的信号W _F1L1、第一屏蔽信号W5，第一锁存信号W1、第一使能信号W3和奇数行数据W _D1的时序图如图13A所示。

以图13A为例，对图8所示的逻辑控制子电路10在奇数帧的工作过程进行简单的说明。示例性的，其中，第一模式切换信号W _OD1可以在奇数帧和偶数帧中均一直保持高电平。第一锁存信号W1的上升沿用于控制锁存子电路20锁存数据，第一使能信号W3的上升沿用于控制输出子电路30输出数据。

在t0时刻：

脉冲信号W _CH由低电平变高电平，脉冲信号W _CH的高电平和栅起始信号W _GSP的高电平经与非门1111转换为低电平，再经第一非门1112转变为高电平，使第一触发器1113的使能端有效(即，上升沿触发)。

此时，第一触发器1113的输入端与第一触发器1113的第一输出端相连，使得第一触发器1113的第二输出端输出的电平与第一触发器1113的第一输出端在t0时刻前的电平相同，即高电平。第一触发器1113的第一输出端输出的电平则在t0时刻由原来的高电平转换为低电平。

其中，第一触发器1113的第一输出端输出的是第一帧表征信号W _F1，第一帧表征信号W _F1的低电平，表征第一帧(即奇数帧)。第一触发器1113的第二输出端输出的是第二帧表征信号W _F1B，第二帧表征信号W _F1B的高电平，也表征第一帧(即奇数帧)。

脉冲信号W _CH由低电平变高电平，使得第二触发器1115的使能端有效(即，上升沿触发)。

此时，第二触发器1115的输入端与第二触发器1115的第一输出端相连，使得第二触发器1115的第二输出端输出的电平与第二触发器1115的第一输出端在t0时刻前的电平相同，即高电平。第二触发器1115的第一输出端输出的电平则在t0时刻由原来的高电平转换为低电平。

其中，第二触发器1115的第一输出端输出第一行表征信号W _L1，第一行表征信号W _L1的低电平表征第一行(即奇数行)，第二触发器1115的第二输出端输出第二行表征信号W _L1B，第二行表征信号W _L1B的高电平表征第一行(即奇数行)。

乘法器1121接收第一行表征信号W _L1、第二行表征信号W _L1B、第一帧表 征信号W _F1和第二帧表征信号W _F1B，输出高电平。即，W _F1L1在t0时刻的电平变为高电平。

由于第三触发器1122的使能端在上升沿时有效，而在t0时刻，源输出使能信号W _SOE的反相延迟信号W _SBD为高电平，没有电平由低到高的变化，因此，该第三触发器1122的使能端无效，第三触发器1122输出端依旧输出低电平。即，在第三触发器1122输出端输出的第一屏蔽信号W5为低电平。

这样，在源输出使能信号W _SOE的反相延迟信号W _SBD的上升沿到来之前，第一屏蔽信号W5经第二非门121，与初始锁存使能信号W _LA经第二与门122后得到的第一锁存信号W1的波形与初始锁存使能信号W _LA的波形相同。从而可以在第一行数据到来时，第一锁存信号W1的上升沿可以控制锁存子电路20锁存第一行数据。

同理，在源输出使能信号W _SOE的反相延迟信号W _SBD的上升沿到来之前，第一屏蔽信号W5为低电平，信号发生器131的使能端无效，第一使能信号W3保持与源输出使能信号W _SOE反相。从而，使得第一使能信号W3能够控制输出子电路30输出第三行数据。

在t1时刻：

源输出使能信号W _SOE的反相延迟信号W _SBD由低电平转变为高电平。第三触发器1122的使能端有效，第三触发器1122输出端输出高电平，也即第一屏蔽信号W5由低电平转换为高电平。

这样，在源输出使能信号W _SOE的反相延迟信号W _SBD的下一个上升沿到来之前，第一屏蔽信号W5一直保持高电平。第一屏蔽信号W5经第二非门121，与初始锁存使能信号W _LA经第二与门122后得到的第一锁存信号W1一直保持低电平。从而在第二行数据到达后，锁存子电路20不再锁存第二行数据。

同理，在源输出使能信号W _SOE的反相延迟信号W _SBD的下一个上升沿到来之前，第一屏蔽信号W5一直保持高电平，于信号发生器131的使能端有效，第一使能信号W3不再随源输出使能信号W _SOE变化而变化。从而使源极驱动电路100一直输出奇数行数据。

在t2时刻：

脉冲信号W _CH再次由低电平变高电平，而栅起始信号W _GSP则一直为低电平，因此脉冲信号W _CH和栅起始信号W _GSP在经过与非门1111和第一非门1112后，第一非门1112处输出低电平，无上升沿触发，在第一触发器1113的使能端无效。

第一触发器1113的第一输出端保持输出低电平，第一触发器1113第二输出端保持输出高电平，从而依旧表征第一帧(即奇数帧)。

脉冲信号W _CH再次由低电平变高电平，从而使得第二触发器1115的使能端再次有效(即上升沿触发)。

此时，第二触发器1115的输入端与第二触发器1115的第一输出端相连，使得第二触发器1115的第二输出端输出的电平与第二触发器1115的第一输出端在t2时刻前的电平相同，即低电平。第二触发器1115的第一输出端输出的电平则在t2时刻由原来的低电平转换为高电平。

其中，第二触发器1115的第一输出端输出第一行表征信号W _L1，第一行表征信号W _L1的高电平表征第二行(即偶数行)，第二触发器1115的第二输出端输出第二行表征信号W _L1B，第二行表征信号W _L1B的低电平表征第二行(即偶数行)。

乘法器1121接收第一行表征信号W _L1、第二行表征信号W _L1B、第一帧表征信号W _F1和第二帧表征信号W _F1B，输出低电平。即，W _F1L1在t2时刻的电平变为低电平。

由于第三触发器1122的使能端在上升沿时有效，而在t2时刻，源输出使能信号W _SOE的反相延迟信号W _SBD为高电平，因此，该第三触发器1122输出端依旧输出高电平。即，在第三触发器1122输出端输出的第一屏蔽信号W5为高电平。

这样，在源输出使能信号W _SOE的反相延迟信号W _SBD的上升沿到来之前，第一屏蔽信号W5经第二非门121，与初始锁存使能信号W _LA经第二与门122后得到的第一锁存信号W1一直保持低电平。从而在第二行数据到达后，第一锁存信号W1中不会出现上升沿，锁存子电路20不再锁存第二行数据。

同理，在源输出使能信号W _SOE的反相延迟信号W _SBD的上升沿到来之前，第一屏蔽信号为高电平，于信号发生器131的使能端有效，第一使能信号W3不再随源输出使能信号W _SOE变化而变化。从而使源极驱动电路100一直输出奇数行数据。

在t3时刻：

源输出使能信号W _SOE的反相延迟信号W _SBD再次由低电平转变为高电平。第三触发器1122的使能端有效，第三触发器1122输出端输出低电平，也即第一屏蔽信号W5由高电平转换为低电平。

这样，第一屏蔽信号W5经第二非门121，与初始锁存使能信号W _LA经第二与门122后得到的第一锁存信号W1的波形再次与初始锁存使能信号W _LA 的波形相同。从而在第三行数据到来时，第一锁存信号W1中的上升沿可以控制锁存子电路20锁存第三行数据。

同理，第一屏蔽信号W5为低电平，于信号发生器131的使能端无效，第一使能信号W3保持与源输出使能信号W _SOE反相。从而，使得第一使能信号W3能够控制输出子电路30输出第三行数据。

在t4时刻：

脉冲信号W _CH由低电平变高电平，与t2时刻相同，第一触发器1113的第一输出端保持输出低电平，从而依旧表征第一帧(即奇数帧)。

而第二触发器1115的使能端又一次有效(即上升沿触发)。此时，第二触发器1115的输入端与第二触发器1115的第一输出端相连，使得第二触发器1115的第二输出端输出的电平与第二触发器1115的第一输出端在t4时刻前的电平相同，即高电平。第二触发器1115的第一输出端输出的电平则在t4时刻由原来的高电平转换为低电平。

其中，第二触发器1115的第一输出端输出第一行表征信号W _L1，第一行表征信号W _L1的低电平表征第三行(即奇数行)，第二触发器1115的第二输出端输出第二行表征信号W _L1B，第二行表征信号W _L1B的高电平表征第三行(即奇数行)。

乘法器1121接收第一行表征信号W _L1、第二行表征信号W _L1B、第一帧表征信号W _F1和第二帧表征信号W _F1B，输出高电平。即，W _F1L1在t4时刻的电平变为高电平。

由于第三触发器1122的使能端在上升沿时有效，而在t4时刻，源输出使能信号W _SOE的反相延迟信号W _SBD为高电平，因此，该第三触发器1122输出端依旧输出低电平。即，在第三触发器1122输出端输出的第一屏蔽信号W5为低电平。

这样，第一屏蔽信号W5经第二非门121，与初始锁存使能信号W _LA经第二与门122后得到的第一锁存信号W1的波形依旧与初始锁存使能信号W _LA的波形相同。从而在第三行数据到来时，第一锁存信号W1中的上升沿可以控制锁存子电路20锁存第三行数据。

同理，第一屏蔽信号W5为低电平，于信号发生器131的使能端无效，第一使能信号W3保持与源输出使能信号W _SOE反相。从而，使得第一使能信号W3能够控制输出子电路30输出第三行数据。

参阅上述t0～t4时刻的源极驱动电路100的工作过程，在奇数帧，且在t4时刻之后，第一帧表征信号W _F1依旧输出低电平，第二帧表征信号W _F1B依旧 输出高电平，从而表征第一帧(即奇数帧)。

第一行表征信号W _L1则在脉冲信号W _CH的第奇数个上升沿的控制下，输出低电平。第二行表征信号W _L1B也在脉冲信号W _CH的第奇数个上升沿的控制下，输出高电平。从而在脉冲信号的W _CH的第奇数个上升沿的控制下，表征奇数行。

第一行表征信号W _L1还在脉冲信号W _CH的第偶数个上升沿的控制下，输出高电平。第二行表征信号W _L1B也在脉冲信号W _CH的第偶数个上升沿的控制下，输出低电平。从而在脉冲信号的W _CH的第偶数个上升沿的控制下，表征偶数行。

乘法器1121也在接收第一行表征信号W _L1、第二行表征信号W _L1B、第一帧表征信号W _F1和第二帧表征信号W _F1B，后输出信号W _F1L1。在脉冲信号W _CH的第奇数个上升沿时，该信号W _F1L1由低电平转变为高电平，在脉冲信号W _CH的第偶数个上升沿时，该信号W _F1L1由高电平转变为低电平。

第一屏蔽信号W5则在源输出使能信号W _SOE的反相延迟信号W _SBD的控制下，输出与信号W _F1L1相同的电平。从而使第一锁存信号W1控制锁存子电路20在奇数帧仅在锁存奇数行数据，第一使能信号W3控制输出子电路30在奇数帧仅输出奇数行数据。

示例性的，在偶数帧，源输出使能信号W _SOE、栅起始信号W _GSP、脉冲信号W _CH、初始锁存使能信号W _LA、源输出使能信号W _SOE的反相延迟信号W _SBD、第一行表征信号W _L1、第一帧表征信号W _F1、乘法器1121输出的信号W _F1L1、第二屏蔽信号W6、第二锁存信号W2、第二使能信号W4的时序图和偶数行数据W _D2的时序图如图13B所示。

其中，图8所示的逻辑控制子电路10在偶数帧的工作过程在此不再进行说明，逻辑控制子电路10在偶数帧的工作过程可以结合上述逻辑控制子电路10在奇数帧的工作过程和图13B进行理解。

值得注意的是，在偶数帧，脉冲信号W _CH第一次由低电平变高电平时(即，第一个上升沿)，栅起始信号W _GSP再次处于高电平，这样，脉冲信号W _CH的高电平和栅起始信号W _GSP的高电平经与非门1111转换为低电平，再经第一非门1112转变为高电平，使第一触发器1113的使能端有效(即，上升沿触发)。

此时，第一触发器1113的输入端与第一触发器1113的第一输出端相连，使得第一触发器1113的第二输出端输出的电平与第一触发器1113的第一输出端在奇数帧的电平相同，即低电平。而第一触发器1113的第一输出端输出 的电平则由之前的低电平转换为高电平。

即，第一触发器1113的第一输出端输出的第一帧表征信号W _F1为高电平，表征第二帧(即偶数帧)。第一触发器1113的第二输出端输出的第二帧表征信号W _F1B为低电平，同样表征第二帧(即偶数帧)。且在第二帧(即偶数帧)中，第一帧表征信号W _F1和第二帧表征信号W _F1B的电平不再变化。

在一些实施例中，第一模式切换信号W _OD1可以在奇数帧和偶数帧中一直保持均高电平。在另一些实施例中，第一模式切换信号W _OD1可以在奇数帧和偶数帧中一直保持低电平。

在一些实施例中，参阅图14和图15，逻辑控制子电路10还被配置为，根据栅起始信号W _GSP和来自模式切换信号端ODEN的第二模式切换信号W _OD2，接收并输出初始锁存使能信号W _LA和源输出使能信号W _SOE。

锁存模块20还被配置为，在初始锁存使能信号W _LA的控制下，在每一帧锁存数据信号W _D的奇数行数据W _D1和偶数行数据W _D2。

输出模块30还被配置为，在源输出使能信号W _SOE的控制下，在每一帧输出奇数行数据W _D1和偶数行数据W _D2。奇数行子像素和偶数行子像素的充电时间相等。即，奇数行数据W _D1和偶数行数据W _D2的数据输出时间相等。

这样，使得源极驱动电路100可以同时具有两种驱动模式，第一种模式为在奇数帧，输出第一设定时长的奇数行数据，在偶数帧，输出第二设定时长的偶数行数据；第二种模式为在每一帧均输出奇数行数据和偶数行数据，奇数行数据和偶数行数据的输出时间相等。从而，提高源极驱动电路100驱动方式的多样性。

在一些实施例中，如图16所示，源极驱动电路100还包括电平转换和数模转换子电路40。

电平转换和数模转换子电路40，与锁存子电路20和输出子电路30耦接。电平转换和数模转换子电路40被配置为，在奇数帧接收奇数行数据W _D1，并对奇数行数据W _D1进行电平转换和数模转换；及，在偶数帧接收偶数行数据W _D2，并对偶数行数据W _D2进行电平转换和数模转换。本公开对电平转换和数模转换子电路40的电路结构并不进行具体限制。

例如，电平转换可以将奇数行数据或偶数行数据进行放大。

在一些实施例中，如图17所示，源极驱动电路100还包括输出缓冲器50，与锁存子电路20和输出子电路30耦接。输出缓冲器50被配置为，在奇数帧接收奇数行数据W _D1，并暂存奇数行数据W _D1；及，在偶数帧接收偶数行数据W _D2，并暂存偶数行数据W _D2。

本公开对输出缓冲器50的电路结构并不进行具体限制。

在一些实施例中，如图18所示，源极驱动电路100可以包括电平转换和数模转换子电路40和输出缓冲器50，此时，电平转换和数模转换子电路40与锁存子电路20和输出缓冲器50耦接，输出缓冲器50与电平转换和数模转换子电路40和输出子电路30耦接。

如图19所示，本公开的一些实施例中，提供了一种源极驱动方法，包括：

S100、在每一帧，接收源数据信号W _DT，将源数据信号W _DT转化为数据信号W _D。

在奇数帧：

S200、根据栅起始信号W _GSP、第一模式切换信号W _OD1、初始锁存使能信号W _LA和源输出使能信号W _SOE，生成第一锁存信号W1和第一使能信号W3。

S300、在第一锁存信号W1的控制下，锁存数据信号W _D的奇数行数据W _D1。

S400、在第一使能信号W1的控制下，按第一设定时长T1输出奇数行数据。第一设定时长T1大于偶数行子像素的充电时间，且小于或等于偶数行子像素的充电时间的二倍。

在偶数帧：

S200’、根据栅起始信号W _GSP、第一模式切换信号W _OD1、初始锁存使能信号W _LA和源输出使能信号W _SOE，生成第二锁存信号W2和第二使能信号W4。

S300’在第二锁存信号W2的控制下，锁存数据信号W _D的偶数行数据W _D2。

S400’在第二使能信号W2的控制下，按第二设定时长T2输出偶数行数据W _D2。第二设定时长T2大于奇数行子像素的充电时间，且小于或等于奇数行子像素的充电时间的二倍。

本公开的一些实施例所提供的源极驱动方法所能达到的有益效果与上述源极驱动电路所能达到的有益效果相同，在此不再赘述。

在一些实施例中，在奇数帧，第一设定时长T1为偶数行子像素的充电时间的二倍。

在另一些实施例中，在偶数帧，第二设定时长T2为奇数行子像素的充电时间的二倍。

在又一些实施例中，在奇数帧，第一设定时长T1为偶数行子像素的充电时间的二倍，且在偶数帧，第二设定时长T2为奇数行子像素的充电时间的二 倍。

在一些实施例中，如图20所示，步骤S200、根据栅起始信号W _GSP、第一模式切换信号W _OD1、初始锁存使能信号W _LA和源输出使能信号W _SOE，生成第一锁存信号W1和第一使能信号W3，包括：

S210、根据栅起始信号W _GSP和第一模式切换信号W _OD1，生成第一屏蔽信号W5。

示例性的，如图21所示，S210、根据栅起始信号W _GSP和第一模式切换信号W _OD1，生成第一屏蔽信号W5，包括：

S211、接收脉冲信号W _CH，根据脉冲信号W _CH、栅起始信号W _GSP和第一模式切换信号W _OD1，生成行表征信号对(W _L1，W _L1B)和帧表征信号对(W _F1，W _F1B)。行表征信号对(W _L1，W _L1B)包括相互反相的第一行表征信号W _L1和第二行表征信号W _L1B，帧表征信号对(W _F1，W _F1B)包括相互反相的第一帧表征信号W _F1和第二帧表征信号W _F1B。

S212、根据行表征信号对(W _L1，W _L1B)、帧表征信号对(W _F1，W _F1B)和源输出使能信号W _SOE的反相延迟信号W _SBD，生成第一屏蔽信号W5。

其中，第一行表征信号W _L1在奇数行时间内是低电平，在偶数行时间内是高电平。第一帧表征信号W _F1在奇数帧时间内是低电平，在偶数帧时间内是高电平。

或者，第一行表征信号W _L1在奇数行时间内是高电平，在偶数行时间内是低电平。第一帧表征信号W _F1在奇数帧时间内是高电平，在偶数帧时间内是低电平。

S220、根据第一屏蔽信号W5和初始锁存使能信号W _LA，生成第一锁存信号W1。

S230、根据第一屏蔽信号W5和源输出使能信号W _SOE，生成第一使能信号W3。

在一些实施例中，如图22所示，S200’、根据栅起始信号W _GSP、第一模式切换信号W _OD1、初始锁存使能信号W _LA和源输出使能信号W _SOE，生成第二锁存信号W2和第二使能信号W4，包括：

S210’、根据栅起始信号W _GSP和第一模式切换信号W _OD1，生成第二屏蔽信号W6。

示例性的，如图23所示，S210’、根据栅起始信号W _GSP和第一模式切换信号W _OD1，生成第二屏蔽信号W6，包括：

S211’、接收脉冲信号W _CH，根据脉冲信号W _CH、栅起始信号W _GSP和第 一模式切换信号W _OD1，生成行表征信号对(W _L1，W _L1B)和帧表征信号对(W _F1，W _F1B)。行表征信号对(W _L1，W _L1B)包括相互反相的第一行表征信号W _L1和第二行表征信号W _L1B，帧表征信号对(W _F1，W _F1B)包括相互反相的第一帧表征信号W _F1和第二帧表征信号W _F1B。

S212’、根据行表征信号对(W _L1，W _L1B)、帧表征信号对(W _F1，W _F1B)和源输出使能信号W _SOE的反相延迟信号W _SBD，生成第二屏蔽信号W6。

其中，第一行表征信号W _L1在奇数行时间内是低电平，在偶数行时间内是高电平；第一帧表征信号W _F1在奇数帧时间内是低电平，在偶数帧时间内是高电平；或者，第一行表征信号W _L1在奇数行时间内是高电平，在偶数行时间内是低电平；第一帧表征信号W _F1在奇数帧时间内是高电平，在偶数帧时间内是低电平。

S220’、根据第二屏蔽信号W6和初始锁存使能信号W _LA，生成第二锁存信号W2。

S230’、根据第二屏蔽信号W6和源输出使能信号W _SOE，生成第二使能信号W4。

如图24所示，本公开的一些实施例中，还提供了另一种源极驱动方法，包括：

S1、在每一帧，接收源数据信号W _DT，将所述源数据信号W _DT转化为数据信号W _D。

S2、根据栅起始信号W _GSP和第二模式切换信号W _OD2，接收并输出初始锁存使能信号W _LA和源输出使能信号W _SOE。

S3、在初始锁存使能信号W _LA的控制下，在每一帧锁存数据信号W _D的奇数行数据W _D1和偶数行数据W _D2。

S4、在源输出使能信号W _SOE的控制下，在每一帧输出奇数行数据W _D1和偶数行数据W _D2。奇数行子像素和偶数行子像素的充电时间相等。

本公开的一些实施例提供了一种显示驱动方法，应用于上述任一实施例所述的显示装置1000。其中，如图25所示，显示驱动方法包括：

S01、在每一帧，时序控制电路200向源极驱动电路100发送源数据信号W _DT、栅起始信号W _GSP、第一模式切换信号W _OD1、初始锁存使能信号W _LA和源输出使能信号W _SOE，源极驱动电路100将源数据信号W _DT转化数据信号W _D。

在奇数帧：

S02、源极驱动电路100根据栅起始信号W _GSP、第一模式切换信号W _OD1、 初始锁存使能信号W _LA和源输出使能信号W _SOE，锁存数据信号W _D的奇数行数据W _D1，并按第一设定时长T1输出奇数行数据W _D1。

S03、时序控制电路200控制显示面板300的各行子像素310逐行打开，并利用奇数行数据W _D1进行充电，其中，奇数行子像素的充电时间为第一设定时长T1，偶数行子像素的充电时间大于或等于第一设定时长T1的一半，且小于第一设定时长T1。

在偶数帧：

S02’、源极驱动电路100根据栅起始信号W _GSP、第一模式切换信号W _OD1、初始锁存使能信号W _LA和源输出使能信号W _SOE，锁存数据信号的W _D偶数行数据W _D2，并按第二设定时长T1输出偶数行数据W _D2。

S03’、时序控制电路200控制显示面板300的各行子像素310逐行打开，并利用偶数行数据W _D2进行充电，其中，偶数行子像素的充电时间为第二设定时长T2，奇数行子像素的充电时间大于或等于第二设定时长T2的一半，且小于第二设定时长T2。

本公开一些实施例所提供的显示驱动方法所能达到的有益效果与上述源极驱动电路所能达到的有益效果相同，在此不再赘述。

在一些实施例中，在奇数帧，偶数行子像素的充电时间等于第一设定时长T1的一半。

在另一些实施例中，在偶数帧，奇数行子像素的充电时间等于第二设定时长T2的一半。

在又一些实施例中，在奇数帧，偶数行子像素的充电时间等于第一设定时长T1的一半，且在偶数帧，奇数行子像素的充电时间等于第二设定时长T2的一半。

在一些示例中，如图4A和图4B所示，在奇数帧，相邻两行子像素310中，在奇数行子像素310充电时间为第一设定时长T1的一半时，偶数行子像素310打开进行充电。在偶数帧，相邻两行子像素310中，在偶数行子像素310充电时间为第二设定时长T2的一半时，奇数行子像素310打开进行充电。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (20)

1. 一种源极驱动电路，包括：

   逻辑控制子电路，与源数据信号端、栅起始信号端、模式切换信号端、初始锁存使能信号端和源输出使能信号端耦接；所述逻辑控制子电路被配置为，接收来自所述源数据信号端的源数据信号，将所述源数据信号转化为数据信号；及，根据来自所述栅起始信号端的栅起始信号、来自所述模式切换信号端的第一模式切换信号、来自所述初始锁存使能信号端的初始锁存使能信号和来自所述源输出使能信号端的源输出使能信号，输出第一锁存信号、第二锁存信号、第一使能信号和第二使能信号；

   锁存子电路，与所述逻辑控制子电路耦接；所述锁存子电路被配置为，接收来自所述逻辑控制子电路的数据信号；及，在所述第一锁存信号的控制下，在奇数帧锁存所述数据信号的奇数行数据，在第二锁存信号的控制下，在偶数帧锁存所述数据信号的偶数行数据；

   输出子电路，与所述锁存子电路和所述逻辑电路子电路耦接；所述输出子电路被配置为，在奇数帧接收所述奇数行数据，并在所述第一使能信号的控制下，按第一设定时长输出奇数行数据，所述第一设定时长大于偶数行子像素的充电时间，且小于或等于偶数行子像素的充电时间的二倍；及，在偶数帧接收所述偶数行数据，并在所述第二使能信号的控制下，按第二设定时长输出偶数行数据，所述第二设定时长大于奇数行子像素的充电时间，且小于或等于奇数行子像素的充电时间的二倍。
2. 根据权利要求1所述的源极驱动电路，其中，在奇数帧，所述第一设定时长为偶数行子像素的充电时间的二倍；和/或，在偶数帧，所述第二设定时长为奇数行子像素的充电时间的二倍。
3. 根据权利要求1或2所述的源极驱动电路，其中，所述逻辑控制子电路包括：

   屏蔽信号生成模块，与所述栅起始信号端和所述模式切换信号端耦接；所述屏蔽信号生成模块被配置为，根据所述栅起始信号和所述第一模式切换信号，生成第一屏蔽信号和第二屏蔽信号；

   锁存信号生成模块，与所述屏蔽信号生成模块和所述初始锁存使能信号端耦接；所述锁存信号生成模块被配置为，根据所述第一屏蔽信号和所述初始锁存使能信号，生成第一锁存信号；及，根据所述第二屏蔽信号和所述初始锁存使能信号，生成第二锁存信号；

   使能信号生成模块，与所述屏蔽信号生成模块和所述源输出使能信号端 耦接；所述使能信号生成模块被配置为，根据所述第一屏蔽信号和所述源输出使能信号，生成第一使能信号；及，根据所述第二屏蔽信号和所述源输出使能信号，生成第二使能信号。
4. 根据权利要求3所述的源极驱动电路，其中，所述屏蔽信号生成模块包括：

   区分单元，与脉冲信号端、所述栅起始信号端和所述模式切换信号端耦接；所述区分单元被配置为，根据来自所述脉冲信号端的脉冲信号、所述栅起始信号和所述第一模式切换信号，输出行表征信号对和帧表征信号对；所述行表征信号对表征奇数行和偶数行，所述帧表征信号对表征奇数帧和偶数帧；

   生成单元，与所述区分单元耦接；所述生成单元被配置为，根据所述行表征信号对、所述帧表征信号对和所述源输出使能信号的反相延迟信号，生成第一屏蔽信号和第二屏蔽信号。
5. 根据权利要求4所述的源极驱动电路，其中，所述区分单元包括：

   与非门，所述与非门的第一输入端与所述脉冲信号端耦接，所述与非门的第二输入端与所述栅起始信号端耦接；

   第一非门，所述第一非门的输入端与所述与非门的输出端耦接；

   第一触发器，所述第一触发器的使能端与所述第一非门的输出端耦接，所述第一触发器的复位端与所述模式切换信号端耦接，所述第一触发器的第一输出端和第二输出端与所述生成单元耦接，所述第一触发器的输入端和所述第一触发器的第一输出端耦接；所述第一触发器的第一输出端被配置为输出第一帧表征信号，所述第一触发器的第二输出端被配置为输出第二帧表征信号，所述第一帧表征信号和所述第二帧表征信号反相，组成帧表征信号对；

   第一与门，所述第一与门的第一输入端与所述与非门的输出端耦接，所述第一与门的第二输入端所述模式切换信号端耦接；

   第二触发器，所述第二触发器的使能端与所述脉冲信号端耦接，所述第二触发器的复位端与所述第一与门的输出端耦接，所述第二触发器的第一输出端和第二输出端与所述生成单元耦接，所述第二触发器的输入端和所述第二触发器的第一输出端耦接；所述第二触发器的第一输出端被配置为输出第一行表征信号，所述第二触发器的第二输出端被配置为输出第二行表征信号，所述第一行表征信号和所述第二行表征信号反相，组成行表征信号对。
6. 根据权利要求4或5所述的源极驱动电路，其中，所述生成单元包括：

   乘法器；所述乘法器的第一输入端和第二输入端，与所述区分单元耦接，被配置为接收所述行表征信号对；所述乘法器的第三输入端和第四输入端，与 所述区分单元耦接，被配置为接收所述帧表征信号对；

   第三触发器，所述第三触发器的输入端与所述乘法器的输出端耦接，所述第三触发器的使能端被配置为接收所述源输出使能信号的反相延迟信号，所述第三触发器的输出端被配置为输出第一屏蔽信号和第二屏蔽信号。
7. 根据权利要求3～6中任一项所述的源极驱动电路，其中，所述锁存信号生成模块包括：

   第二非门，所述第二非门的输入端与所述屏蔽信号生成模块耦接；

   第二与门，所述第二与门的第一输入端与所述第二非门的输出端耦接，所述第二与门的第二输入端与所述初始锁存使能信号端耦接；所述第二与门的输出端被配置为输出所述第一锁存信号或第二锁存信号。
8. 根据权利要求3～7中任一项所述的源极驱动电路，其中，所述使能信号生成模块包括：

   信号发生器；所述信号发生器的输入端与所述源输出使能信号端耦接，所述信号发生器的使能端与所述屏蔽信号生成模块耦接；所述信号发生器的输出端被配置为输出所述第一使能信号和所述第二使能信号。
9. 根据权利要求1～8中任一项所述的源极驱动电路，其中，

   所述逻辑控制子电路还被配置为，根据所述栅起始信号和来自所述模式切换信号端的第二模式切换信号，接收并输出所述初始锁存使能信号和所述源输出使能信号；

   所述锁存模块还被配置为，在所述初始锁存使能信号的控制下，在每一帧锁存所述数据信号的奇数行数据和偶数行数据；

   所述输出模块还被配置为，在所述源输出使能信号的控制下，在每一帧输出奇数行数据和偶数行数据；奇数行子像素和偶数行子像素的充电时间相等。
10. 根据权利要求1～9中任一项所述的源极驱动电路，还包括：

    电平转换和数模转换子电路，与所述锁存子电路和所述输出子电路耦接；所述电平转换和数模转换子电路被配置为，在奇数帧接收所述奇数行数据，并对所述奇数行数据进行电平转换和数模转换；及，在偶数帧接收所述偶数行数据，并对所述偶数行数据进行电平转换和数模转换。
11. 根据权利要求1～10中任一项所述的源极驱动电路，还包括：

    输出缓冲器，与所述锁存子电路和所述输出子电路耦接；所述输出缓冲器被配置为，在奇数帧接收所述奇数行数据，并暂存所述奇数行数据；及，在偶数帧接收所述偶数行数据，并暂存所述偶数行数据。
12. 根据权利要求1～11中任一项所述的源极驱动电路，其中，

    所述第一设定时长等于所述第二设定时长。
13. 一种源极驱动方法，包括：

    在每一帧，接收源数据信号，将所述源数据信号转化为数据信号；

    在奇数帧：

    根据栅起始信号、第一模式切换信号、初始锁存使能信号和源输出使能信号，生成第一锁存信号和第一使能信号；

    在所述第一锁存信号的控制下，锁存所述数据信号的奇数行数据；

    在所述第一使能信号的控制下，按第一设定时长输出奇数行数据；所述第一设定时长大于偶数行子像素的充电时间，且小于或等于偶数行子像素的充电时间的二倍；

    在偶数帧：

    根据所述栅起始信号、所述第一模式切换信号、所述初始锁存使能信号和所述源输出使能信号，生成第二锁存信号和第二使能信号；

    在所述第二锁存信号的控制下，锁存所述数据信号的偶数行数据；

    在所述第二使能信号的控制下，按第二设定时长输出偶数行数据；所述第二设定时长大于奇数行子像素的充电时间，且小于或等于奇数行子像素的充电时间的二倍。
14. 根据权利要求13所述的源极驱动方法，其中，在奇数帧，所述第一设定时长为偶数行子像素的充电时间的二倍；和/或，在偶数帧，所述第二设定时长为奇数行子像素的充电时间的二倍。
15. 根据权利要求13或14所述的源极驱动方法，其中，

    所述根据栅起始信号、第一模式切换信号、初始锁存使能信号和源输出使能信号，生成第一锁存信号和第一使能信号，包括：

    根据所述栅起始信号和所述第一模式切换信号，生成第一屏蔽信号；

    根据所述第一屏蔽信号和所述初始锁存使能信号，生成第一锁存信号；

    根据所述第一屏蔽信号和所述源输出使能信号，生成第一使能信号；

    所述根据所述栅起始信号、所述第一模式切换信号、所述初始锁存使能信号和所述源输出使能信号，生成第二锁存信号和第二使能信号，包括：

    根据所述栅起始信号和所述第一模式切换信号，生成第二屏蔽信号；

    根据所述第二屏蔽信号和所述初始锁存使能信号，生成第二锁存信号；

    根据所述第二屏蔽信号和所述源输出使能信号，生成第二使能信号。
16. 根据权利要求15所述的源极驱动方法，其中，

    所述根据所述栅起始信号和所述第一模式切换信号，生成第一屏蔽信号， 包括：

    接收脉冲信号，根据所述脉冲信号、所述栅起始信号和所述第一模式切换信号，生成行表征信号对和帧表征信号对；所述行表征信号对包括相互反相的第一行表征信号和第二行表征信号，所述帧表征信号对包括相互反相的第一帧表征信号和第二帧表征信号；

    根据所述行表征信号对、所述帧表征信号对和所述源输出使能信号的反相延迟信号，生成第一屏蔽信号；

    所述根据所述栅起始信号和所述第一模式切换信号，生成第二屏蔽信号，包括：

    接收脉冲信号，根据所述脉冲信号、所述栅起始信号和所述第一模式切换信号，生成行表征信号对和帧表征信号对；所述行表征信号对包括相互反相的第一行表征信号和第二行表征信号，所述帧表征信号对包括相互反相的第一帧表征信号和第二帧表征信号；

    根据所述行表征信号对、所述帧表征信号对和所述源输出使能信号的反相延迟信号，生成第二屏蔽信号；

    其中，所述第一行表征信号在奇数行时间内是低电平，在偶数行时间内是高电平；所述第一帧表征信号在奇数帧时间内是低电平，在偶数帧时间内是高电平；或者，

    所述第一行表征信号在奇数行时间内是高电平，在偶数行时间内是低电平；所述第一帧表征信号在奇数帧时间内是高电平，在偶数帧时间内是低电平。
17. 一种显示装置，包括：

    多个如权利要求1～12中任一项所述的源极驱动电路；

    至少一个时序控制电路，被配置为输出源数据信号、栅起始信号、第一模式切换信号、第二模式切换信号、初始锁存使能信号和源输出使能信号；每个时序控制电路与至少两个源极驱动电路耦接；

    显示面板，与所述至少一个时序控制电路及多个所述源极驱动电路耦接。
18. 根据权利要求17所述的显示装置，其中，所述显示装置包括两个时序控制电路；

    多个所述源极驱动电路分成两组，每组源极驱动电路与一个时序控制电路耦接；

    所述时序控制电路的刷新频率为X，每帧可传输的图像数据量为Y；所述显示面板的目标刷新频率为X ₀，每帧所需要的目标图像数据量为Y ₀；
19. 一种显示驱动方法，应用于如权利要求17或18所述的显示装置；所述显示驱动方法包括：

    在每一帧，时序控制电路向源极驱动电路发送源数据信号、栅起始信号、模式切换信号、初始锁存使能信号和源输出使能信号，所述源极驱动电路将所述源数据信号转化数据信号；

    在奇数帧：

    所述源极驱动电路根据所述栅起始信号、所述第一模式切换信号、所述初始锁存使能信号和所述源输出使能信号，锁存所述数据信号的奇数行数据，并按第一设定时长输出奇数行数据；

    所述时序控制电路控制显示面板的各行子像素逐行打开，并利用所述奇数行数据进行充电，其中，奇数行子像素的充电时间为第一设定时长，偶数行子像素的充电时间大于或等于所述第一设定时长的一半，且小于所述第一设定时长；

    在偶数帧：

    所述源极驱动电路根据所述栅起始信号、所述第一模式切换信号、所述初始锁存使能信号和所述源输出使能信号，锁存所述数据信号的偶数行数据，并按第二设定时长输出偶数行数据；

    所述时序控制电路控制显示面板的各行子像素逐行打开，并利用所述偶数行数据进行充电，其中，偶数行子像素的充电时间为第二设定时长，奇数行子像素的充电时间大于或等于所述第二设定时长的一半，且小于所述第二设定时长。
20. 根据权利要求19所述的显示驱动方法，其中，

    在奇数帧，相邻两行子像素中，在奇数行子像素充电时间为第一设定时长的一半时，偶数行子像素打开进行充电；

    在偶数帧，相邻两行子像素中，在偶数行子像素充电时间为第二设定时长的一半时，奇数行子像素打开进行充电。