CN116542032A - 一种芯片集成设计方法及系统 - Google Patents
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Abstract
本发明公开了一种芯片集成设计方法及系统，涉及芯片设计技术领域，包括以下步骤：在子模块预定义编辑单元中定义芯片各个子模块的结构，该芯片集成设计方法，通过利用子模块测试单元能够在过程纠正发生的很多错误，并及时修改，降低时间和资金成本的投入，避免后续子模块内部逻辑都完成后，大量长时间仿真才发现，从而导致修改工作量增大，修改成本高的情况。通过设置集成模块运行模拟单元，可对集成的模块进行接近真实运行环境下的测试，利用模拟数据进行运算，与设计预期处理结果对比，从而能够真实反应出集成模块的设计功能性，使得设计人员能够提前了解集成模块的设计功能是否完善，便于对未实现的功能进行及时改正。
Description
技术领域
本发明涉及芯片设计技术领域，具体为一种芯片集成设计方法及系统。
背景技术
芯片设计已达到数千万乃至数亿晶体管的规模，必须将其划分为多个模块由多人完成。在其过程中，不可避免的涉及一个步骤就是集成，即将各子模块连接到一起。目前集成由手工输入源代码完成，然而由于规模的巨大，子模块数目常以百计，其每个的接口可能上千，所有的连线可能超过数万，费时耗力，由于各个模块间彼此交互的层次关系越来越复杂，即使是经验丰富的工程师也容易引入错误，从而影响芯片质量，另外，人为的集成工作和设计过程中的结果缺少有效的信息交换，而且过于依赖设计工程师的经验，设计质量和效率都很难保证，工作量巨大、极易出错。为此，本发明提出了一种芯片集成设计方法以解决上述问题。
发明内容
针对现有技术的不足，本发明提供了一种芯片集成设计方法及系统，解决了目前集成由手工输入源代码完成，工作量巨大、极易出错，导致设计质量和效率都很难保证的问题。
为实现以上目的，本发明通过以下技术方案予以实现：一种芯片集成设计方法，具体包括以下步骤：
步骤一：在子模块预定义编辑单元中定义芯片各个子模块的结构。
步骤二：利用子模块测试单元对所述子模块的结构进行测试，并利用替换代码输入单元对错误代码进行修改，然后利用子模块生成单元输出正常运行的子模块。
步骤三：将步骤二中生成的多个子模块利用子模块整合单元进行排序组合，通过集成模块生成单元输出整合的集成模块，通过集成模块测试单元对形成的所述集成模块进行测试，对测试异常的集成模块，利用修正单元修改。
步骤四：将步骤三中整合的集成模块利用集成模块运行单元模拟集成模块的使用环境，测试其各部分功能性。
本发明还公开了一种芯片集成设计方法的设计系统，包括子模块预定义编辑单元、子模块测试单元、替换代码输入单元、子模块生成单元、子模块整合单元、集成模块生成单元、集成模块测试单元、修正单元、集成模块运行模拟单元和模备用子模块储存库，所述子模块预定义编辑单元的输出端和子模块测试单元的输入端相连接，所述子模块测试单元和替换代码输入单元实现双向连接，所述子模块测试单元的输出端和子模块生成单元的输入端相连接，所述子模块生成单元的输出端和子模块整合单元的输入端相连接，所述子模块整合单元的输出端和集成模块生成单元的输入端相连接，所述集成模块生成单元的输出端分别和集成模块测试单元、集成模块运行模拟单元的输入端相连接，所述修正单元和集成模块测试单元实现双向连接，所述模备用子模块储存库的输出端和修正单元的输入端相连接。
进一步的，所述子模块测试单元包括脚本测试模块、异常代码标记模块、复测模块和异常代码显示模块，所述脚本测试模块的输出端和异常代码标记模块的输入端相连接，所述异常代码标记模块的输出端和复测模块的输入端相连接，所述复测模块的输出端分别和脚本测试模块、异常代码显示模块的输入端相连接。
进一步的，所述集成模块测试单元包括异常监测模块、异常标记模块、剔除模块和二次确认模块，所述异常监测模块的输出端和异常标记模块的输入端相连接。
进一步的，所述异常标记模块的输出端和剔除模块的输入端相连接，所述二次确认模块的输出端和异常标记模块的输入端相连接。
进一步的，所述修正单元包括剔除模块、子模块调取单元、子模块相似度对比模块和子模块输出模块，所述剔除模块的输出端和子模块相似度对比模块输入端相连接，所述子模块调取单元输出端和子模块相似度对比模块输入端相连接，所述子模块相似度对比模块输出端和子模块输出模块输入端相连接。
进一步的，所述集成模块运行模拟单元包括模拟数据提取模块、模拟数据输出模块、模拟数据处理对比模块、评测模块和模拟数据处理结果存储模块，所述模拟数据提取模块的输出端和模拟数据输出模块的输入端相连接。
进一步的，所述模拟数据输出模块的输出端和模拟数据处理对比模块的输入端相连接，所述模拟数据处理对比模块的输出端和评测模块的输入端相连接，所述模拟数据处理结果存储模块的输出端和模拟数据处理对比模块的输入端相连接。
有益效果
本发明提供了一种芯片集成设计方法及系统。与现有技术相比具备以下
有益效果：
1、一种芯片集成设计方法，通过利用子模块测试单元能够在过程纠正发生的很多错误，并及时修改，降低时间和资金成本的投入，避免后续子模块内部逻辑都完成后，大量长时间仿真才发现，从而导致修改工作量增大，修改成本高的情况。
2、一种芯片集成设计方法，通过设置集成模块运行模拟单元，可对集成的模块进行接近真实运行环境下的测试，利用模拟数据进行运算，与设计预期处理结果对比，从而能够真实反应出集成模块的设计功能性，使得设计人员能够提前了解集成模块的设计功能是否完善，便于对未实现的功能进行及时改正。
3、一种芯片集成设计方法，通过设置子模块测试单元可在设计完成一个子模块后即可进行测试，而在检测到有问题时，可启用复测模块将该部分代码重新输入到脚本测试模块中重复检测确认，可保证不会出现问题，且可降低功耗，通过设置集成模块测试单元可对检测出异常位置的子模块替换与之相同类型的其他模块，无需人工再次编辑纠正，降低工作人员劳动强度。
附图说明
图1为本发明结构原理框图；
图2为本发明子模块测试单元结构原理框图；
图3为本发明集成模块测试单元结构原理框图；
图4为本发明修正单元结构原理框图；
图5为本发明集成模块运行模拟单元结构原理框图；
图6为本发明芯片集成设计流程图。
图中：1、子模块预定义编辑单元；2、子模块测试单元；21、脚本测试模块；22、异常代码标记模块；23、复测模块；24、异常代码显示模块；3、替换代码输入单元；4、子模块生成单元；5、子模块整合单元；6、集成模块生成单元；7、集成模块测试单元；71、异常监测模块；72、异常标记模块；73、剔除模块；74、二次确认模块；8、修正单元；81、剔除模块；82、子模块调取单元；83、子模块相似度对比模块；84、子模块输出模块；9、集成模块运行模拟单元；91、模拟数据提取模块；92、模拟数据输出模块；93、模拟数据处理对比模块；94、评测模块；95、模拟数据处理结果存储模块；10、备用子模块储存库。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供一种技术方案：一种芯片集成设计方法，具体包括以下步骤：
步骤一：在子模块预定义编辑单元中定义芯片各个子模块的结构，通过手动输入方式编辑代码。
步骤二：利用子模块测试单元对所述子模块的结构进行测试，并利用替换代码输入单元对错误代码进行修改，然后利用子模块生成单元输出正常运行的子模块。
步骤三：将步骤二中生成的多个子模块利用子模块整合单元进行排序组合，通过集成模块生成单元输出整合的集成模块，通过集成模块测试单元对形成的所述集成模块进行测试，对测试异常的集成模块，利用修正单元修改，无需再次检测问题子模块发生错误的位置，节省检测时间。
步骤四：将步骤三中整合的集成模块利用集成模块运行单元模拟集成模块的使用环境，测试其各部分功能性。
本实施例的芯片集成设计方法，通过利用子模块测试单元能够在过程纠正发生的很多错误，并及时修改，降低时间和资金成本的投入，避免后续子模块内部逻辑都完成后，大量长时间仿真才发现，从而导致修改工作量增大，修改成本高的情况。请参阅图1-5，本发明还公开了一种芯片集成设计方法的设计系统，包括子模块预定义编辑单元1、子模块测试单元2、替换代码输入单元3、子模块生成单元4、子模块整合单元5、集成模块生成单元6、集成模块测试单元7、修正单元8、集成模块运行模拟单元9和备用子模块储存库10，子模块预定义编辑单元1的输出端和子模块测试单元2的输入端相连接，子模块测试单元2和替换代码输入单元3实现双向连接，子模块测试单元2的输出端和子模块生成单元4的输入端相连接，子模块生成单元4的输出端和子模块整合单元5的输入端相连接，子模块整合单元5的输出端和集成模块生成单元6的输入端相连接，集成模块生成单元6的输出端分别和集成模块测试单元7、集成模块运行模拟单元9的输入端相连接，修正单元8和集成模块测试单元7实现双向连接，备用子模块储存库10的输出端和修正单元8的输入端相连接。
本实施例的芯片集成设计系统，通过利用子模块测试单元能够在过程纠正发生的很多错误，并及时修改，降低时间和资金成本的投入，避免后续子模块内部逻辑都完成后，大量长时间仿真才发现，从而导致修改工作量增大，修改成本高的情况。
通过设置集成模块运行模拟单元，可对集成的模块进行接近真实运行环境下的测试，利用模拟数据进行运算，与设计预期处理结果对比，从而能够真实反应出集成模块的设计功能性，使得设计人员能够提前了解集成模块的设计功能是否完善，便于对未实现的功能进行及时改正。
通过设置子模块测试单元可在设计完成一个子模块后即可进行测试，而在检测到有问题时，可启用复测模块将该部分代码重新输入到脚本测试模块中重复检测确认，可保证不会出现问题，且可降低功耗，通过设置集成模块测试单元可对检测出异常位置的子模块替换与之相同类型的其他模块，无需人工再次编辑纠正，降低工作人员劳动强度。
子模块测试单元2包括脚本测试模块21、异常代码标记模块22、复测模块23和异常代码显示模块24，脚本测试模块21的输出端和异常代码标记模块22的输入端相连接，异常代码标记模块22的输出端和复测模块23的输入端相连接，复测模块23的输出端分别和脚本测试模块21、异常代码显示模块24的输入端相连接。
集成模块测试单元7包括异常监测模块71、异常标记模块72、剔除模块73和二次确认模块74，异常监测模块71的输出端和异常标记模块72的输入端相连接，异常标记模块72的输出端和剔除模块73的输入端相连接，二次确认模块74的输出端和异常标记模块72的输入端相连接。
修正单元8包括剔除模块81、子模块调取模块82、子模块相似度对比模块83和子模块输出模块84，剔除模块81的输出端和子模块相似度对比模块83输入端相连接，子模块调取模块82输出端和子模块相似度对比模块83输入端相连接，子模块相似度对比模块83输出端和子模块输出模块84输入端相连接。
集成模块运行模拟单元9包括模拟数据提取模块91、模拟数据输出模块92、模拟数据处理对比模块93、评测模块94和模拟数据处理结果存储模块95，模拟数据提取模块91的输出端和模拟数据输出模块92的输入端相连接，模拟数据输出模块92的输出端和模拟数据处理对比模块93的输入端相连接，模拟数据处理对比模块93的输出端和评测模块94的输入端相连接，模拟数据处理结果存储模块95的输出端和模拟数据处理对比模块93的输入端相连接。
子模块预定义编辑单元1用于编辑代码，形成对应功能的子模块，子模块测试单元2用于对编辑形成的子模块进行测试，以确保其能够达到设计要求的功能，并能够正常运行，替换代码输入单元3用于对异常代码进行修改替换，子模块生成单元4用于将测试完成的子模块输出并保存，子模块整合单元5用于将所有设计的不同功能的子模块按照功能设计要求进行顺序排列组合，利用集成模块生成单元6输出保存，集成模块测试单元7用于对集成后的模块功能测试，并对异常子模块位置利用修正单元修改，集成模块运行模拟单元9用于模拟芯片真实运行环境，便于发现芯片在实际运行中存在的问题。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。
Claims (8)
1.一种芯片集成设计方法，其特征在于：具体包括以下步骤：
步骤一：在子模块预定义编辑单元中定义芯片各个子模块的结构；
步骤二：利用子模块测试单元对所述子模块的结构进行测试，并利用替换代码输入单元对错误代码进行修改，然后利用子模块生成单元输出正常运行的子模块；
步骤三：将步骤二中生成的多个子模块利用子模块整合单元进行排序组合，通过集成模块生成单元输出整合的集成模块，通过集成模块测试单元对形成的所述集成模块进行测试，对测试异常的集成模块，利用修正单元修改；
步骤四：将步骤三中整合的集成模块利用集成模块运行单元模拟集成模块的使用环境，测试其各部分功能性。
2.一种使用如权利要求1所述的芯片集成设计方法的设计系统，其特征在于：包括子模块预定义编辑单元(1)、子模块测试单元(2)、替换代码输入单元(3)、子模块生成单元(4)、子模块整合单元(5)、集成模块生成单元(6)、集成模块测试单元(7)、修正单元(8)、集成模块运行模拟单元(9)和备用子模块储存库(10)，所述子模块预定义编辑单元(1)的输出端和子模块测试单元(2)的输入端相连接，所述子模块测试单元(2)和替换代码输入单元(3)实现双向连接，所述子模块测试单元(2)的输出端和子模块生成单元(4)的输入端相连接，所述子模块生成单元(4)的输出端和子模块整合单元(5)的输入端相连接，所述子模块整合单元(5)的输出端和集成模块生成单元(6)的输入端相连接，所述集成模块生成单元(6)的输出端分别和集成模块测试单元(7)、集成模块运行模拟单元(9)的输入端相连接，所述修正单元(8)和集成模块测试单元(7)实现双向连接，所述模备用子模块储存库(10)的输出端和修正单元(8)的输入端相连接。
3.根据权利要求2所述的芯片集成设计方法的设计系统，其特征在于：所述子模块测试单元(2)包括脚本测试模块(21)、异常代码标记模块(22)、复测模块(23)和异常代码显示模块(24)，所述脚本测试模块(21)的输出端和异常代码标记模块(22)的输入端相连接，所述异常代码标记模块(22)的输出端和复测模块(23)的输入端相连接，所述复测模块(23)的输出端分别和脚本测试模块(21)、异常代码显示模块(24)的输入端相连接。
4.根据权利要求2所述的芯片集成设计方法的设计系统，其特征在于：所述集成模块测试单元(7)包括异常监测模块(71)、异常标记模块(72)、剔除模块(73)和二次确认模块(74)，所述异常监测模块(71)的输出端和异常标记模块(72)的输入端相连接。
5.根据权利要求4所述的芯片集成设计方法的设计系统，其特征在于：所述异常标记模块(72)的输出端和剔除模块(73)的输入端相连接，所述二次确认模块(74)的输出端和异常标记模块(72)的输入端相连接。
6.根据权利要求2所述的芯片集成设计方法的设计系统，其特征在于：所述修正单元(8)包括剔除模块(81)、子模块调取单元(82)、子模块相似度对比模块(83)和子模块输出模块(84)，所述剔除模块(81)的输出端和子模块相似度对比模块(83)输入端相连接，所述子模块调取单元(82)输出端和子模块相似度对比模块(83)输入端相连接，所述子模块相似度对比模块(83)输出端和子模块输出模块(84)输入端相连接。
7.根据权利要求6所述的芯片集成设计方法的设计系统，其特征在于：所述集成模块运行模拟单元(9)包括模拟数据提取模块(91)、模拟数据输出模块(92)、模拟数据处理对比模块(93)、评测模块(94)和模拟数据处理结果存储模块(95)，所述模拟数据提取模块(91)的输出端和模拟数据输出模块(92)的输入端相连接。
8.根据权利要求7所述的芯片集成设计方法的设计系统，其特征在于：所述模拟数据输出模块(92)的输出端和模拟数据处理对比模块(93)的输入端相连接，所述模拟数据处理对比模块(93)的输出端和评测模块(94)的输入端相连接，所述模拟数据处理结果存储模块(95)的输出端和模拟数据处理对比模块(93)的输入端相连接。
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|---|---|
| CN (1) | CN116542032B (zh) |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101847123A (zh) * | 2010-05-26 | 2010-09-29 | 北京航空航天大学 | 一种机载计算机软件测试通用体系的构建方法 |
| CN103049619A (zh) * | 2012-12-31 | 2013-04-17 | 上海宇芯科技有限公司 | 一种利用表格完成芯片设计集成功能的方法 |
| RU2012125467A (ru) * | 2012-06-20 | 2013-12-27 | Открытое акционерное общество "Концерн радиостроения "Вега" | Способ увеличения выхода годных при изготовлении высокоплотных электронных модулей |
| CN110716126A (zh) * | 2019-10-14 | 2020-01-21 | 珠海亿智电子科技有限公司 | 芯片老化测试系统、方法及装置 |
| CN112100952A (zh) * | 2020-09-14 | 2020-12-18 | 海光信息技术股份有限公司 | 一种集成电路后仿真方法、装置、电子设备及存储介质 |
| US20210124563A1 (en) * | 2019-10-24 | 2021-04-29 | Dspace Digital Signal Processing And Control Engineering Gmbh | Integrated simulation code and production code generation |
| CN114661584A (zh) * | 2022-03-05 | 2022-06-24 | 中电万维信息技术有限责任公司 | 一种用于软件测试的测试装置及使用方法 |
| CN114818553A (zh) * | 2022-05-10 | 2022-07-29 | 无锡众星微系统技术有限公司 | 一种芯片集成设计方法 |
-
2023
- 2023-04-24 CN CN202310446170.1A patent/CN116542032B/zh active Active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101847123A (zh) * | 2010-05-26 | 2010-09-29 | 北京航空航天大学 | 一种机载计算机软件测试通用体系的构建方法 |
| RU2012125467A (ru) * | 2012-06-20 | 2013-12-27 | Открытое акционерное общество "Концерн радиостроения "Вега" | Способ увеличения выхода годных при изготовлении высокоплотных электронных модулей |
| CN103049619A (zh) * | 2012-12-31 | 2013-04-17 | 上海宇芯科技有限公司 | 一种利用表格完成芯片设计集成功能的方法 |
| CN110716126A (zh) * | 2019-10-14 | 2020-01-21 | 珠海亿智电子科技有限公司 | 芯片老化测试系统、方法及装置 |
| US20210124563A1 (en) * | 2019-10-24 | 2021-04-29 | Dspace Digital Signal Processing And Control Engineering Gmbh | Integrated simulation code and production code generation |
| CN112100952A (zh) * | 2020-09-14 | 2020-12-18 | 海光信息技术股份有限公司 | 一种集成电路后仿真方法、装置、电子设备及存储介质 |
| CN114661584A (zh) * | 2022-03-05 | 2022-06-24 | 中电万维信息技术有限责任公司 | 一种用于软件测试的测试装置及使用方法 |
| CN114818553A (zh) * | 2022-05-10 | 2022-07-29 | 无锡众星微系统技术有限公司 | 一种芯片集成设计方法 |
Non-Patent Citations (3)
| Title |
|---|
| RAJSAKTISH SANKARANARAYANAN.ETC: "Chip Package Co-design and Physical Verification for Heterogeneous Integration", 《IEEE》, 31 December 2021 (2021-12-31) * |
| 李加元;成立;王振宇;李华乐;贺星;: "系统芯片设计中的可复用IP技术", 半导体技术, no. 01, 23 January 2006 (2006-01-23) * |
| 王石;曹文梁;江务学;施松新;: "嵌入式结构下集成优化自动控制系统设计", 计算机测量与控制, no. 07, 25 July 2017 (2017-07-25) * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN116542032B (zh) | 2024-04-09 |
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Legal Events
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|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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