CN116521600A - 一种标准串行总线设备的扩展方法、装置、介质 - Google Patents

一种标准串行总线设备的扩展方法、装置、介质 Download PDF

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CN116521600A CN202310497921.2A CN202310497921A CN116521600A CN 116521600 A CN116521600 A CN 116521600A CN 202310497921 A CN202310497921 A CN 202310497921A CN 116521600 A CN116521600 A CN 116521600A
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Abstract

本申请涉及通信领域，公开了一种标准串行总线设备的扩展方法、装置、介质，应用于包括总线适配器的标准串行总线设备，该方法包括：获取设计指令并解析，以获取设备设计信息；根据设备设计信息获取待获取功能电路和与待获取功能电路对应的直接内存访问模块；确定直接内存访问模块和待获取功能电路的引脚信息；根据引脚信息更新总线适配器的配置信息，以实现核心电路和待获取功能电路的通信连接。本申请通过将待获取功能电路和与其对应的直接内存访问模块与核心电路连接，无需对待获取功能电路进行适应性修改，以使PCIe设备能够快速高效的集成多种功能电路，减少设计过程中人力物力的浪费，提高PCIe设备扩展效率。

Description

一种标准串行总线设备的扩展方法、装置、介质
技术领域
本申请涉及总线通信领域，特别是涉及一种标准串行总线设备的扩展方法、装置、介质。
背景技术
高速串行计算机扩展总线标准(peripheral component interconnect express，PCIe)是一种高速串行点对点双通道高带宽的总线传输标准，在计算机和服务器中被广泛应用。常用的PCIe设备包括：网卡设备、存储设备、计算设备等。随着算力的高速增长和用户需求的提高，PCIe设备往往需要集成不同的功能。例如：智能网卡需要在网卡设备上新增存储功能，而高速存储设备则需要在普通存储设备中增加网卡功能。图1为一种现有的PCIe设备架构，如图1所示，PCIe设备的硬核IP(Hardware Intellectual Property，HIP)通过多通道直接内存访问链路(Direct Memory Access，DMA)核与各IP核(NIC、RDMA、NVME和Kernel)连接。
在设备开发过程中，为了缩短开发周期、降低开发成本，厂商大多选择将成熟的知识产权(Intellectual Property，IP)核增加到现有的设备中。图2为一种现有的IP核移植方法，如图2所示，厂商将NVME IP核与PCIe设备的多通道DMA IP核连接，以使PCIe设备具有NVME功能。但采用这一方式时，由于多通道DMA控制器的用户接口信号数量多且时序复杂，为了防止由于NVME IP核与多通道DMA核的用户接口信号定义不一致导致无法适配，需要对DMA IP核和NVME IP核做适应性修改，需要消耗大量的人力物力。
由此可见，如何提供一种新的标准串行总线设备的扩展方法，以使PCIe设备能够快速高效的集成多种功能模块(IP核)，减少设计过程中人力物力的浪费，是本领域技术人员亟需解决的问题。
发明内容
本申请的目的是提供一种标准串行总线设备的扩展方法、装置、介质，以使PCIe设备能够快速高效的集成多种功能模块(IP核)，减少设计过程中人力物力的浪费。
为了解决上述技术问题，本申请提供了一种标准串行总线设备的扩展方法，应用于包括总线适配器的标准串行总线设备，所述总线适配器的第一端与所述标准串行总线设备的核心电路的各引脚连接，所述总线适配器的第二端与各功能模块的直接内存访问模块的各引脚连接，以实现所述核心电路与所述直接内存访问模块间的数据交互；所述标准串行总线设备的扩展方法包括：
获取设计指令并解析，以获取设备设计信息；
根据所述设备设计信息获取待获取功能电路和与所述待获取功能电路对应的直接内存访问模块；
确定所述直接内存访问模块和所述待获取功能电路的引脚信息；
根据所述引脚信息更新所述总线适配器的配置信息，以实现所述核心电路和所述待获取功能电路的通信连接。
优选的，所述总线适配器包括合并单元、分流单元、流控接口单元和总线配置单元；
所述分流单元的第一端与所述核心电路的发送引脚连接，所述分流单元的第二端作为发送引脚与各所述直接内存访问模块连接，以将所述核心电路发送的数据包分流至相应的所述直接内存访问模块；
所述合并单元的第一端与各所述直接内存访问模块连接，所述合并单元的第二端与所述核心电路的接收引脚连接，以将各所述直接内存访问模块所发送的所述数据包合并后发送至所述核心电路；
所述流控接口单元、所述总线配置单元的第一端均与所述核心电路连接，所述流控接口单元、所述总线配置单元的第二端均与各直接内存访问模块连接。
优选的，所述数据包包括元数据信息和数据信息；
其中，所述元数据信息包括报文类型和数据关键词。
优选的，所述合并单元将各所述直接内存访问模块所发送的所述数据包合并后发送至所述核心电路包括：
获取各所述直接内存访问模块通过发送总线发送的数据包；
根据所述数据包的元数据信息判断所述数据包是否为内存读写报文；
若为所述内存读写报文，则根据核心电路的引脚复用关系表更新各所述内存读写报文的所述元数据信息，并合并各所述内存读写报文，以生成合并报文，并将所述合并报文发送至所述核心电路；
若否，则合并各所述内存读写报文以生成合并报文，并将所述合并报文发送至所述核心电路。
优选的，所述分流单元将所述核心电路发送的数据包分流至相应的所述直接内存访问模块包括：
获取所述核心电路通过接收总线发送的所述数据包；
根据所述数据包的元数据信息判断所述数据包是否为内存读写报文；
若为所述内存读写报文，则根据所述内存读写报文的数据关键词确定与所述数据包对应的所述直接内存访问模块；
若否，则根据所述数据包的元数据信息的特征值确定与所述数据包对应的所述直接内存访问模块。
优选的，所述流控接口单元用于获取所述核心电路的标准串行总线设备信用额度，以使能各所述直接内存访问模块。
优选的，所述总线配置单元用于获取所述核心电路的配置总线所发送的配置信息，并将所述配置信息发送至各所述直接内存访问模块。
为了解决上述技术问题，本申请还提供了一种标准串行总线设备的扩展装置，应用于包括总线适配器的标准串行总线设备，所述总线适配器的第一端与所述标准串行总线设备的核心电路的各引脚连接，所述总线适配器的第二端与各功能模块的直接内存访问模块的各引脚连接，以实现所述核心电路与所述直接内存访问模块间的数据交互；所述标准串行总线设备的扩展装置包括：
第一获取模块，用于获取设计指令并解析，以获取设备设计信息；
第二获取模块，用于根据所述设备设计信息获取待获取功能电路和与所述待获取功能电路对应的直接内存访问模块；
确定模块，用于确定所述直接内存访问模块和所述待获取功能电路的引脚信息；
更新模块，用于根据所述引脚信息更新所述总线适配器的配置信息，以实现所述核心电路和所述待获取功能电路的通信连接。
为了解决上述技术问题，本申请还提供了一种标准串行总线设备的扩展装置，包括存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现所述的标准串行总线设备的扩展方法的步骤。
为了解决上述技术问题，本申请还提供了一种计算机可读存储介质，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现所述的标准串行总线设备的扩展方法的步骤。
本申请提供一种标准串行总线设备的扩展方法，应用于包括总线适配器的标准串行总线设备，总线适配器的第一端与标准串行总线设备的核心电路的各引脚连接，适配器的第二端与各功能模块的直接内存访问模块的各引脚连接，以实现核心电路与直接内存访问模块间的数据交互；标准串行总线设备的扩展方法包括：获取设计指令并解析，以获取设备设计信息；根据设备设计信息获取待获取功能电路和与待获取功能电路对应的直接内存访问模块；确定直接内存访问模块和待获取功能电路的引脚信息；根据引脚信息更新总线适配器的配置信息，以实现核心电路和待获取功能电路的通信连接，从而使核心电路能够通过待获取功能电路的直接内存访问模块与待获取功能电路连接。由此可见，本申请所提供的技术方案，通过将待获取功能电路和与其对应的直接内存访问模块与核心电路连接，无需对待获取功能电路进行适应性修改，以使PCIe设备能够快速高效的集成多种功能电路，减少设计过程中人力物力的浪费，提高PCIe设备扩展效率。
此外，本申请还提供了一种标准串行总线设备的扩展装置、介质，应用于包括总线适配器的标准串行总线设备，总线适配器的第一端与标准串行总线设备的核心电路的各引脚连接，适配器的第二端与各功能模块的直接内存访问模块的各引脚连接，以实现核心电路与直接内存访问模块间的数据交互；标准串行总线设备的扩展装置包括：获取设计指令并解析，以获取设备设计信息；根据设备设计信息获取待获取功能电路和与待获取功能电路对应的直接内存访问模块；确定直接内存访问模块和待获取功能电路的引脚信息；根据引脚信息更新总线适配器的配置信息，以实现核心电路和待获取功
能电路的通信连接，从而使核心电路能够通过待获取功能电路的直接内存访问模块与待获取功能电路连接。由此可见，本申请所提供的技术方案，通过将待获取功能电路和与其对应的直接内存访问模块与核心电路连接，无需对待获取功能电路进行适应性修改，以使PCIe设备能够快速高效的集成多种功能电路，减少设计过程中人力物力的浪费，提高PCIe设备扩展效率。
附图说明
为了更清楚地说明本申请实施例，下面将对实施例中所需要使用的附图做简单的介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一种现有的PCIe设备架构；
图2为一种现有的IP核移植方法；
图3为本申请实施例所提供的一种标准串行总线设备的扩展方法的应用场景图；
图4为本申请实施例所提供的一种标准串行总线设备的扩展方法的流程图；
图5为一种PCIe设备的核心电路的用户接口定义图；
图6为一种PCIe设备的核心电路数据总线格式示意图；
图7为本申请实施例所提供的合并单元的工作流程图；
图8为本申请实施例所提供的分流单元的工作流程图；
图9为本申请实施例所提供的一种标准串行总线设备的扩展装置的结构图；
图10为本申请实施例所提供的另一种标准串行总线设备的扩展装置的结构图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而
不是全部实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本申请保护范围。
本申请的核心是提供一种标准串行总线设备的扩展方法、装置、介质，以使PCIe设备能够快速高效的集成多种功能模块(IP核)，减少设计过程中人力物力的浪费，提高PCIe设备的扩展效率。
为了使本技术领域的人员更好地理解本申请方案，下面结合附图和具体实施方式对本申请作进一步的详细说明。
在本申请所提供的标准串行总线设备的扩展方法的应用场景中，涉及到的设计指令可以为芯片设计指令，也可以为其他PCIe设备的设计指令，此处不做限定。图2为一种现有的IP核移植方法，如图2所示，PCIe设备厂商新增网络或存储功能，传统地，基于自有多通道DMA，预留一个通路用于实现新功能，但PCIe设备厂商在新功能的技术储备上往往不够，这时，厂商们会通过购买成熟IP或移植成熟开源工程来添加新功能，把新功能适配到自有多通路DMA控制器。IP提供商提供的加速IP(如NVMe IP等)通常与PCIe DMA配套提供，例如：NVMe-IP(NVMe-IP for PCIe Gen3/Gen4 Hard IP)是基于PCIe的的IP核，PCIe设备商会提取其中的NVMe IP集成到已有PCIe加速工程。但不同厂家的DMA控制器的用户接口通常是不一致的，这种基于已有多通路DMA控制器新增第三方新功能的方式需要基于已有多通路DMA控制器修改新功能IP代码，并且每增加一个功能就得修改对应功能IP代码，在这过程中不仅需要熟悉新功能IP代码，同时DMA控制器的用户接口信号繁多且时序复杂，并且由于不同厂家DMA控制器的用户接口信号定义不一致导致适配困难或调试困难，无形中增加了移植时间和失败概率。
图3为本申请实施例所提供的一种标准串行总线设备的扩展方法的应用场景图，如图3所示，本申请通过将待获取功能电路和与其对应的直接内存访问模块与核心电路连接，无需对待获取功能电路进行适应性修改，以使PCIe设备能够快速高效的集成多种功能电路，减少设计过程中人力物力的浪费，提高PCIe设备扩展效率。在具体所述中，本申请所提供的标准串行总线设备的扩展方法应用于包括总线适配器的标准串行总线设备，总线适配器的第一端与标准串行总线设备的核心电路的各引脚连接，适配器的第二端与各功能模块的直接内存访问模块的各引脚连接，以实现核心电路与直接内存
访问模块间的数据交互；标准串行总线设备的扩展方法包括：获取设计指令并解析，以获取设备设计信息；根据设备设计信息获取待获取功能电路和与待获取功能电路对应的直接内存访问模块；确定直接内存访问模块和待获取功能电路的引脚信息；根据引脚信息更新总线适配器的配置信息，以实现核心电路和待获取功能电路的通信连接，从而使核心电路能够通过待获取功能电路的直接内存访问模块与待获取功能电路连接。
图4为本申请实施例所提供的一种标准串行总线设备的扩展方法的流程图，应用于包括总线适配器的标准串行总线设备，总线适配器的第一端与标准串行总线设备的核心电路的各引脚连接，适配器的第二端与各功能模块的直接内存访问模块的各引脚连接，以实现核心电路与直接内存访问模块间的数据交互；如图4所示，该标准串行总线设备的扩展方法包括：
S10：获取设计指令并解析，以获取设备设计信息；
S11：根据设备设计信息获取待获取功能电路和与待获取功能电路对应的直接内存访问模块；
S12：确定直接内存访问模块和待获取功能电路的引脚信息；
S13：根据引脚信息更新总线适配器的配置信息，以实现核心电路和待获取功能电路的通信连接。
图5为一种PCIe设备的核心电路的用户接口定义图，如图5所示，rx_st总线为用户接收数据总线，tx_st为用户发送数据总线，两者满足avalon_stream总线时序要求，数据总线传输内容包括hdr和data，hdr包含PCIe协议的相关信息，如TLP报文类型，TAG标签等，data为数据信息。
图6为一种PCIe设备的核心电路数据总线格式示意图，rx_st和tx_st的总线数据格式示意图如图6所示，其中元数据信息HDR包括TAG标签字段和FMT。Tx_cred总线为流控信号总线，用户根据该总线信号输出的credit信用值进行发送使能，tl_cfg总线为配置总线，进行PCIe接口的配置。
本实施例提供了一种标准串行总线设备的扩展方法，应用于包括总线适配器的标准串行总线设备，总线适配器的第一端与标准串行总线设备的核心电路的各引脚连接，适配器的第二端与各功能模块的直接内存访问模块的各引脚连接，以实现核心电路与直接内存访问模块间的数据交互；标准串行总线设备的扩展方法包括：获取设计指令并解析，以获取设备设计信息；根据设备设计信息获取待获取功能电路和与待获取功能电路对应的直接内存访问模块；确定直接内存访问模块和待获取功能电路的引脚信息；根据引脚信息更新总线适配器的配置信息，以实现核心电路和待获取功能电路的通信连接，从而使核心电路能够通过待获取功能电路的直接内存访问模块与待获取功能电路连接。由此可见，本申请所提供的技术方案，通过将待获取功能电路和与其对应的直接内存访问模块与核心电路连接，无需对待获取功能电路进行适应性修改，以使PCIe设备能够快速高效的集成多种功能电路，减少设计过程中人力物力的浪费，提高PCIe设备扩展效率。
在具体实施中，总线适配器主要用于实现核心电路与待获取功能电路间的数据交互，并将核心电路的工作指令发送至待获取功能电路，以及将待获取功能电路的工作状态发送至核心电路，以保证PCIe设备能够正常运行。
在上述实施例的基础上，总线适配器包括合并单元、分流单元、流控接口单元和总线配置单元；其中，分流单元的第一端与核心电路的发送引脚连接，分流单元的第二端作为发送引脚与各直接内存访问模块连接，以将核心电路发送的数据包分流至相应的直接内存访问模块；
合并单元的第一端与各直接内存访问模块连接，合并单元的第二端与核心电路的接收引脚连接，以将各直接内存访问模块所发送的数据包合并后发送至核心电路；
流控接口单元、总线配置单元的第一端均与核心电路连接，流控接口单元、总线配置单元的第二端均与各直接内存访问模块连接。
进一步的，数据包包括元数据信息和数据信息；其中，元数据信息包括报文类型和数据关键词。
图7为本申请实施例所提供的合并单元的工作流程图，如图7所示，合并单元将各直接内存访问模块所发送的数据包合并后发送至核心电路包括：
S20：获取各直接内存访问模块通过发送总线发送的数据包；
S21：根据数据包的元数据信息判断数据包是否为内存读写报文；
S22：若为内存读写报文，则根据核心电路的引脚复用关系表更新各内存读写报文的元数据信息，并合并各内存读写报文，以生成合并报文，并将合并报文发送至核心电路；
S23：若否，则合并各内存读写报文以生成合并报文，并将合并报文发送至核心电路。
在具体实施中，PCIe HIP接口用户数据总线传输的是TLP报文，主要包括MWr/MRd内存读写报文，Msg报文以及Cpl完成报文，其中rx_st总线传输MWr/Mrd报文和Cpl完成报文，tx_st总线传输MWr/MRd报文，Msg报文以及Cpl完成，不同类型报文可以通过数据总线hdr的类型字段进行区分。
合并单元的处理流程为：多DMA引擎通过tx_st总线向核心电路发送数据包，若数据包为Mrd/MRd报文，PCIe总线适配器分别更新对应tx_st的hdr字段的tag标签，多DMA引擎平分tag值，然后再合并输出给PCIe核心电路；若发送的数据包为Cpl报文或Msg报文，PCIe总线适配器直接合并输出。
图8为本申请实施例所提供的分流单元的工作流程图，如图8所示，分流单元将核心电路发送的数据包分流至相应的直接内存访问模块包括：
S31：获取核心电路通过接收总线发送的数据包；
S32：根据数据包的元数据信息判断数据包是否为内存读写报文；
S33：若为内存读写报文，则根据内存读写报文的数据关键词确定与数据包对应的直接内存访问模块；
S34：若否，则根据数据包的元数据信息的特征值确定与数据包对应的直接内存访问模块。
在具体实施中，分流单元的处理流程为：检测rx_st的hdr字段，从而判断数据包中报文的数据类型，如果PCIe HIP输出的MWr/Mrd报文，则根据tag值分发给不同的DMA引擎，如果输出的是Cfg报文，则通过hdr字段的bar id进行区分，发送给不同的DMA引擎。
进一步的，流控接口单元用于获取核心电路的PCIe接口信用额度，以使能各直接内存访问模块。在具体实施中，流控接口单元根据tx_cred总线包含的PCIe接口信用额度，减去单个DMA引擎消耗的credit值，差值传输给DMA引擎。
总线配置单元用于获取核心电路的配置总线所发送的配置信息，并将配置信息发送至各直接内存访问模块。
在上述实施例中，对于标准串行总线设备的扩展方法进行了详细描述，本申请还提供标准串行总线设备的扩展装置对应的实施例。需要说明的是，本申请从两个角度对装置部分的实施例进行描述，一种是基于功能模块的角度，另一种是基于硬件的角度。
图9为本申请实施例所提供的一种标准串行总线设备的扩展装置的结构图，应用于包括总线适配器的标准串行总线设备，总线适配器的第一端与标准串行总线设备的核心电路的各引脚连接，适配器的第二端与各功能模块的直接内存访问模块的各引脚连接，以实现核心电路与直接内存访问模块间的数据交互；如图9所示，该标准串行总线设备的扩展装置包括：
获取模块10，用于获取设计指令并解析，以获取设备设计信息；
第二获取模块11，用于根据设备设计信息获取待获取功能电路和与待获取功能电路对应的直接内存访问模块；
确定模块12，用于确定直接内存访问模块和待获取功能电路的引脚信息；
更新模块13，用于根据引脚信息更新总线适配器的配置信息，以实现核心电路和待获取功能电路的通信连接。
由于装置部分的实施例与方法部分的实施例相互对应，因此装置部分的实施例请参见方法部分的实施例的描述，这里暂不赘述。
本实施例提供了一种标准串行总线设备的扩展装置，应用于包括总线适配器的标准串行总线设备，总线适配器的第一端与标准串行总线设备的核心电路的各引脚连接，适配器的第二端与各功能模块的直接内存访问模块的各引脚连接，以实现核心电路与直接内存访问模块间的数据交互；标准串行总线设备的扩展装置包括：获取设计指令并解析，以获取设备设计信息；根据设备设计信息获取待获取功能电路和与待获取功能电路对应的直接内存访问模块；确定直接内存访问模块和待获取功能电路的引脚信息；根据引脚信息更新总线适配器的配置信息，以实现核心电路和待获取功能电路的通信连接，从而使核心电路能够通过待获取功能电路的直接内存访问模块与待获取功能电路连接。由此可见，本申请所提供的技术方案，通过将待获取功能电路和与其对应的直接内存访问模块与核心电路连接，无需对待获取功能电路
进行适应性修改，以使PCIe设备能够快速高效的集成多种功能电路，减少设计过程中人力物力的浪费，提高PCIe设备扩展效率。
图10为本申请实施例所提供的另一种标准串行总线设备的扩展装置的结构图，如图10所示，标准串行总线设备的扩展装置包括：存储器20，用于存储计算机程序；
处理器21，用于执行计算机程序时实现如上述实施例标准串行总线设备的扩展方法的步骤。
本实施例提供的标准串行总线设备的扩展装置的应用领域可以包括但不限于智能手机、平板电脑、笔记本电脑或台式电脑等。
其中，处理器21可以包括一个或多个处理核心，比如4核心处理器、8核心处理器等。处理器21可以采用数字信号处理器(Digital Signal Processor，DSP)、现场可编程门阵列(Field－Programmable Gate Array，FPGA)、可编程逻辑阵列(Programmable LogicArray，PLA)中的至少一种硬件形式来实现。处理器21也可以包括主处理器和协处理器，主处理器是用于对在唤醒状态下的数据进行处理的处理器，也称中央处理器(CentralProcessing Unit，CPU)；协处理器是用于对在待机状态下的数据进行处理的低功耗处理器。在一些实施例中，处理器21可以集成有图像处理器(Graphics Processing Unit，GPU)，GPU用于负责显示屏所需要显示的内容的渲染和绘制。一些实施例中，处理器21还可以包括人工智能(Artificial Intelligence，AI)处理器，该AI处理器用于处理有关机器学习的计算操作。
存储器20可以包括一个或多个计算机可读存储介质，该计算机可读存储介质可以是非暂态的。存储器20还可包括高速随机存取存储器，以及非易失性存储器，比如一个或多个磁盘存储设备、闪存存储设备。本实施例中，存储器20至少用于存储以下计算机程序201，其中，该计算机程序被处理器21加载并执行之后，能够实现前述任一实施例公开的标准串行总线设备的扩展方法的相关步骤。另外，存储器20所存储的资源还可以包括操作系统202和数据203等，存储方式可以是短暂存储或者永久存储。其中，操作系统202可以包括Windows、Unix、Linux等。数据203可以包括但不限于设计指令，设备设计信息等。
在一些实施例中，标准串行总线设备的扩展装置还可包括有显示屏22、输入输出接口23、通信接口24、电源25以及通信总线26。
本领域技术人员可以理解，图10中示出的结构并不构成对标准串行总线设备的扩展装置的限定，可以包括比图示更多或更少的组件。
本申请实施例提供的标准串行总线设备的扩展装置，包括存储器和处理器，处理器在执行存储器存储的程序时，能够实现如下方法：
获取设计指令并解析，以获取设备设计信息；
根据设备设计信息获取待获取功能电路和与待获取功能电路对应的直接内存访问模块；
确定直接内存访问模块和待获取功能电路的引脚信息；
根据引脚信息更新总线适配器的配置信息，以实现核心电路和待获取功能电路的通信连接。
本实施例提供了一种标准串行总线设备的扩展装置，应用于包括总线适配器的标准串行总线设备，总线适配器的第一端与标准串行总线设备的核心电路的各引脚连接，适配器的第二端与各功能模块的直接内存访问模块的各引脚连接，以实现核心电路与直接内存访问模块间的数据交互；标准串行总线设备的扩展装置包括：获取设计指令并解析，以获取设备设计信息；根据设备设计信息获取待获取功能电路和与待获取功能电路对应的直接内存访问模块；确定直接内存访问模块和待获取功能电路的引脚信息；根据引脚信息更新总线适配器的配置信息，以实现核心电路和待获取功能电路的通信连接，从而使核心电路能够通过待获取功能电路的直接内存访问模块与待获取功能电路连接。由此可见，本申请所提供的技术方案，通过将待获取功能电路和与其对应的直接内存访问模块与核心电路连接，无需对待获取功能电路进行适应性修改，以使PCIe设备能够快速高效的集成多种功能电路，减少设计过程中人力物力的浪费，提高PCIe设备扩展效率。。
最后，本申请还提供一种计算机可读存储介质对应的实施例。计算机可读存储介质上存储有计算机程序，计算机程序被处理器执行时实现如上述方法实施例中记载的步骤。
可以理解的是，如果上述实施例中的方法以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。
基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read-Only Memory，ROM)、随机存取存储器(Random AccessMemory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。
以上对本申请所提供的标准串行总线设备的扩展方法、装置、介质进行了详细介绍。说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以对本申请进行若干改进和修饰，这些改进和修饰也落入本申请权利要求的保护范围内。
还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

Claims (10)

1.一种标准串行总线设备的扩展方法，其特征在于，应用于包括总线适配器的标准串行总线设备，所述总线适配器的第一端与所述标准串行总线设备的核心电路的各引脚连接，所述总线适配器的第二端与各功能模块的直接内存访问模块的各引脚连接，以实现所述核心电路与所述直接内存访问模块间的数据交互；所述标准串行总线设备的扩展方法包括：
获取设计指令并解析，以获取设备设计信息；
根据所述设备设计信息获取待获取功能电路和与所述待获取功能电路对应的直接内存访问模块；
确定所述直接内存访问模块和所述待获取功能电路的引脚信息；
根据所述引脚信息更新所述总线适配器的配置信息，以实现所述核心电路和所述待获取功能电路的通信连接。
2.根据权利要求1所述的标准串行总线设备的扩展方法，其特征在于，所述总线适配器包括合并单元、分流单元、流控接口单元和总线配置单元；
所述分流单元的第一端与所述核心电路的发送引脚连接，所述分流单元的第二端作为发送引脚与各所述直接内存访问模块连接，以将所述核心电路发送的数据包分流至相应的所述直接内存访问模块；
所述合并单元的第一端与各所述直接内存访问模块连接，所述合并单元的第二端与所述核心电路的接收引脚连接，以将各所述直接内存访问模块所发送的所述数据包合并后发送至所述核心电路；
所述流控接口单元、所述总线配置单元的第一端均与所述核心电路连接，所述流控接口单元、所述总线配置单元的第二端均与各直接内存访问模块连接。
3.根据权利要求2所述的标准串行总线设备的扩展方法，其特征在于，所述数据包包括元数据信息和数据信息；
其中，所述元数据信息包括报文类型和数据关键词。
4.根据权利要求3所述的标准串行总线设备的扩展方法，其特征在于，所述合并单元将各所述直接内存访问模块所发送的所述数据包合并后发送至所述核心电路包括：
获取各所述直接内存访问模块通过发送总线发送的数据包；
根据所述数据包的元数据信息判断所述数据包是否为内存读写报文；
若为所述内存读写报文，则根据核心电路的引脚复用关系表更新各所述内存读写报文的所述元数据信息，并合并各所述内存读写报文，以生成合并报文，并将所述合并报文发送至所述核心电路；
若否，则合并各所述内存读写报文以生成合并报文，并将所述合并报文发送至所述核心电路。
5.根据权利要求2所述的标准串行总线设备的扩展方法，其特征在于，所述分流单元将所述核心电路发送的数据包分流至相应的所述直接内存访问模块包括：
获取所述核心电路通过接收总线发送的所述数据包；
根据所述数据包的元数据信息判断所述数据包是否为内存读写报文；
若为所述内存读写报文，则根据所述内存读写报文的数据关键词确定与所述数据包对应的所述直接内存访问模块；
若否，则根据所述数据包的元数据信息的特征值确定与所述数据包对应的所述直接内存访问模块。
6.根据权利要求1至5任一项所述的标准串行总线设备的扩展方法，其特征在于，所述流控接口单元用于获取所述核心电路的标准串行总线设备信用额度，以使能各所述直接内存访问模块。
7.根据权利要求6所述的标准串行总线设备的扩展方法，其特征在于，所述总线配置单元用于获取所述核心电路的配置总线所发送的配置信息，并将所述配置信息发送至各所述直接内存访问模块。
8.一种标准串行总线设备的扩展装置，其特征在于，应用于包括总线适配器的标准串行总线设备，所述总线适配器的第一端与所述标准串行总线设备的核心电路的各引脚连接，所述总线适配器的第二端与各功能模块的直接内存访问模块的各引脚连接，以实现所述核心电路与所述直接内存访问模块间的数据交互；所述标准串行总线设备的扩展装置包括：
第一获取模块，用于获取设计指令并解析，以获取设备设计信息；
第二获取模块，用于根据所述设备设计信息获取待获取功能电路和与所述待获取功能电路对应的直接内存访问模块；
确定模块，用于确定所述直接内存访问模块和所述待获取功能电路的引脚信息；
更新模块，用于根据所述引脚信息更新所述总线适配器的配置信息，以实现所述核心电路和所述待获取功能电路的通信连接。
9.一种标准串行总线设备的扩展装置，其特征在于，包括存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现如权利要求1至7任一项所述的标准串行总线设备的扩展方法的步骤。
10.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如权利要求1至7任一项所述的标准串行总线设备的扩展方法的步骤。
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