CN116505498A - 射频集成电路器件 - Google Patents

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Abstract

一种射频集成电路(RFIC)器件包括：第一RF输入/输出(I/O)端子；第二RF I/O端子，其中，第一RF I/O端子和第二RF I/O端子被配置成发射或接收RF信号；电容器，其被耦接在第一RF I/O端子与第二RF I/O端子之间；第一线圈，其被耦接在第一RF I/O端子与第二RF I/O端子之间，其中，第一线圈被配置成在第一ESD事件期间向电容器提供ESD保护；以及快速瞬态ESD保护电路，其被耦接在第一RF I/O端子与第二RF I/O端子之间，其中，快速瞬态ESD保护电路被配置成在不同于第一ESD事件的第二ESD事件期间向电容器提供ESD保护，其中，第一ESD事件的第一ESD电流的第一上升时间比第二ESD事件的第二ESD电流的第二上升时间长。

Description

射频集成电路器件
技术领域
本发明总体上涉及静电放电(ESD)保护，并且在特定实施方式中，涉及用于射频集成电路(RFIC)的射频输入/输出(RF I/O)引脚的ESD保护电路。
背景技术
静电放电(ESD)是指由例如接触、电短路或介质击穿引起的两个带电物体之间的突然电流。ESD可能损坏例如集成电路(IC)器件的敏感电子器件。ESD事件可能发生在IC器件的制造过程中，或在IC器件制造之后的IC器件的运输和处理期间。
为了防止ESD损坏，IC器件通常具有ESD保护电路。ESD保护电路被设计成提供对在例如各种规范或标准中定义的某些ESD事件水平的保护。例如，ANSI/ESDA/JEDEC JS-001-2017标准根据部件和微电路对由于暴露于定义的人体模型(HBM)静电放电而引起的损坏或退化的灵敏度(敏感度)建立了用于测试、评估和分类部件和微电路的规范，定义的人体模型(HBM)静电放电对由接近器件并通过器件放电的带电物体引起的ESD事件进行建模。作为另一示例，ANSI/ESDA/JEDECJS-002-2018标准定义了带电荷的器件模型(CDM)静电放电，其模拟了当器件接近导电物体时由器件本身带电(例如，通过在表面上滑动(摩擦带电)或通过电场感应)和快速放电(通过ESD事件)引起的ESD事件。
发明内容
根据本发明的实施方式，一种射频集成电路(RFIC)器件，包括：第一RF输入/输出(I/O)端子；第二RF I/O端子，其中，第一RF I/O端子和第二RF I/O端子被配置成发射或接收RF信号；电容器，其耦接在第一RF I/O端子与第二RF I/O端子之间；第一线圈，其耦接在第一RF I/O端子与第二RF I/O端子之间，其中，第一线圈被配置成在第一ESD事件期间向电容器提供ESD保护；以及快速瞬态ESD保护电路，其耦接在第一RF I/O端子与第二RF I/O端子之间，其中，快速瞬态ESD保护电路被配置成在不同于第一ESD事件的第二ESD事件期间向电容器提供ESD保护，其中，第一ESD事件的第一ESD电流的第一上升时间长于第二ESD事件的第二ESD电流的第二上升时间。
根据本发明的实施方式，一种射频集成电路(RFIC)器件，包括：第一RF输入/输出(I/O)引脚和第二RF I/O引脚，其被配置成发射或接收第一RF信号；电容器，其耦接在第一RF I/O引脚与第二RF I/O引脚之间；第一线圈，其与电容器并联耦接，其中，第一线圈被配置成在第一ESD事件期间向电容器提供ESD保护，其中，第一ESD事件具有用于第一ESD事件的第一ESD电流的第一上升时间；以及快速瞬态ESD保护电路，其与电容器并联耦接，其中，快速瞬态ESD保护电路被配置成在第二ESD事件期间向电容器提供ESD保护，其中，第二ESD事件具有用于第二ESD事件的第二ESD电流的第二上升时间，其中，第二上升时间短于第一上升时间，其中，快速瞬态ESD保护电路被配置成在第一ESD事件期间以及在当RFIC器件在没有ESD事件的情况下发射或接收RF信号时RFIC器件的正常工作期间是不激活的。
根据本发明的实施方式，一种射频集成电路(RFIC)器件包括：第一RF输入/输出(I/O)引脚和第二RF I/O引脚，其被配置成耦接至外部天线；电容器，其耦接在第一RF I/O引脚与第二RF I/O引脚之间；变压器，其具有初级绕组和次级绕组，其中，初级绕组的端子耦接至第一RF I/O引脚和第二RF I/O引脚，其中，变压器被配置成在RFIC器件的正常工作期间在初级绕组与次级绕组之间传递RF信号；有源电路，其耦接至次级绕组的端子；以及ESD保护电路，其耦接在第一RF I/O引脚与第二RF I/O引脚之间，其中，变压器的初级绕组被配置成在第一ESD事件期间向电容器提供ESD保护，其中，ESD保护电路被配置成在第二ESD事件期间向电容器提供ESD保护，其中，第二ESD事件的第二上升时间短于第一ESD事件的第一上升时间，其中，在第一ESD事件期间，初级绕组传导第一ESD事件的ESD电流而ESD保护电路不导通，其中，在第二ESD事件期间，ESD保护电路传导第二ESD事件的ESD电流而初级绕组处于高阻抗相。
附图说明
为了更全面地理解本发明及其优点，现在结合附图参照以下描述，在附图中：
图1示出了实施方式中的具有ESD保护电路的射频集成电路(RFIC)器件的框图；
图2示出了在一个实施方式中图1的RFIC器件的部分的框图；
图3A示出了在一个实施方式中的ESD保护电路的示意图；
图3B示出了在另一实施方式中的ESD保护电路的示意图；
图4A和图4B分别示出浅沟槽隔离(STI)边界pn二极管和STI边界np二极管的示例截面图；
图5A和图5B分别示出了在一些实施方式中RFIC器件在快速瞬态ESD事件期间的电压响应和电流响应；
图6A示出了在另一实施方式中的ESD保护电路的示意图；
图6B示出了在另一实施方式中的ESD保护电路的示意图；
图7A和图7B分别示出了无STI边界pn二极管和无STI边界np二极管的示例截面图；
图7C示出了在一个实施方式中用于ESD保护的二极管的截面图；
图8A示出了在另一实施方式中的ESD保护电路的示意图；
图8B示出了在另一实施方式中的ESD保护电路的示意图；
图9示出了在另一实施方式中的ESD保护电路的示意图；
图10示出了在另一实施方式中的ESD保护电路的示意图；以及
图11示出了在又另一实施方式中的ESD保护电路的示意图。
具体实施方式
下面详细讨论当前公开的实施方式的制造和使用。然而，应当理解，本发明提供了许多可应用的发明概念，这些概念可以在广泛的各种特定上下文中实现。所讨论的具体实施方式仅用于说明形成和使用本发明的具体方式，并不限制本发明的范围。在本文的整个讨论中，除非另有说明，否则不同附图中相同或相似的附图标记表示相同或相似的部件。此外，为了便于描述，在本文中可以使用空间相对术语例如“下方”、“以下”、“下部”、“以上”、“上部”等来描述如图所示的一个元件或特征与另一个(些)元件或特征的关系。除了图中所描绘的取向之外，空间上相对的术语旨在涵盖器件在使用或操作中的不同取向。装置可以以其他方式取向(旋转90度或在其他取向上)，并且本文中使用的空间相对描述符同样可以相应地解释。
将在特定的上下文中参照示例实施方式来描述本发明，即具有用于RF I/O引脚的ESD保护的ESD保护电路的RFIC器件。
图1示出了实施方式中的具有ESD保护电路200的射频集成电路(RFIC)器件100的框图。注意，为了简单起见，图1中没有示出RFIC器件100的所有功能块。在图1的示例中，RFIC器件100包括基带模块111、RF模块113、发射(Tx)模块115、接收(Rx)模块117和ESD保护电路200。基带模块111包括用于执行例如数字滤波、数字调制(例如，星座映射)、均衡、数字再采样等数字基带处理功能的电路。RF模块113包括被设计成处理RF信号并执行RF相关功能的电路，例如将基带模块111的输出调制成RF信号或将RF信号解调成基带信号。RF模块113可以包括RF相关部件，例如混频器、振荡器等。根据RFIC器件100的设计，可以在RF模块113或基带模块111中形成模数转换器(ADC)和/或数模转换器(DAC)。Tx模块115包括用于执行与发射RF信号有关的功能的电路，并且可以包括例如驱动器和/或功率放大器的电子部件。Rx模块117包括用于执行与接收RF信号相关的功能的电路，并且可以包括例如模拟滤波器、低噪声放大器等的电子部件。在一些实施方式中，RFIC器件100包括Tx模块115但不包括Rx模块117。在其他实施方式中，RFIC器件100包括Rx模块117而不包括Tx模块115。
RFIC器件100通过引脚103和104电耦接至外部电路。引脚103用于连接至外部信号，例如电源、发送至RFIC器件100或由RFIC器件100接收的数字数据。引脚104被配置成连接至外部天线(例如，Tx天线或Rx天线)以用于经由外部天线发射或接收RF信号，并且因此也称为RF I/O引脚104。图1还示出了Tx模块115与RF I/O引脚104之间的ESD保护电路200，以及Rx模块117与RF I/O引脚之间的ESD保护电路200。ESD保护电路200针对HBM/CDM型ESD事件和快速瞬态ESD事件(例如，上升时间小于100ps)向RFIC器件100提供ESD保护。下文讨论细节。注意，图1中说明的RF I/O引脚104的数量和ESD保护电路200的数量仅用于说明目的而非限制。其他数量的RF I/O引脚104和其他数量的ESD保护电路200也是可能的，并且完全包括在本发明的范围内。
在一些实施方式中，RFIC器件100是形成在半导体衬底(例如，单个半导体衬底)上的集成电路(IC)。RFIC器件100的半导体衬底可以是例如掺杂或未掺杂的硅，或绝缘体上半导体(SOI)衬底的有源层。半导体衬底可以包括其他半导体材料，例如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、氮化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。也可以使用其他衬底，例如多层衬底或梯度衬底。电气部件(例如，晶体管、二极管、电容器、电阻器等)可以形成于半导体衬底中和/或半导体衬底上，并且可以通过互连结构互连，互连结构由例如半导体衬底上的一个或更多个介电层中的金属化图案形成以形成集成电路的功能电路。
图2示出了在一个实施方式中图1的RFIC器件100的一部分的框图。图2示出了ESD保护电路200之一的更多细节，其包括线圈233(也可称为第一ESD保护电路233)和快速瞬态ESD保护电路210(也可称为第二ESD保护电路210)。图2还示出了RFIC器件100的功能上耦合至ESD保护电路200的一些部件(例如，电容器231、线圈235)和电路(例如，237)。
如图2所示，线圈233(也可以称为电感器233)耦接在一对RF I/O引脚104之间，RFI/O引脚104被配置成连接至外部天线。在图2的示例中，来自RF天线的RF信号是单端信号，下部RF I/O引脚104连接至参考电压(例如，电接地)，并且上部RF I/O引脚104连接至来自外部天线的RF信号。上部RF I/O引脚104可以直接连接至外部天线，或者可以通过RF滤波器或RF循环器连接至外部天线。
线圈233感应地耦合至线圈235(也可以称为电感器235)，用于在线圈233与线圈235之间传递RF信号。换句话说，线圈233和线圈235用作变压器，使得当RF I/O引脚104接收第一RF信号时，在RF I/O引脚104处接收的第一RF信号作为第二RF信号(其与第一RF信号成比例)感应地发射至线圈235，用于由RFIC器件100的有源电路237处理。相反，当RF I/O引脚104用于发射RF信号时，由有源电路237生成的第一RF信号作为第二RF信号(其与第一RF信号成比例)导通地耦接至线圈233，使得第二RF信号可以用于在RF I/O引脚104处发射。线圈233(也可以称为初级绕组)与线圈235(也可以称为次级绕组)之间的绕组比可以是1∶1或1∶n(n≠1)。作为非限制性示例，线圈233和线圈235可以是相同的(例如，具有1∶1的绕组比)并且具有相同的电感L。图2中的有源电路237包括基带模块111、RF模块113、Tx模块115和Rx模块117中的一些或全部。注意，与ESD保护电路200(其未连接至电压源)不同，有源电路237连接至至少一个电压源，例如提供VDD电压的电压源。
在图2中，电容器231与线圈233并联耦接。在示例实施方式中，电容器231是金属-绝缘体-金属(MIM)类型的电容器。在一些实施方式中，电容器231和线圈233形成并联谐振电路。在一些实施方式中，选择电容器231的电容C和线圈233的电感L以确定并联谐振电路的谐振频率f，该谐振频率f被选择为在RFIC器件100被设计成处理的RF信号的频率范围内。例如，RF I/O引脚130R处的RF信号具有5GHz至20GHz频率范围内的频率，电容器231的电容C在0.1pF与3pF之间的范围内，并且线圈233的电感L在0.5nH与4nH之间的范围内。
针对以例如5GHz至20GHz频率范围内的RF信号工作的RFIC器件，RFIC器件的RF I/O引脚对寄生电容非常敏感。因此，传统的低电容ESD电路不能用于这些RF I/O引脚的ESD保护。为了减小RF I/O引脚104处的寄生电容，RF I/O引脚104被设计成使用并联谐振电路来针对ESD事件进行自保护。例如，在HBM或CDM ESD事件期间，并联谐振电路的线圈233表示至电接地的低阻抗路径，并且通过将电容器231两端的电压钳位至低电压来保护电容器231。因此，线圈233在本文讨论中也被称为RFIC器件100的第一ESD保护电路。图2中的虚线路径203说明在HBM或CDM ESD事件期间的示例ESD电流流动路径。例如，在HBM ESD事件期间，线圈233的阻抗可以小于5Ω，并且电容器231两端的电压可以被钳位至小于10V。在CDM ESD事件期间，线圈233的阻抗可以小于30Ω，并且电容器231两端的电压可以被钳位至小于50V。
注意，HBM或CDM ESD事件的ESD电流的上升时间相对较长。例如，HBM事件可以具有2ns至10ns之间的上升时间，而CDM事件可以具有大约100ps的上升时间。在处理RFIC芯片期间，例如在制造工艺的后端处理时，尽管在后端工艺中使用了电压控制措施来避免ESD事件，但是可以生成上升时间小于100ps(例如在10ps与100ps之间)的快速瞬态ESD事件。设计用于处理HBM/CDM ESD事件的ESD保护电路可能不能处理快速瞬态ESD事件。例如，在快速瞬态ESD事件期间，并联谐振电路的线圈233的电感可以比HBM/CDM ESD事件期间的电感高得多(例如，高于150Ω)，因此表示至电接地的高阻抗路径。如果ESD保护电路200不具有快速瞬态ESD保护电路210，则线圈233的高阻抗路径将导致可能使电容器231降级或损坏的大电压(例如，远高于50V)过冲。
为了在快速瞬态ESD事件期间提供ESD保护，ESD保护电路200包括快速瞬态ESD保护电路210。快速瞬态ESD保护电路210被设计成在HBM/CDM ESD事件期间或在当RFIC器件100工作(例如，发射或接收RF信号)而没有ESD事件时的正常工作期间是不激活的(例如，断开或不传导电流)。快速瞬态ESD保护电路210被设计成仅在快速瞬态ESD事件期间有效(例如，接通或传导ESD电流)，在该情况下，快速瞬态ESD保护电路210接通并且将RF I/O引脚104处的电压钳位在低电平。图2中的虚线电流路径205示出了快速瞬态ESD事件期间的示例ESD电流路径。换句话说，在HBM/CDM ESD事件期间，线圈233(第一ESD保护电路)处于低阻抗状态并且钳位ESD电压，ESD电流流过线圈233，并且没有ESD电流流过快速瞬态ESD保护电路210(其在HBM/CDM ESD事件期间是不激活的)；在快速瞬态ESD事件期间，线圈233处于高阻抗相，快速瞬态ESD保护电路210现在是激活的(例如，处于低阻抗状态)并且钳位ESD电压，ESD电流流过快速瞬态ESD保护电路210(其提供到电接地的低阻抗路径)，并且没有显著的ESD电流流过线圈233(由于其高阻抗相)。例如，在快速瞬态ESD事件期间，大部分(例如，超过50％)ESD电流流过快速瞬态ESD保护电路210，而小部分(例如，小于50％)ESD电流流过并联谐振电路。在快速瞬态ESD事件期间，流过快速瞬态ESD保护电路210的ESD电流的量(例如百分比)随着ESD事件的上升时间减少而增加。换句话说，在快速瞬态ESD事件期间，ESD事件的较短上升时间导致较高百分比的ESD电流流过快速瞬态ESD保护电路210。
下文将讨论快速瞬态ESD保护电路210的各种实施方式。注意，如下文所述，快速瞬态ESD保护电路210的结构/设计允许其被制造得非常小(例如，具有小的物理尺寸，例如小于507μm2)、具有非常低的寄生电容(例如，在10fF与100fF之间)和寄生电感(例如，小于100pH)、并且具有非常快的反应时间(例如，小于50ps)。与快速瞬态ESD保护电路210在正常工作期间不激活(因此不消耗额外功率)这一事实有关的这些特征，实现了针对HBM/CDMESD事件和快速瞬态ESD事件两者的低成本并且稳健的ESD保护(例如，ESD保护电路200)。注意，图2中的电容器231用作由ESD保护电路200保护的部件的非限制性示例，应当了解，ESD保护电路200可以向连接至RF I/O引脚104的其他部件提供ESD保护。
图3A示出了在一个实施方式中的ESD保护电路200A的示意图。ESD保护电路200A可以用作图2中的ESD保护电路200。为了更好地示出ESD保护电路200A与RFIC器件100的其他部件之间的电连接，在图3A中还示出了例如电容器231和线圈235的附加部件。
在图3A中，快速瞬态ESD保护电路210被实现为串联耦接在RF I/O引脚104之间的多个二极管211A和串联耦接在RF I/O引脚104之间的多个二极管211B。具体地，二极管211A的正向偏置方向沿着第一方向(例如，图3A中的向下方向)，并且二极管211B的正向偏置方向沿着与第一方向相反的第二方向(例如，图3A中的向上方向)，以实现双向过电压保护。在所示实施方式中，二极管211A和211B是相同的，并且可以统称为二极管211。快速瞬态ESD保护电路210中的二极管211A的数量和二极管211B的数量由RF I/O引脚104处的预期RF电压确定。
图3A中的二极管211的配置(例如，串联耦接)适用于具有小信号幅度(例如，小于2.5V或2V)的RF信号。针对具有大振幅(例如，大于5V、10V或15V)的RF信号，反向串联配置的二极管(参见例如图3B)是更合适的。例如，如果RF信号电压高达约0.4V，则处于正向偏置模式的三个二极管211A和三个二极管211B可以形成具有约1.5V的接通电压的快速瞬态ESD保护电路210，其提供与RF信号幅度的足够余量(例如，间隔)，使得快速瞬态ESD保护电路210在正常工作期间(例如，当没有ESD事件并且RFIC器件100正在发射或接收RF信号时)是不激活的。因此，在正常工作模式期间，RF电流流过线圈233，而没有电流流过快速瞬态ESD保护电路210。在示例性实施方式中，图3A中的二极管211是浅沟槽隔离(STI)边界pn二极管或STI边界np二极管，其具有非常快的接通时间(例如，＜150ps)，使得在快速瞬态ESD事件期间，二极管211A(或211B)接通以形成用于ESD电流流过的、至电接地的低阻抗路径，从而保护电容器231。如图3A所示，可以可选地添加附加二极管211A和211B，例如在标记为“可选”的虚线框中示出的二极管，以调节快速瞬态ESD保护电路210的接通电压。
图3B示出了在另一实施方式中的ESD保护电路200B的示意图。ESD保护电路200B可以用作图2中的ESD保护电路200。在图3B中，快速瞬态ESD保护电路210包括以反向串联配置连接的二极管211C和二极管211D，其中二极管211C和二极管211D的正向偏置方向彼此相反。二极管211C和211D是相同类型的二极管，并且可以统称为二极管211。二极管211可以是STI边界np二极管或STI边界pn二极管。快速瞬态ESD保护电路210具有高击穿电压(例如，约13V)并且适合于具有高电压(例如，约10V)的RF信号。高击穿电压确保在正常工作期间没有电流流过快速瞬态ESD保护电路210。当快速瞬态ESD事件发生时，高ESD电压引起二极管211之一的击穿，并且另一二极管211被正向偏置，并且形成至电接地的低阻抗路径，以允许ESD电流流过。图3B中标记为“任选”的虚线框示出反向串联配置中的额外二极管，其可以被添加以调节(例如，增加)快速瞬态ESD保护电路210的击穿电压。
图4A示出了在一个实施方式中STI边界pn二极管300A的截面图。在图4A中，例如通过用例如砷、磷等的n型掺杂剂掺杂半导体衬底301，在半导体衬底301中形成n阱NW。n阱NW被p阱区PW包围，p阱区PW通过使用例如硼的p型掺杂剂掺杂半导体衬底301而形成。在n阱NW中形成重掺杂p型区305和重掺杂n型区303。在重掺杂p型区305与重掺杂n型区303之间形成浅沟槽隔离(STI)区307。可以通过移除半导体衬底301的一部分以形成凹部(例如，开口)，随后使用介电材料(例如，氧化硅)填充凹部来形成STI区307。n阱NW中的重掺杂p型区305和重掺杂n型区303形成STI边界pn二极管。可以在重掺杂p型区305和重掺杂n型区303上形成接触焊盘或连接器，作为STI边界pn二极管的端子。图4A还示出了形成在p阱区PW中的掺杂p型区，以及n阱NW与p阱区PW之间的STI区307。在一些实施方式中，半导体衬底301与用于形成RFIC器件100的衬底相同。注意，由于快速瞬态ESD保护电路210被设计成处理具有快速上升时间(例如，＜100ps)、短持续时间(例如，大约1ns)和低ESD能量的ESD事件，二极管(例如，STI边界pn二极管或STI边界np二极管)可以被制造得非常小，从而具有可忽略的寄生电容和对RFIC器件100的尺寸和功耗的可忽略的影响。
图4B示出了在一个实施方式中STI边界np二极管300B的横截面图。STI边界np二极管300B类似于图4A的STI边界pn二极管300A，但具有在p阱PW中形成的重掺杂n型区303和重掺杂p型区305。图4B还示出了p阱PW周围的n阱区NW和STI区307。p阱PW中的重掺杂n型区303和重掺杂p型区305形成STI边界np二极管。可以在重掺杂n型区303和重掺杂p型区305上形成接触焊盘或连接器作为STI界定的np二极管的端子。细节与图3A相同或相似，因此不再重复。
图5A和图5B分别说明在一些实施方式中，图3A中的ESD保护电路200A对快速瞬态ESD事件的电压响应和电流响应。具体地，图5A中的曲线503和图5B中的曲线507分别示出了ESD保护电路200A的电压响应和电流响应。出于比较的目的，图5A中的曲线501和图5B中的曲线505分别示出了类似于图3A的ESD保护电路200A的参照设计的电压响应和电流响应，但是移除了快速瞬态ESD保护电路210。
从图5A可以看出，当快速瞬态ESD事件发生在时间t＝0ns附近时，快速瞬态ESD保护电路210有效地将RF I/O引脚处的电压钳位至15V以下。相比之下，没有快速瞬态ESD保护电路210的益处的参照设计不能提供有效的ESD保护，并且RF I/O引脚处的电压上升至几乎35V，这可能损坏例如图3A中的电容器231。注意，图5B中的曲线505与507之间的电流响应是类似的。
图6A示出了在另一实施方式中的ESD保护电路200C的示意图。ESD保护电路200C可以用作图2中的ESD保护电路200。ESD保护电路200C类似于图3A中的ESD保护电路200A，但图6A的快速瞬态ESD保护电路210中的二极管213实施为无STI边界pn二极管或无STI边界np二极管。在一些实施方式中，无STI边界pn二极管和无STI边界np二极管具有非常快的接通时间，例如小于约100ps。图6A中的快速瞬态ESD保护电路210的结构和工作原理与图3A中的相同或相似，因此不再重复其细节。下面参照图7A和图7B讨论无STI边界pn二极管和无STI边界np二极管的细节。
图6B示出了在另一实施方式中的ESD保护电路200D的示意图。ESD保护电路200D可以用作图2中的ESD保护电路200。ESD保护电路200D类似于图3B中的ESD保护电路200B，但其中图6B的快速瞬态ESD保护电路210中的二极管213实施为无STI边界pn二极管或无STI边界np二极管。图6B中的瞬态ESD保护电路210的结构和工作原理与图3B中的相同或相似，因此不再重复其细节。
图7A和图7B分别示出了无STI边界pn二极管300C和无STI边界np二极管300D的示例性截面图。无STI边界pn二极管300C类似于图4A的STI边界pn二极管300A，但在重掺杂n型区303与重掺杂p型区305之间没有STI区307，这可以改进(例如，减少)所形成的二极管的接通时间。类似地，无STI边界np二极管300D类似于图4B的STI边界np二极管300B，但在重掺杂n型区303与重掺杂p型区305之间没有STI区307。
图7C示出了在一个实施方式中用于ESD保护的二极管400的截面图。二极管400具有垂直结构，并且可以用作快速瞬态ESD保护电路210中的二极管。例如，二极管400可以用于代替图3A和图3B中的二极管211，或代替图6A和图6B中的二极管213。在图7C中，二极管400包括衬底401，其可以是或包括掺杂衬底，例如p型衬底。由例如氧化硅的介电材料形成的隔离沟槽403(也称为深沟槽)延伸至衬底401中。在隔离沟槽403之间的衬底401中形成重掺杂n型埋置层405。中等n型掺杂外延层407形成在重掺杂n型埋置层405上并延伸至衬底401的上表面。重掺杂p+扩散区409形成在衬底401的上表面处的中等n型掺杂外延层407中，并且充当二极管400的阳极。如图7C所示，重掺杂n型埋置层405的部分沿着隔离沟槽403朝向衬底401的上表面向上延伸，并且围绕中等n型掺杂外延层407。重掺杂n型埋置层405的这些向上延伸的部分用作二极管400的n连接片和/或阴极。在重掺杂p+扩散区409与重掺杂n型埋置层405之间形成二极管，如图7C中的二极管符号所示。在示例实施方式中，中等n型掺杂外延层407的深度H约为0.5μm，并且重掺杂n型埋置层405的向上延伸部分与重掺杂p+扩散区409之间的横向距离L约为1.17μm。图7C还示出了在衬底401的上表面处的重掺杂p+扩散区411，其用作二极管400的衬底触点。在一些实施方式中，二极管400的接通时间在无STI限制二极管与STI限制二极管的接通时间之间。
图8A和图8B分别示出了一些实施方式中的ESD保护电路200E和200F的示意图。ESD保护电路200E或200F可以用作图2中的ESD保护电路200。在图8A中，快速瞬态ESD保护电路210包括串联耦接在RF I/O引脚104之间的多个NMOS二极管215。在图8B中，快速瞬态ESD保护电路210包括串联耦接在RF I/O引脚104之间的多个PMOS二极管217。为了便于讨论，术语MOS二极管可以用于描述NMOS二极管(例如215)或PMOS二极管(例如217)。在所示出的实施方式中，通过将MOS晶体管(例如，NMOS晶体管或PMOS晶体管)的栅极连接至MOS晶体管的漏极，并且通过将MOS晶体管的源极连接至MOS晶体管的主体(也可称为主体(bulk))来形成MOS二极管(例如，215或217)中的每一个。
在图8A或图8B的示例中，快速瞬态ESD保护电路210的接通电压由串联耦接的MOS二极管(例如，215或217)的数量并且由每个MOS二极管的阈值电压(或正向偏置的MOS二极管的接通电压)确定。因此，图8A和图8B中的MOS二极管的数量可以根据RF信号的预期电压范围来调整，细节类似于上面参照图3A所讨论的那些，因此不再重复。本领域技术人员将容易理解，图8A和图8B中的快速瞬态ESD保护电路210提供双向过电压保护。
图9示出了另一实施方式中的ESD保护电路200G的示意图。ESD保护电路200G可以用作图2中的ESD保护电路200。在图9中，快速瞬态ESD保护电路210包括与栅极接地NMOS(ggNMOS)晶体管221串联耦接以形成反向串联NMOS配置的NMOS二极管219。NMOS二极管219通过将NMOS晶体管的栅极和漏极连接至NMOS晶体管的主体而形成。通过将NMOS晶体管的栅极和源极连接至NMOS晶体管的主体来形成ggNMOS晶体管221(也称为ggNMOS 221)。在一些实施方式中，ggNMOS 221的栅极、源极和主体耦接至电接地。针对上部RF I/O引脚104上的正ESD瞬变电压，NMOS二极管219作为正向偏置二极管工作，并且ggNMOS晶体管221以寄生npn工作模式工作。针对上部RF I/O引脚104上的负ESD瞬变电压，NMOS二极管219以寄生npn工作模式工作，并且ggNMOS晶体管221作为正向偏置二极管工作。图9中的快速瞬态ESD保护电路210的接通电压由ggNMOS 221的瞬态接通电压和正向偏置NMOS二极管219的阈值电压确定。本领域技术人员将容易了解，图9中的快速瞬态ESD保护电路210提供双向过电压保护。
图10示出了又一实施方式中的ESD保护电路200H的示意图。ESD保护电路200H可以用作图2中的ESD保护电路200。在图10中，快速瞬态ESD保护电路210包括以反向串联配置耦接在RF I/O引脚104之间的NMOS晶体管227和NMOS晶体管229。图10还示出了二极管223(例如，223A和223B)和电阻器225。为了便于讨论，图10左侧的二极管223也称为二极管223A，而图10右侧的二极管223也称为二极管223B。在所示实施方式中，二极管223A和223B是相同的。在图10的示例中，NMOS晶体管227的漏极耦接至NMOS晶体管229的漏极，NMOS晶体管227的源极耦接至RF I/O引脚104之一，并且NMOS晶体管229的源极耦接至另一RF I/O引脚104。快速瞬态ESD保护电路210还包括用于NMOS晶体管229的第一触发电路，其包括串联耦接在RF I/O引脚104之间的二极管223A(也称为触发二极管)和电阻器225，其中二极管223A的阴极连接至图10中的上部RF I/O引脚104，并且NMOS晶体管229的栅极连接至二极管223A与电阻器225之间的节点。另外，快速瞬态ESD保护电路210包括用于NMOS晶体管227的第二触发电路，其包括串联耦接在RF I/O引脚104之间的二极管223B(也称为触发二极管)和电阻器225，其中二极管223B的阴极连接至图10中的下部RF I/O引脚104，并且NMOS晶体管227的栅极连接至二极管223B与电阻器225之间的节点。换句话说，二极管223A和223B的正向偏置方向彼此相反。
仍然参照图10，在一些实施方式中，快速瞬态ESD保护电路210的接通电压由二极管223的击穿电压确定。二极管223的击穿电压根据RF信号的预期电压范围来选择，以提供与RF信号幅度的足够余量(例如，间隔)，二极管223的击穿电压被选择为处于预定电平(例如，10V或15V)，以在快速瞬态ESD事件期间保护电容器231。例如，在正常工作期间，当没有ESD事件并且RFIC器件100正在发射或接收RF信号时，第一触发电路和第二触发电路都不导通，因为RF信号的电压(例如0.4V)低于二极管223的正向偏置电压降。NMOS晶体管227用作二极管，NMOS晶体管229用作“接通-关断”开关，并且在正常工作期间被关断，因此，没有电流流过NMOS晶体管227和229。在快速瞬态ESD事件期间，反向偏置的二极管223A击穿并钳位RF I/O引脚104处的电压。NMOS晶体管229现在接通，并且ESD电流流过NMOS晶体管229的栅极到NMOS晶体管229的源极，从而为ESD电流提供至电接地的低阻抗路径。
ESD保护电路200的先前示例中的RF I/O引脚104处的RF输入信号是单端信号。当然，这仅仅是非限制性的示例。本领域技术人员容易理解，可以容易地修改所公开的实施方式以适应差分RF信号。图11给出了示例。
图11示出了实施方式中的ESD保护电路200I的示意图，ESD保护电路200I被配置成耦接至RF I/O引脚104处的差分RF信号。ESD保护电路200I类似于图3A中的ESD保护电路200A，但经修改以适应差分RF信号。如图11所示，为了容纳差分RF信号，使用两对线圈，每对线圈包括与相应线圈235感应地耦合的线圈233，并且线圈233之间的节点236耦接至参考电压(例如，电接地)。在图3A的示例中，标记为“可选”的虚线框示出了以反向串联配置连接的二极管211，这些二极管是可选的，并且可以用于增加具有大信号幅度的RF信号的快速瞬态ESD保护电路210的接通电压。细节与上面参照图3B讨论的那些相同或相似，因此不再重复。
实施方式可以实现优点。例如，ESD保护电路200具有第一ESD保护电路(例如，233)和第二ESD保护电路(例如，210)。第一ESD保护电路被配置成在HBM/CDM ESD事件期间提供ESD保护，并且第二ESD保护电路被配置成在快速瞬态ESD事件期间提供ESD保护。第二ESD保护电路仅在快速瞬态ESD事件期间有效，并且可以以小尺寸实现并具有可忽略的寄生电容。因此，ESD保护电路200为不同类型的ESD事件提供稳健的ESD保护，其防止或减少器件故障。第二ESD保护电路可以(例如，由于小尺寸而)以低成本实现，并且对RFIC器件的功耗和寄生电容的影响可以忽略。
此处总结了本发明的实施方式。根据本文提交的整个说明书和权利要求书，也可以理解其他实施方式。
示例1.在实施方式中，一种射频集成电路(RFIC)器件包括：第一RF输入/输出(I/O)端子；第二RF I/O端子，其中，第一RF I/O端子和第二RF I/O端子被配置成发射或接收RF信号；电容器，其耦接在第一RF I/O端子与第二RF I/O端子之间；第一线圈，其耦接在第一RF I/O端子与第二RF I/O端子之间，其中，第一线圈被配置成在第一ESD事件期间向电容器提供ESD保护；以及快速瞬态ESD保护电路，其耦接在第一RF I/O端子与第二RF I/O端子之间，其中，快速瞬态ESD保护电路被配置成在不同于第一ESD事件的第二ESD事件期间向电容器提供ESD保护，其中，第一ESD事件的第一ESD电流的第一上升时间长于第二ESD事件的第二ESD电流的第二上升时间。
示例2.根据示例1的RFIC器件，其中，在第一ESD事件期间，第一线圈被配置成传导第一ESD事件的ESD电流，同时快速瞬态ESD保护电路不激活。
示例3.根据示例1的RFIC器件，其中，在第二ESD事件期间，快速瞬态ESD保护电路被配置成传导第二ESD事件的ESD电流，同时第一线圈被配置成处于高阻抗相。
示例4.根据示例1的RFIC器件，其中，快速瞬态ESD保护电路被配置成当在RFIC器件在没有ESD事件的情况下发射或接收RF信号时，RFIC器件的正常工作期间不激活。
示例5.根据示例4的RFIC器件，其中，在RFIC器件的正常工作期间RF电流流过第一线圈。
示例6.根据示例1的RFIC器件，还包括：第二线圈，其感应地耦合至第一线圈；以及有源电路，其耦接至第二线圈的端子，其中，第一线圈和第二线圈被配置成用作变压器，以在第一线圈与第二线圈之间传递RF信号。
示例7.根据示例1的RFIC器件，其中，快速瞬态ESD保护电路包括：第一多个二极管，其串联耦接并且具有沿第一方向的第一极性；以及第二多个二极管，其串联耦接并且具有与沿第一方向的第一极性相反的沿第二方向的第二极性，其中，第一多个二极管在第一RF I/O端子与第二RF I/O端子之间与第二多个二极管并联或串联耦接。
示例8.根据示例7的RFIC器件，其中，第一多个二极管和第二多个二极管是STI边界pn二极管、STI边界np二极管、非STI边界pn二极管或非STI边界np二极管。
示例9.根据示例1的RFIC器件，其中，快速瞬态ESD保护电路包括串联耦接在第一RF I/O端子与第二RF I/O端子之间的多个NMOS二极管或多个PMOS二极管。
示例10.根据示例1的RFIC器件，其中，快速瞬态ESD保护电路包括在第一RF I/O端子与第二RF I/O端子之间与栅极接地NMOS晶体管串联耦接的NMOS二极管。
示例11.根据示例1的RFIC器件，其中，快速瞬态ESD保护电路包括：以反向串联配置耦接在第一RF I/O端子与第二RF I/O端子之间的第一NMOS晶体管和第二NMOS晶体管；在第一RF I/O端子与第二RF I/O端子之间的与第一电阻器串联耦接的第一二极管，其中，第一二极管的阴极耦接至第一RF I/O端子，并且第一二极管与第一电阻器之间的第一节点耦接至第二NMOS晶体管的栅极；以及在第一RF I/O端子与第二RF I/O端子之间的与第二电阻器串联耦接第二二极管，其中，第二二极管的阴极耦接至第二RF I/O端子，并且第二二极管与第二电阻器之间的第二节点耦接至第一NMOS晶体管的栅极。
示例12.在实施方式中，一种射频集成电路(RFIC)器件，包括：第一RF输入/输出(I/O)引脚和第二RF I/O引脚，其被配置成发射或接收第一RF信号；电容器，其耦接在第一RF I/O引脚与第二RF I/O引脚之间；第一线圈，其与电容器并联耦接，其中，第一线圈被配置成在第一ESD事件期间向电容器提供ESD保护，其中，第一ESD事件具有用于第一ESD事件的第一ESD电流的第一上升时间；以及快速瞬态ESD保护电路，其与电容器并联耦接，其中，快速瞬态ESD保护电路被配置成在第二ESD事件期间向电容器提供ESD保护，其中，第二ESD事件具有用于第二ESD事件的第二ESD电流的第二上升时间，其中，第二上升时间短于第一上升时间，其中，快速瞬态ESD保护电路被配置成在第一ESD事件期间以及在当RFIC器件在没有ESD事件的情况下发射或接收RF信号时所述RFIC器件的正常工作期间是不激活的。
示例13.根据示例12的RFIC器件，其中，第一上升时间长于100ps，并且第二上升时间短于100ps。
示例14.根据示例12的RFIC器件，其中，在第一ESD事件期间，第一线圈被配置成传导第一ESD事件的第一ESD电流，同时快速瞬态ESD保护电路不导通。
示例15.根据示例1的RFIC器件，其中，在第二ESD事件期间，快速瞬态ESD保护电路被配置成传导第二ESD事件的第二ESD电流，同时第一线圈被配置成处于高阻抗相。
示例16.根据示例12的RFIC器件，还包括：感应地耦合至第一线圈的第二线圈；以及电路，其耦接至第二线圈的端子，其中，电路被配置成在第二线圈的端子处发射或接收第二RF信号，其中，第二RF信号与第一RF信号成比例。
示例17.在实施方式中，一种射频集成电路(RFIC)器件包括：第一RF输入/输出(I/O)引脚和第二RF I/O引脚，其被配置成耦接至外部天线；电容器，其耦接在第一RF I/O引脚与第二RF I/O引脚之间；变压器，其具有初级绕组和次级绕组，其中，初级绕组的端子耦接至第一RF I/O引脚和第二RF I/O引脚，其中，变压器被配置成在RFIC器件的正常工作期间在初级绕组与次级绕组之间传递RF信号；有源电路，其耦接至次级绕组的端子；以及ESD保护电路，其耦接在第一RF I/O引脚与第二RF I/O引脚之间，其中，变压器的初级绕组被配置成在第一ESD事件期间向电容器提供ESD保护，其中，ESD保护电路被配置成在第二ESD事件期间向电容器提供ESD保护，其中，第二ESD事件的第二上升时间短于第一ESD事件的第一上升时间，其中，在第一ESD事件期间，初级绕组传导第一ESD事件的ESD电流而ESD保护电路不导通，其中，在第二ESD事件期间，ESD保护电路传导第二ESD事件的ESD电流而初级绕组处于高阻抗相。
示例18.根据示例17所述的RFIC器件，其中，第一上升时间长于100ps，并且第二上升时间短于100ps。
示例19.根据示例17所述的RFIC器件，其中，ESD保护电路包括串联或并联耦接在第一RF I/O引脚与第二RF I/O引脚之间的二极管。
示例20.根据示例17所述的RFIC器件，其中，ESD保护电路、电容器、初级绕组、次级绕组和有源电路集成在单个半导体衬底上。
虽然已经参照说明性实施方式描述了本发明，但是该描述不旨在以限制的意义来解释。通过参照描述，示例性实施方式的各种改型及组合以及本发明的其他实施方式对本领域技术人员而言将是明显的。因此，所附权利要求意在涵盖任何这样的改型或实施方式。

Claims (20)

1.一种射频集成电路RFIC器件，包括：
第一射频输入/输出端子；
第二射频输入/输出端子，其中，所述第一射频输入/输出端子和所述第二射频输入/输出端子被配置成发射或接收射频信号；
电容器，其被耦接在所述第一射频输入/输出端子与所述第二射频输入/输出端子之间；
第一线圈，其被耦接在所述第一射频输入/输出端子与所述第二射频输入/输出端子之间，其中，所述第一线圈被配置成在第一静电放电事件期间向所述电容器提供静电放电保护；以及
快速瞬态静电放电保护电路，其被耦接在所述第一射频输入/输出端子与所述第二射频输入/输出端子之间，其中，所述快速瞬态静电放电保护电路被配置成在不同于所述第一静电放电事件的第二静电放电事件期间向所述电容器提供静电放电保护，其中，所述第一静电放电事件的第一静电放电电流的第一上升时间比所述第二静电放电事件的第二静电放电电流的第二上升时间长。
2.根据权利要求1所述的RFIC器件，其中，在所述第一静电放电事件期间，所述第一线圈被配置成传导所述第一静电放电事件的静电放电电流，同时所述快速瞬态静电放电保护电路不激活。
3.根据权利要求1所述的RFIC器件，其中，在所述第二静电放电事件期间，所述快速瞬态静电放电保护电路被配置成传导所述第二静电放电事件的静电放电电流，同时所述第一线圈被配置成处于高阻抗相。
4.根据权利要求1所述的RFIC器件，其中，所述快速瞬态静电放电保护电路被配置成在当所述RFIC器件在没有静电放电事件的情况下发射或接收射频信号时的正常工作期间不激活。
5.根据权利要求4所述的RFIC器件，其中，在所述RFIC器件的正常工作期间，射频电流流过所述第一线圈。
6.根据权利要求1所述的RFIC器件，还包括：
第二线圈，其感应地耦合至所述第一线圈；以及
有源电路，其被耦接至所述第二线圈的端子，其中，所述第一线圈和所述第二线圈被配置成用作变压器，以在所述第一线圈与所述第二线圈之间传递射频信号。
7.根据权利要求1所述的RFIC器件，其中，所述快速瞬态静电放电保护电路包括：
第一多个二极管，其被串联耦接并且具有沿第一方向的第一极性；以及
第二多个二极管，其被串联耦接并且具有与沿所述第一方向的所述第一极性相反的、沿第二方向的第二极性，其中，所述第一多个二极管在所述第一射频输入/输出端子与所述第二射频输入/输出端子之间、与所述第二多个二极管并联或串联耦接。
8.根据权利要求7所述的RFIC器件，其中，所述第一多个二极管和所述第二多个二极管是浅沟槽隔离边界pn二极管、浅沟槽隔离边界np二极管、非浅沟槽隔离边界pn二极管或非浅沟槽隔离边界np二极管。
9.根据权利要求1所述的RFIC器件，其中，所述快速瞬态静电放电保护电路包括串联耦接在所述第一射频输入/输出端子与所述第二射频输入/输出端子之间的多个n沟道金属氧化物半导体二极管或多个p沟道金属氧化物半导体二极管。
10.根据权利要求1所述的RFIC器件，其中，所述快速瞬态静电放电保护电路包括在所述第一射频输入/输出端子与所述第二射频输入/输出端子之间的、与栅极接地n沟道金属氧化物半导体晶体管串联耦接的n沟道金属氧化物半导体二极管。
11.根据权利要求1所述的RFIC器件，其中，所述快速瞬态静电放电保护电路包括：
以反向串联配置耦接在所述第一射频输入/输出端子与所述第二射频输入/输出端子之间的第一n沟道金属氧化物半导体晶体管和第二n沟道金属氧化物半导体晶体管；
在所述第一射频输入/输出端子与所述第二射频输入/输出端子之间、与第一电阻器串联耦接的第一二极管，其中，所述第一二极管的阴极被耦接至所述第一射频输入/输出端子，并且所述第一二极管与所述第一电阻器之间的第一节点被耦接至所述第二n沟道金属氧化物半导体晶体管的栅极；以及
在所述第一射频输入/输出端子与所述第二射频输入/输出端子之间、与第二电阻器串联耦接的第二二极管，其中，所述第二二极管的阴极被耦接至所述第二射频输入/输出端子，并且所述第二二极管与所述第二电阻器之间的第二节点被耦接至所述第一n沟道金属氧化物半导体晶体管的栅极。
12.一种射频集成电路RFIC器件，包括：
第一射频输入/输出引脚和第二射频输入/输出引脚，被配置成发射或接收第一射频信号；
电容器，其被耦接在所述第一射频输入/输出引脚与所述第二射频输入/输出引脚之间；
第一线圈，其与所述电容器并联耦接，其中，所述第一线圈被配置成在第一静电放电事件期间向所述电容器提供静电放电保护，其中，所述第一静电放电事件具有针对所述第一静电放电事件的第一静电放电电流的第一上升时间；以及
快速瞬态静电放电保护电路，其与所述电容器并联耦接，其中，所述快速瞬态静电放电保护电路被配置成在第二静电放电事件期间向所述电容器提供静电放电保护，其中，所述第二静电放电事件具有针对所述第二静电放电事件的第二静电放电电流的第二上升时间，其中，所述第二上升时间比所述第一上升时间短，其中，所述快速瞬态静电放电保护电路被配置成在所述第一静电放电事件期间以及在当所述RFIC器件在没有静电放电事件的情况下发射或接收射频信号时的正常工作期间不激活。
13.根据权利要求12所述的RFIC器件，其中，所述第一上升时间长于100ps，而所述第二上升时间短于100ps。
14.根据权利要求12所述的RFIC器件，其中，在所述第一静电放电事件期间，所述第一线圈被配置成传导所述第一静电放电事件的第一静电放电电流，同时所述快速瞬态静电放电保护电路不导通。
15.根据权利要求12所述的RFIC器件，其中，在所述第二静电放电事件期间，所述快速瞬态静电放电保护电路被配置成传导所述第二静电放电事件的第二静电放电电流，同时所述第一线圈被配置成处于高阻抗相。
16.根据权利要求12所述的RFIC器件，还包括：
第二线圈，其感应地耦合至所述第一线圈；以及
电路，其被耦接至第二线圈的端子，其中，所述电路被配置成在所述第二线圈的端子处发射或接收第二射频信号，其中，所述第二射频信号与所述第一射频信号成比例。
17.一种射频集成电路RFIC器件，包括：
第一射频输入/输出引脚和第二射频输入/输出引脚，被配置成被耦接至外部天线；
电容器，其被耦接在所述第一射频输入/输出引脚与所述第二射频输入/输出引脚之间；
变压器，其具有初级绕组和次级绕组，其中，所述初级绕组的端子被耦接至所述第一射频输入/输出引脚和所述第二射频输入/输出引脚，其中，所述变压器被配置成在所述RFIC器件的正常工作期间、在所述初级绕组与所述次级绕组之间传递射频信号；
有源电路，其被耦接至所述次级绕组的端子；以及
静电放电保护电路，其被耦接在所述第一射频输入/输出引脚与所述第二射频输入/输出引脚之间，其中，所述变压器的初级绕组被配置成在第一静电放电事件期间向所述电容器提供静电放电保护，其中，所述静电放电保护电路被配置成在第二静电放电事件期间向所述电容器提供静电放电保护，其中，所述第二静电放电事件的第二静电放电电流的第二上升时间比所述第一静电放电事件的第一静电放电电流的第一上升时间短，其中，在所述第一静电放电事件期间，所述初级绕组传导所述第一静电放电事件的第一静电放电电流，同时所述静电放电保护电路不导通，其中，在所述第二静电放电事件期间，所述静电放电保护电路传导所述第二静电放电事件的第二静电放电电流，同时所述初级绕组处于高阻抗相。
18.根据权利要求17所述的RFIC器件，其中，所述第一上升时间长于100ps，而所述第二上升时间短于100ps。
19.根据权利要求17所述的RFIC器件，其中，所述静电放电保护电路包括串联地或并联地耦接在所述第一射频输入/输出引脚与所述第二射频输入/输出引脚之间的二极管。
20.根据权利要求17所述的RFIC器件，其中，所述静电放电保护电路、所述电容器、所述初级绕组、所述次级绕组和所述有源电路被集成在单个半导体衬底上。
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