CN116504650A - 一种芯片的处理方法及预键合晶圆结构 - Google Patents

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Abstract

本公开实施例公开了一种芯片的处理方法，所述处理方法包括：提供第一晶圆，所述第一晶圆包括多个第一芯片；切割所述第一晶圆以使得多个所述第一芯片从所述第一晶圆分离；在所述第一芯片的侧壁形成保护层，所述保护层包括光分解材料。通过在第一芯片的侧壁形成含光分解材料的保护层，一方面保护层的设置可以对芯片起到保护作用，缓解后续工艺中芯片损伤、芯片侧壁颗粒污染带来的封装性能差等问题；另一方面，含光分解材料的保护层经光照可以实现无损剥离，不会给芯片引入额外损伤。

Description

一种芯片的处理方法及预键合晶圆结构
技术领域
本公开涉及半导体技术领域，尤其涉及一种芯片的处理方法及预键合晶圆结构。
背景技术
随着半导体的发展，摩尔定律走向极限。先进封装的开发逐渐被提上日程，其中无论是2.5D还是3D，都会涉及到堆叠，例如晶圆和晶圆的堆叠、芯片和晶圆堆叠等。
然而目前3D IC(集成电路)堆叠制程技术中仍存在不足，如何优化3D IC制程技术为现阶段亟需解决的技术问题。
发明内容
本公开实施例提供了一种芯片的处理方法，包括：提供第一晶圆，所述第一晶圆包括多个第一芯片；切割所述第一晶圆以使得多个所述第一芯片从所述第一晶圆分离；在所述第一芯片的侧壁形成保护层，所述保护层包括光分解材料。
在一些实施例中，在形成保护层后，还包括：提供第二晶圆；将所述第一芯片放置于所述第二晶圆上；将所述第一芯片与所述第二晶圆键合；通过光照移除所述保护层。
在一些实施例中，在所述第一芯片的侧壁形成保护层，包括：沉积第一保护层预层，所述第一保护层预层保形地覆盖多个所述第一芯片的侧壁和表面；沉积第二保护层预层，所述第二保护层预层覆盖所述第一保护层预层的侧壁和表面；平面化所述第一保护层预层、所述第二保护层预层使得所述第一保护层预层与所述第二保护层预层的上表面与所述芯片的上表面齐平，所述第一保护层预层成为第一保护层；刻蚀相邻所述第一芯片间的部分所述第二保护层预层，形成第二保护层，所述第一保护层和所述第二保护层构成保护层。
在一些实施例中，所述第一保护层的材料包括光热转化材料，所述第二保护层的材料包括聚合物材料。
在一些实施例中，将所述第一芯片放置于所述第二晶圆上之前，还包括：
对所述第一芯片和/或所述第二晶圆进行颗粒清洁处理。
在一些实施例中，将所述第一芯片放置于所述第二晶圆上之前，还包括：
对所述第一芯片表面和/或所述第二晶圆进行等离子活化处理。
在一些实施例中，将所述第一芯片放置于所述第二晶圆上之前，还包括：
对所述第一芯片表面/或所述第二晶圆进行水合处理。
在一些实施例中，通过光照移除所述保护层，包括：采用激光照射所述第二晶圆分解所述第一保护层，使得所述第二保护层与所述第一芯片分离。
在一些实施例中，所述激光的波长为180至600nm，所述分离的时间小于150秒。
在一些实施例中，将所述第一芯片与所述第二晶圆键合后，还包括：提供第二芯片，所述第二芯片的侧壁包括保护层，所述保护层包括光分解材料；将所述第二芯片放置于所述第一芯片的上方；键合所述第一芯片与所述第二芯片。
在一些实施例中，所述第一芯片在竖直方向上的投影覆盖所述第二芯片在竖直方向上的投影。
本公开实施例还提供了一种预键合晶圆结构，包括：载板；位于所述载板上的多个第一芯片；所述第一芯片的侧壁设置有保护层，所述保护层包括光分解材料。
在一些实施例中，所述保护层包括第一保护层和第二保护层，所述第一保护层位于所述第二保护层与所述第一芯片的侧壁之间；其中，所述第一保护层包括光分解材料，所述第二保护层包括介质材料。
在一些实施例中，所述第一保护层的材料包括光热转化材料，所述第二保护层的材料包括聚合物材料。
在一些实施例中，所述第一保护层的宽度沿远离载板的方向逐渐增大，其中所述第一保护层的宽度为所述第一保护层沿平行于载板平面方向上的宽度。
本公开实施例提供了一种芯片的处理方法，包括：提供第一晶圆，所述第一晶圆包括多个第一芯片；切割所述第一晶圆以使得多个所述第一芯片从所述第一晶圆分离；在所述第一芯片的侧壁形成保护层，所述保护层包括光分解材料。本公开通过在第一芯片的侧壁形成含光分解材料的保护层，一方面保护层的设置可以对芯片起到保护作用，缓解后续工艺中芯片损伤、芯片侧壁颗粒污染带来的封装性能差等问题；另一方面，含光分解材料的保护层经光照可以实现无损剥离，不会给芯片引入额外损伤。
本公开附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本公开的实践了解到。
附图说明
为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开一实施例的芯片的处理方法的流程图；
图2为本公开一实施例的芯片的处理过程中各步骤示意图；
图3A-3D为本公开一实施例的芯片在处理过程中的器件结构示意图；
图4为本公开另一实施例的芯片的处理过程中各步骤示意图；
图5为本公开另一实施例的芯片在处理过程中的器件结构示意图；
图6为本公开另一实施例的芯片在处理过程中的器件结构示意图；
图7为本公开一实施例的预键合晶圆结构的剖面示意图。
附图标记：
201-第一晶圆；203-第一芯片；205-载板；207-保护层；209-第一保护层预层；211-第二保护层预层；213-第一保护层；215-第二保护层；217-第二晶圆；219-第二芯片。
具体实施方式
下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
半导体器件，尤其是高密度的集成电路，易受到各种污染的损害。器件对于污染的敏感度取决于较小的特征图形的尺寸和晶片表面沉积层的厚度。目前的量度尺寸已经降到亚微米级。由于特征图形尺寸越来越小，膜层越来越薄，对各类污染的敏感度越来越高。
基于此，本公开实施例提供了一种芯片的处理方法，参考附图1，所述方法包括：
步骤101：提供第一晶圆，所述第一晶圆包括多个第一芯片。
步骤102：切割所述第一晶圆以使得多个所述第一芯片从所述第一晶圆分离。
步骤103：在所述第一芯片的侧壁形成保护层，所述保护层包括光分解材料。
下面结合附图2对本发明实施例提供的芯片的处理方法进行具体说明。
首先，如附图2中的a)图所示，执行步骤101，提供第一晶圆201，所述第一晶圆201包括多个第一芯片203。所述第一晶圆可以包括但不限于硅、硅锗、锗或其他合适的半导体晶圆。所述第一晶圆201包括有源表面和与其相对的无源表面，所述有源表面是指其中定义集成电路的表面。多个第一芯片203形成在第一晶圆201上，并由切割道彼此间隔或隔开。所述第一芯片包括形成在第一晶圆的有源表面上的电路组件。例如，电路组件可以包括但不限于晶体管、电阻器、电容器和互连件等，以形成IC集成电路。应理解，所述第一晶圆201可包括不同合适数目的所述第一芯片203。在实际操作中，所述处理方法还包括，将所述第一晶圆201放置在载板205上，载板205用于承载后续切割工艺分离的芯片。
在一些实施例中，所述第一晶圆的一部分可以去除。在实际操作中，部分第一晶圆可采用背面研磨工艺去除，所述第一晶圆的厚度通过机械研磨、化学蚀刻或其组合来减少，提高半导体器件的集成度。
接着，执行步骤102，如附图2中的b)图所示，切割所述第一晶圆201以使得多个所述第一芯片203从所述第一晶圆201分离。在一些实施例中，沿切割道将所述第一晶圆切割以形成多个所述第一芯片。在实际操作中，可以利用红外摄像机来识别和记录信息，诸如第一晶圆上的切割道的位置、尺寸等，来引导工具(诸如激光束、金刚石切割轮)完成切割分离。也可采用其它合适技术例如等离子刻蚀工艺使得所述第一芯片从所述第一晶圆分离。
最后，执行步骤103，如附图2中的c)图所示，在所述第一芯片203的侧壁形成保护层207(此图中未示出保护层的细节图像，在附图3A-3D及相关内容中会对保护层具体结构进行说明)，所述保护层207包括光分解材料。所述光分解材料是指在光照环境条件下，导致材料化学结构的显著变化而损失某些性能(如完整性、分子质量、结构或机械强度)或发生破碎、分解的材料。例如含有GaN(氮化镓)材料等高温分解特性的材料的有机物材料。在一些实施例中，所述保护层可以是多层结构，其中每层包括的材料不同。在其他实施例中，所述保护层还可以包括聚合物材料。
在半导体器件的生产工艺中，有效的颗粒(particle)污染控制对成品率的提高至关重要。第一芯片在切割之后还要进行拾取、放置转移等工序，这些工序过程中会产生机械力，非常容易造成芯片侧壁脱落一些颗粒(particle)，造成污染。本公开通过在第一芯片的侧壁形成含光分解材料的保护层，一方面保护层的设置可以对芯片起到保护作用，缓解后续工艺中芯片损伤、芯片侧壁颗粒污染带来的封装性能差等问题；另一方面，光分解材料能够在光照下分解，这允许保护层通过光照等无损手段实现剥离，相比于采用蚀刻或药液等方法剥离保护层，光为清洁能源不会引入二次污染，此外光剥离也不会给芯片造成额外损伤，这都大大提高了器件的稳定性。
在一些实施例中，在所述第一芯片203的侧壁形成保护层207的步骤，包括：沉积第一保护层预层209，所述第一保护层预层209保形地覆盖多个所述第一芯片203的侧壁和表面；沉积第二保护层预层211，所述第二保护层预层211覆盖所述第一保护层预层209的侧壁和表面；平面化所述第一保护层预层209、所述第二保护层预层211使得所述第一保护层预层209与所述第二保护层预层211的上表面与所述芯片的上表面齐平，所述第一保护层预层209成为第一保护层213；刻蚀相邻所述第一芯片间的部分所述第二保护层预层211，形成第二保护层215，所述第一保护层和所述第二保护层构成保护层。
在实际操作中，如附图3A-3D所示，首先，参见附图3A，沉积第一保护层预层209，所述第一保护层预层209保形地覆盖多个所述第一芯片203的侧壁和表面。这里，所述第一保护层预层209的材料包括光热转化材料，所述光热转化材料可基于光照下，在界面处产生强烈吸收，使局部温度升高，气化分解。实际操作中，所述光热转化材料例如可以为含有高温分解特性材料颗粒的有机物材料，包括但不限于含有氮化镓颗粒的有机物材料。
接着，参见附图3B，沉积第二保护层预层211，所述第二保护层预层211覆盖所述第一保护层预层209的侧壁和表面。这里，所述第二保护层预层211的材料包括但不限于聚合物材料，所述聚合物材料包括但不限于聚酰亚胺(Polyimide，PI)、三氯苯(Trichlorobenzene，TCB)等。在其他实施例中，所述第二保护层的材料可以使用具有类似PI或TCB的机械、电性能和粘合性质的其它材料。
在实际操作中，所述第一保护层预层和所述第二保护层预层的形成工艺包括但不限于化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、氢化物气相外延(HVPE)、溅射、原子层沉积(ALD)工艺、旋涂或其组合等。例如先通过CVD或HVPE制备氮化镓颗粒，接着将氮化镓颗粒分散在有机物基体中，然后，将分散有氮化镓颗粒的有机物采用旋涂方式涂覆在所述第一芯片的表面和侧壁，以完成第一保护层预层的制备。接下来，采用旋涂方式涂覆第二保护层预层材料形成第二保护层预层。
在一些实施例中，第一保护层预层209中氮化镓颗粒与有机物基体的体积比为14.5:100至32.5:100，例如15.5、18、24、31等。当氮化镓颗粒与有机物基体的体积比低于14.5:100时，光热转化材料的占比较低，导致后续去除保护层时难以完全剥离；当氮化镓颗粒与有机物基体的体积比高于32.5:100时，氮化镓含量过高，光照使氮化镓分解后产生的Ga气体浓度过大，难以从反应腔体去除干净，光照结束后，残留的Ga气体会在第一芯片的表面沉积，造成器件性能下降。
接下来，如附图3C所示，平面化所述第一保护层预层209、所述第二保护层预层211使得所述第一保护层预层209与所述第二保护层预层211的上表面与所述芯片的上表面齐平，所述第一保护层预层209成为第一保护层213。在实际操作中，所述平面化例如可以采用化学机械研磨、激光平坦化、刻蚀平坦化等工艺。
最后，参见附图3D，刻蚀相邻所述第一芯片间的部分所述第二保护层预层211，形成第二保护层215，所述第一保护层213和所述第二保护层215构成保护层207。具体的，可以使用干法刻蚀(等离子刻蚀、溅射与离子束铣蚀等)或湿法刻蚀(酸碱溶液等)。这里通过设置多个不同材料的保护层，与芯片侧壁相邻的第一保护层起到分解剥离的作用，外层的第二保护层起到保护芯片侧壁的作用。可以分别调节第一保护层和第二保护层的材料和厚度，起到对性能和成本的控制。
应当理解的是，上述实施例中的保护层包括第一保护层和第二保护层的方案并非对本发明的限制，实际上，保护层还可以为一层结构，该一层结构例如为分散有光热转化材料颗粒的有机物。在一些实施例中，在形成保护层后，还包括：提供第二晶圆217；将所述第一芯片203放置于所述第二晶圆217上；将所述第一芯片203与所述第二晶圆217键合；通过光照移除所述保护层207。
在实际操作中，首先，如附图4中a)图所示，提供第二晶圆。所述第二晶圆可以包括但不限于硅、硅锗、锗或其他合适的半导体晶圆，所述第二晶圆包括多个与所述第一芯片对应的键合区域。
在一些实施例中，在将第一芯片203放置于第二晶圆217上之前，还可以包括对第二晶圆217进行一系列表面处理的步骤。
例如附图4中的b)图所示出的，在将第一芯片203放置于第二晶圆217上之前，对所述第二晶圆217进行颗粒清洁处理。在实际操作中，可以通过惰性气体吹扫第二晶圆表面去除颗粒，也可以通过将第二晶圆暴露于清洁剂中进行颗粒清洁处理。在其他具体实施例中，进行颗粒清洁处理还可以包括，控制所述第二晶圆旋转。通过旋转，可有效提高清洁面积和清洁的均匀性，提高清洁效率。
切割过程中产生的副产物，切割后的残留物，刻蚀过程中的残留物，均会造成不同程度的颗粒(particle)污染进而造成后续工艺的失效。对待键合的芯片和晶圆进行颗粒(particle)清洁处理，可以清洁处理脏污、异物、颗粒，防止颗粒(particle)污染造成的键合短路，提高键合的良率。
在一些实施例中，如附图4中的c)图所示，将所述第一芯片放置于所述第二晶圆上之前，还包括：对所述第二晶圆217进行等离子活化处理。在实际操作中，等离子活化处理的等离子气体包括但不限于水蒸汽(H2O)、氧气(O2)、惰性气体(例如，氮(N2)或氩(Ar2))或其组合。等离子活化处理能够打断由第一芯片和第二晶圆上的自然氧化或热氧化形成的氧化物分子的键，增加键合表面上的羟基量。经过等离子活化处理，第一芯片和第二晶圆的表面能增加，能够有效提高键合质量。
在一些实施例中，附图4中的d)图所示，将所述第一芯片放置于所述第二晶圆上之前，还包括：对所述第二晶圆分别进行水合处理。在实际操作中，使用去离子水冲洗第一芯片和第二晶圆，这能够在键合之前清洁键合表面，并进一步增加第一芯片和第二晶圆的键合表面上的羟基(来自液态水中自由羟基)的量。经过水合处理使得晶片表面上容易地产生悬空键，有利于提高键合强度。
在一些实施例中，在将第一芯片203放置于第二晶圆217上之前，还可以包括对第一芯片203进行一系列表面处理的步骤。需要说明的是，对第一芯片203的表面处理步骤未示意在附图中，应当理解的是，对第一芯片203的表面处理步骤可以参考前述内容中对第二晶圆的表面处理的工艺、步骤和流程。
接下来，如附图4中的e)图和f)图所示，将所述第一芯片203放置于所述第二晶圆217上。在实际操作中，可以通过拾取和放置装置(pick and place device)，将所述第一芯片从载板上放置在所述第二晶圆上。可以通过视觉检测装置(visual inspection device)校准所述第一芯片放置在所述第二晶圆的位置。在第一芯片拾取的过程中，芯片侧壁受到摩擦或外力冲击后，芯片会受到损伤造成失效，另一方面芯片的侧壁会产生颗粒(particle)，影响键合的质量。本公开实施例中，第一芯片侧壁的保护层可在拾取过程中，对第一芯片起到保护作用，且有效避免产生颗粒(particle)污染。
然后，如附图4中的g)图所示，将所述第一芯片与所述第二晶圆键合。形成芯片和晶圆堆叠(Chip on Wafer，CoW)的结构，通过堆叠技术在竖直方向上形成立体集成、信号连通及晶圆级制程。缩短了互连线长度，提高了芯片集成度，减低了芯片功耗并获得更小的芯片外形尺寸，更好满足带宽要求。在实际操作中，可以通过微凸点键合、介质键合、混合键合等工艺实现芯片与晶圆键合。可选的，在高温键合的过程中可以采用加压或不加压的方式。
最后，如附图4中的h)图和附图5所示，通过光照移除所述保护层。
光为清洁能源，相比于采用蚀刻或药液的方法去除保护层，不会引入二次污染，且无损伤的光照剥离方式也不会给芯片造成额外损伤，这都大大提高了器件的稳定性。
在实际操作中，通过光照移除所述保护层，可以包括：采用激光照射所述第二晶圆分解所述第一保护层，使得所述第二保护层与所述第一芯片分离。在一些实施例中，所述激光的波长为180至600nm，所述分离的时间小于150秒，例如激光的波长可以为532nm、400nm、388nm，分离的时间例如可以为30s、60s、120s等。波长高于600nm的激光频率较低，能量较低，因此分离效果差、时间长。波长低于180nm的激光则生产成本大且易对操作人员造成危害。控制分离的时间小于150s可以提高产能同时防止激光长时间照射影响芯片性能。在其他实施例中，还可以根据第一保护层的厚度，来控制合适的分离时间。在一些其他实施例中，所述光照移除所述保护层还包括：控制环境温度、湿度和压强，加快改变保护层的分解速度，提高剥离效率。
在一些实施例中，如附图6所示，将所述第一芯片与所述第二晶圆键合后，还包括：提供第二芯片219，所述第二芯片的侧壁包括保护层207，所述保护层包括光分解材料；将所述第二芯片放置于所述第一芯片的上方；键合所述第一芯片与所述第二芯片。在实际操作中，所述第二芯片和所述第一芯片可以为DRAM芯片，所述第二晶圆可以为逻辑(Logic)晶圆。通过在第二晶圆上堆叠多个芯片，增加器件的集成度，减低了芯片功耗并获得更小的芯片外形尺寸，更好满足带宽要求。应当理解的是，还可以在所述第二芯片上堆叠其他芯片，例如在所述第二芯片的上方依次堆叠第三芯片和第四芯片。在其他实施例中，所述第二芯片的侧壁不包括保护层。在其他实施例中，所述保护层可以是一个以上的包含不同材料的保护层。
在一些实施例中，如附图6所示，所述第一芯片在竖直方向上的投影覆盖所述第二芯片在竖直方向上的投影。具体的，所述第二芯片平行于所述第二晶圆表面的截面宽度W2小于所述第一芯片平行于所述第二晶圆表面的截面宽度W1，堆叠在上方的第二芯片及其保护层不会遮挡到第一芯片的保护层，后续通过激光照射去除保护层时，可以同时去除第一芯片和第二芯片的保护层，提高剥离的效率，增加产能。
本公开实施例还提供了一种预键合晶圆结构，如附图3D所示，所述预键合晶圆结构包括：载板205；位于所述载板205上的多个第一芯片203；所述第一芯片203的侧壁设置有保护层207，所述保护层207包括光分解材料。所述光分解材料是在光照环境条件下，导致材料化学结构的显著变化而损失某些性能(如完整性、分子质量、结构或机械强度)或发生破碎、分解的材料。例如可以为含有GaN(氮化镓)材料高温分解特性材料的有机物。在第一芯片的侧壁形成含光分解材料的保护层，保护层可以对芯片起到保护作用，一方面防止芯片造成破损，另一方面可以防止芯片侧壁产生颗粒(particle)污染，造成后续封装性能差，同时含光分解材料的保护层经光照可以实现无损剥离的目的。
在一些实施例中，如附图3D所示，所述保护层包括第一保护层213和第二保护层215，所述第一保护层213位于所述第二保护层215与所述第一芯片203的侧壁之间；其中，所述第一保护层213包括光分解材料，所述第二保护层215包括介质材料。通过设置多个不同材料的保护层，与芯片侧壁相邻的第一保护层起到分解剥离的作用，外层的第二保护层起到保护芯片侧壁的作用。可以分别调节第一保护层和第二保护层的材料和厚度，起到对性能和成本的控制。
在一些实施例中，所述第一保护层的材料包括光热转化材料，所述第二保护层的材料包括聚合物材料。所述光热转化材料可基于光照下，在界面处产生强烈吸收，使局部温度升高，气化分解。实际操作中，所述光热转化材料例如可以为含有高温分解特性材料颗粒的有机物材料，包括但不限于含有氮化镓颗粒的有机物材料。所述聚合物材料包括但不限于聚酰亚胺(Polyimide，PI)、三氯苯(Trichlorobenzene，TCB)等。在其他实施例中，所述第二保护层的材料可以使用具有类似PI或TCB的机械、电性能和粘合性质的其它材料。
在一些实施例中，第一保护层中氮化镓颗粒与有机物基体的体积比为14.5:100至32.5:100，例如15.5、18、24、31等。当氮化镓颗粒与有机物基体的体积比低于14.5:100时，光热转化材料的占比较低，导致后续去除保护层时难以完全剥离；当氮化镓颗粒与有机物基体的体积比高于32.5:100时，氮化镓含量过高，光照使氮化镓分解后产生的Ga气体浓度过大，难以从反应腔体去除干净，光照结束后，残留的Ga气体会在第一芯片的表面沉积，造成器件性能下降。
应当理解的是，上述实施例中的保护层包括第一保护层和第二保护层的方案并非对本发明的限制，实际上，保护层还可以为一层结构，该一层结构例如为分散有光热转化材料颗粒的有机物。
在一些实施例中，如附图7所示，所述第一保护层213的宽度W沿远离载板的方向逐渐增大，其中所述第一保护层的宽度为所述第一保护层沿平行于载板平面方向上的宽度。提高第一保护层受光照一侧表面的宽度，使得第一保护层接触光的面积大，有利于第一保护层的分解，提高剥离的效率。
综上所述，本公开通过在第一芯片的侧壁形成含光分解材料的保护层，一方面保护层的设置可以对芯片起到保护作用，缓解后续工艺中芯片损伤、芯片侧壁颗粒污染带来的封装性能差等问题；另一方面，含光分解材料的保护层经光照可以实现无损剥离，不会给芯片引入额外损伤。
需要说明的是，本公开实施例提供的芯片的处理方法及预键合晶圆结构可以应用于任何包括该结构的集成电路中。各实施例所记载的技术方案中各技术特征之间，在不冲突的情况下，可以任意组合。本领域技术人员能够对上述形成方法步骤顺序进行变换而并不离开本公开的保护范围，本公开实施例中的各步骤在不冲突的情况下，部分步骤可以同时执行，也可以调用先后顺序执行。
以上所述，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围，凡在本公开的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本公开的保护范围之内。

Claims (15)

1.一种芯片的处理方法，其特征在于，包括：
提供第一晶圆，所述第一晶圆包括多个第一芯片；
切割所述第一晶圆以使得多个所述第一芯片从所述第一晶圆分离；
在所述第一芯片的侧壁形成保护层，所述保护层包括光分解材料。
2.根据权利要求1所述的处理方法，其特征在于，在形成保护层后，还包括：
提供第二晶圆；
将所述第一芯片放置于所述第二晶圆上；
将所述第一芯片与所述第二晶圆键合；
通过光照移除所述保护层。
3.根据权利要求2所述的处理方法，其特征在于，在所述第一芯片的侧壁形成保护层，包括：
沉积第一保护层预层，所述第一保护层预层保形地覆盖多个所述第一芯片的侧壁和表面；
沉积第二保护层预层，所述第二保护层预层覆盖所述第一保护层预层的侧壁和表面；
平面化所述第一保护层预层、所述第二保护层预层使得所述第一保护层预层与所述第二保护层预层的上表面与所述芯片的上表面齐平，所述第一保护层预层成为第一保护层；
刻蚀相邻所述第一芯片间的部分所述第二保护层预层，形成第二保护层，所述第一保护层和所述第二保护层构成保护层。
4.根据权利要求3所述的处理方法，其特征在于，所述第一保护层的材料包括光热转化材料，所述第二保护层的材料包括聚合物材料。
5.根据权利要求2所述的处理方法，其特征在于，将所述第一芯片放置于所述第二晶圆上之前，还包括：
对所述第一芯片和/或所述第二晶圆进行颗粒清洁处理。
6.根据权利要求2所述的处理方法，其特征在于，将所述第一芯片放置于所述第二晶圆上之前，还包括：
对所述第一芯片表面和/或所述第二晶圆进行等离子活化处理。
7.根据权利要求2所述的处理方法，其特征在于，将所述第一芯片放置于所述第二晶圆上之前，还包括：
对所述第一芯片表面和/或所述第二晶圆进行水合处理。
8.根据权利要求3所述的处理方法，其特征在于，通过光照移除所述保护层，包括：
采用激光照射所述第二晶圆分解所述第一保护层，使得所述第二保护层与所述第一芯片分离。
9.根据权利要求8所述的处理方法，其特征在于，所述激光的波长为180至600nm，所述分离的时间小于150秒。
10.根据权利要求2所述的处理方法，其特征在于，将所述第一芯片与所述第二晶圆键合后，还包括：
提供第二芯片，所述第二芯片的侧壁包括保护层，所述保护层包括光分解材料；
将所述第二芯片放置于所述第一芯片的上方；
键合所述第一芯片与所述第二芯片。
11.根据权利要求10所述的处理方法，其特征在于，所述第一芯片在竖直方向上的投影覆盖所述第二芯片在竖直方向上的投影。
12.一种预键合晶圆结构，其特征在于，包括：
载板；
位于所述载板上的多个第一芯片；
所述第一芯片的侧壁设置有保护层，所述保护层包括光分解材料。
13.根据权利要求12所述的预键合晶圆结构，其特征在于，
所述保护层包括第一保护层和第二保护层，所述第一保护层位于所述第二保护层与所述第一芯片的侧壁之间；其中，所述第一保护层包括光分解材料，所述第二保护层包括介质材料。
14.根据权利要求13所述的预键合晶圆结构，其特征在于，
所述第一保护层的材料包括光热转化材料，所述第二保护层的材料包括聚合物材料。
15.根据权利要求14所述的预键合晶圆结构，其特征在于，
所述第一保护层的宽度沿远离载板的方向逐渐增大，其中所述第一保护层的宽度为所述第一保护层沿平行于载板平面方向上的宽度。
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JP2013201168A (ja) * 2012-03-23 2013-10-03 Toshiba Corp 被ダイシング材料、レジスト層形成装置
CN104362102A (zh) * 2014-09-28 2015-02-18 南通富士通微电子股份有限公司 晶圆级芯片规模封装工艺
CN106024648B (zh) * 2016-06-15 2020-02-07 华润微电子（重庆）有限公司 一种分立器件芯片正面及侧壁钝化方法
CN112103275B (zh) * 2019-05-30 2022-04-12 上海新微技术研发中心有限公司 硅光模块的封装方法及硅光模块
CN112038301A (zh) * 2019-06-03 2020-12-04 华为技术有限公司 芯片、电子器件及芯片的制作方法
CN112840467A (zh) * 2020-04-10 2021-05-25 厦门三安光电有限公司 一种发光二极管芯片及其制作方法

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