CN116501536A - Axi互连模块检查、校验与保护方法、装置及存储介质 - Google Patents
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Abstract
本发明涉及一种AXI互连模块检查、校验与保护方法、装置及存储介质。本发明中AXI总线中信息源端在AXI总线的每个通道所传输的信息中添加相应的保护信息；互连模块接收源端发出的信息时，按通道对信息进行分组，然后将分组的信息通过比特填充的方式调整为公共宽度，针对分组且宽度调节后的信息生成互连模块内的EDC保护；互连模块向目的端发出每个通道的信息时，对每个通道的EDC保护进行检查；所述目的端对所述信息中的保护信息进行检查。本发明简化了AXI总线中信息的检查、校验流程，提高传输效率降低延迟；互连模块将不同信息进行分组并统一为公共宽度，使得能够兼容不同宽度信号的EDC检测，降低测试工作量。
Description
技术领域
本发明涉及AXI互连模块的检查、校验与保护技术领域，尤其涉及一种AXI互连模块检查、校验与保护方法、装置及存储介质。
背景技术
AXI(Advanced eXtensible Interface)是一种面向高性能、高带宽、低延迟的片内总线。AXI定义了主机端和从机端之间的五个独立的通道：写地址通道、写数据通道、写响应通道、读地址通道和读数据通道。地址通道用于在主机端和从机端之间执行基本握手时发送地址和控制信息。数据通道是在要交换的信息的地方，主机端向从机端写入数据、从机端向主机端读出数据。写响应信息具有专用通道，以便主机可以验证写事务是否已完成。每次数据交换都称为事务(Transaction)。事务包括地址以及控制信息、发送的数据以及任何响应信息。
在服务器、计算机等设备中AXI得到广泛的应用，如在固态硬盘(SSD,Solid StateDisk)中，通常是主机通过互联(Interconnect)模块发送地址、数据等事务给从机，从而完成一次交易(Transaction)。检测与纠正AXI总线线路尤其是互连模块中产生的错误对于AXI总线的可靠性而言是有必要的。现有技术中，通常采用EDC(Error Detection andCorrection)来检测校验AXI总线中数据传输错误，且由于错误在链路中具有传播性，EDC必须端到端地覆盖从信源到目的地的所有线路。具体方式是：主机端在AXI一个信号通道上生成奇偶校验，互连模块的输入端检查该奇偶校验位并产生EDC，互连模块的输出端检查该EDC并生成另一个奇偶校验，最终该奇偶校验位在从机端被检查。如果主机端在各个AXI通道上生成不同EDC，而AXI规范没有提供有关如何处理该EDC信息的指示。此外，互联模块的输入端，需要检查相关通道奇偶校验位、需要产生EDC；互联模块的输出端，需要产生相关通道奇偶校验位、需要检查EDC，复杂的互连设计会增加系统延迟。另一个缺点是AXI规范没有定义信号宽度。这可能会导致主机端、从机端和互连模块的不兼容。例如，主机端和从机端不同事务使用不同的信号宽度，所以，需要针对每个不同宽度的信号实现EDC错误检测，大大增加了工作量。
发明内容
为了解决上述技术问题或者至少部分地解决上述技术问题，本发明提供一种AXI互连模块检查、校验与保护方法、装置及存储介质。
第一方面，本发明提供一种AXI互连模块检查、校验与保护方法，包括：
AXI总线中信息源端在AXI总线的每个通道所传输的信息中添加相应的保护信息；
信息源端经互连模块向目的端发出信息时，所述互连模块按通道对接收到的所述信息进行分组，然后将分组的所述信息通过比特填充的方式调整为公共宽度，针对分组且宽度调节后的所述信息生成互连模块内的EDC保护；所述互连模块向目的端发出每个通道的所述信息时，对每个通道的EDC保护进行检查；
所述目的端对所述信息中的所述保护信息进行检查。
更进一步地，所述保护信息采用与被保护的所述信息相关的奇偶检验信息、EDC信息中的一种或几种。
更进一步地，所述通道包括：写地址通道、写数据通道、写响应通道、读地址通道和读数据通道，相应的所述信息包括：写地址通道信息、写数据通道信息、写响应通道信息、读地址通道信息和读数据通道信息。
更进一步地，对于读写地址通道而言，信息源端为AXI总线的主机端，目的端为AXI总线的从机端；对于读数据通道而言，信息源端为所述从机端，目的端为所述主机端；对于写数据通道而言，信息源端为所述主机端，目的端为所述从机端；对于写响应通道而言，信息源端为所述从机端，目的端为所述主机端。
更进一步地，所述公共宽度基于AXI总线的应用场景预设，且所述公共宽度的值不低于所述应用场景中信号宽度的最大值。
更进一步地，所述互连模块对不同通道的分组信息进行保护。
更进一步地，所述互连模块检查所述EDC保护异常或所述目的端检查所述保护信息异常时，生成相应的报警信息。
更进一步地，检测过程中，所述互连模块将至少一主机端和至少一从机端连接。
第二方面，本发明提供一种AXI互连模块的检查、校验与保护装置，实现所述的AXI互连模块检查、校验与保护方法，包括：
设置于AXI总线中信息源端的主机通道编码器和从机通道编码器，所述主机通道编码器和所述从机通道编码器用于给对应通道所传输的信息编码并添加相应的保护信息；
设置于AXI总线互连模块的互连通道编码器和互连通道解码器，所述互连通道编码器和互连通道解码器对应AXI总线的每个通道设置，所述互连通道编码器对接收到的所述信息进行分组，然后将分组的所述信息通过比特填充的方式调整为公共宽度，针对分组且宽度调节后的所述信息生成互连模块内的EDC保护；所述互连通道解码器对每个通道的EDC保护进行检查；
设置于AXI总线中信息目的端的主机通道解码器和从机通道解码器，所述主机通道解码器和所述从机通道解码器用于对所述信息中的所述保护信息进行检查。
第三方面，本发明提供一种计算机可读存储介质，所述计算机可读存储介质存储计算机程序，所述计算机程序被执行时，实现所述的AXI互连模块检查、校验与保护方法。
本发明实施例提供的上述技术方案与现有技术相比具有如下优点：
本发明中AXI总线中信息源端在AXI总线的每个通道所传输的信息中添加相应的保护信息；信息源端经互连模块向目的端发出信息时，所述互连模块按通道对接收到的所述信息进行分组，然后将分组的所述信息通过比特填充的方式调整为公共宽度，针对分组且宽度调节后的所述信息生成互连模块内的EDC保护；所述互连模块向目的端发出每个通道的所述信息时，对每个通道的EDC保护进行检查；所述目的端对所述信息中的所述保护信息进行检查。
对于所述互连模块而言，其输入端不用对各通道的奇偶检验位进行检查，输出端不用重新生成奇偶检验位，简化了AXI总线中信息的检查、校验流程，能够有效的提高传输效率。
对于多主机端与多从机端经互连模块连接的场景而言，由于所述互连模块内将不同信息进行分组并统一为公共宽度，使得能够兼容不同宽度信号的EDC检测，测试应用无需针对不同宽度信号进行研发，降低测试应用开发工作量。
在所述互连模块中，为每个通道传输的信息生成EDC保护，而不是为通道的单个信号生成EDC保护。这种方式避免了来自不同主机端的信号的混合的风险。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种AXI互连模块检查、校验与保护方法的流程图；
图2为本发明实施例提供的一种AXI互连模块的检查、校验与保护装置的架构图；
图3为本发明实施例提供的一种AXI互连模块的检查、校验与保护装置的示意图；
图4为本发明实施例提供的一种AXI互连模块的检查、校验与保护装置在AXI总线的写地址通道实现本发明方法的流程图；
图5为本发明实施例提供的一种AXI互连模块的检查、校验与保护装置在AXI总线的写数据通道实现本发明方法的流程图；
图6为本发明实施例提供的一种AXI互连模块的检查、校验与保护装置在AXI总线的写响应通道实现本发明方法的流程图；
图7为本发明实施例提供的一种AXI互连模块的检查、校验与保护装置在AXI总线的读地址通道实现本发明方法的流程图；
图8为本发明实施例提供的一种AXI互连模块的检查、校验与保护装置在AXI总线的读数据址通道实现本发明方法的流程图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者装置中还存在另外的相同要素。
实施例1
参阅图1所示，本发明实施例提供一种AXI互连模块检查、校验与保护方法，包括如下过程：
AXI总线中信息源端在AXI总线的每个通道所传输的信息中添加相应的保护信息。
具体实施过程中，AXI总线的主机端和从机端之间有五个独立的通道，分别包括：写地址通道、写数据通道、写响应通道、读地址通道和读数据通道。其中，读写地址通道用于在AXI总线主机端和从机端之间执行基本握手时发送地址和控制信息；对于读写地址通道而言，信息源端为所述主机端，目的端为所述从机端。读写数据通道用于握手后所述主机端和所述从机端之间交换数据控制信号；对于读数据通道而言，信息源端为所述从机端，目的端为所述主机端；对于写数据通道而言，信息源端为所述主机端，目的端为所述从机端。写响应通道为写响应信息的专用通道，以便主机端验证写事务是否已完成，对于写响应通道而言，信息源端为所述从机端，目的端为所述主机端。
所述保护信息采用与被保护信息相关的奇偶检验信息、EDC信息中的一种或几种。具体实施过程中，在AXI总线的写地址通道中，所述主机端向所述从机端发送的信息是写地址通道信息，包括：地址和控制信号及相应奇偶校验信息；在AXI总线的写数据通道中，所述主机端向所述从机端发送的信息是写数据通道信息，包括：写数据、写数据的EDC信息和控制信号及控制信号的奇偶校验信息；在AXI总线的读地址通道中，所述主机端向所述从机端发送的信息是读地址通道信息，包括：读地址、控制信号及相应的奇偶校验信息；在AXI总线的读数据通道中，所述从机端向所述主机端发送的信息是读数据通道信息，包括：读数据、读数据的EDC信息和控制信号及控制信号的奇偶校验信息；在AXI总线的写响应通道中，所述从机端向所述主机端发送的信息是写响应通道信息，包括：写响应及写响应的奇偶校验信息。
信息源端经互连模块向目的端发出信息时，所述互连模块按通道对接收到的所述信息进行分组，然后将分组的所述信息通过比特填充的方式调整为公共宽度，所述互连模块对不同通道的分组信息进行保护。具体实施过程中，所述公共宽度为基于AXI总线应用场景的预设值，配置相应的调整API进行修改，若AXI总线应用场景中，信号宽度的最大值为X，则所述公共宽度的设置大于等于所述信号宽度的最大值X。在比特填充过程中，填充比特零。
所述互连模块针对分组且宽度调节后的所述信息生成互连模块内的EDC保护。具体的，所述互连模块针对不同的通道的所述信息分别生成相应的EDC保护。
所述互连模块向目的端发出每个通道的所述信息时，对每个通道的EDC保护进行检查；当利用EDC保护检查出任意通道传输到信息存在问题时，生成相应的报警信息。在所述互连模块中，为每个通道传输的信息生成EDC保护，而不是为通道的单个信号生成EDC保护。这种方式避免了来自不同主机端的信号的混合的风险，即：在为通道的单个信号生成EDC保护的方式中，从机端由于互连混合故障而从主机端接收事务ID和从另一主机端接收地址或其他信号的风险。
所述目的端对所述信息中的所述保护信息进行检查，具体的，所述目的端对所述保护信息进行解码检查，如果解码检查的结果指示故障，则所述目的端针对所述信息及其所要采取的任何动作发出警报。
下面以AXI总线不同通道为例对本实施例进行说明：
在AXI总线的写地址通道中，所述主机端向所述从机端发送写地址通道信息，所述互连模块将来自所述主机端的写地址通道信息进行分组，然后将分组的写地址通道信息通过比特填充的方式调整为公共宽度，针对分组且宽度调节后的写地址通道信息生成互连模块内EDC保护，所述互连模块对所述互连模块内EDC保护进行检查，确保AXI总线的写地址通道信息经所述互连模块传递时没有发生任何故障，从机端对写地址通道信息中的奇偶校验信息进行检查确保传到所述从机端写地址通道信息没发生任何故障。
在AXI总线的写数据通道中，所述主机端向所述从机端发送的写数据通道信息，所述互连模块将来自主机端的写数据通道信息进行分组，然后将分组的写数据通道信息通过比特填充的方式调整为公共宽度，针对分组且宽度调节后的写数据通道信息生成互连模块内EDC保护，所述互连模块对所述互连模块内EDC保护进行检查，确保AXI总线的写数据通道信息经所述互连模块传递时没有发生任何故障，所述从机端对写数据通道信息中的写数据的EDC信息和控制信号的奇偶校验信息进行检查，确保传到所述从机端写数据通道信息没发生任何故障。
在AXI总线的写响应通道中，所述从机端向所述主机端发送的写响应通道信息，所述互连模块将来自所述从机端的写响应通道信息进行分组，然后将分组的写响应通道信息通过比特填充的方式调整为公共宽度，针对分组且宽度调节后的写响应通道信息生成互连模块内EDC保护，所述互连模块对所述互连模块内EDC保护进行检查，确保AXI总线的写响应通道信息经所述互连模块传递时没有发生任何故障，所述主机端对写响应通道信息中的奇偶校验信息进行检查，确保传到所述主机端写响应通道信息没发生任何故障。
在AXI总线的读地址通道中，所述主机端向所述从机端发送的读地址通道信息，所述互连模块将来自所述主机端的读地址通道信息进行分组，然后将分组的读地址通道信息通过比特填充的方式调整为公共宽度，针对分组且宽度调节后的读地址通道信息生成互连模块内EDC保护信息，互连模块对所述互连模块内EDC保护信息进行检查，确保AXI总线的读地址通道信息经所述互连模块传递时没有发生任何故障，所述从机端对读地址通道信息中的奇偶校验信息进行检查，确保传到所述从机端读地址通道信息没发生任何故障。
在AXI总线的读数据通道中，所述从机端向所述主机端发送的读数据通道信息，所述互连模块将来自从机端的读数据通道信息进行分组，然后将分组的读数据通道信息通过比特填充的方式调整为公共宽度，针对分组且宽度调节后的读数据通道信息生成互连模块内EDC保护，互连模块对所述互连模块内EDC保护进行检查，确保AXI总线的读数据通道信息经所述互连模块传递时没有发生任何故障，所述主机端对所述读数据通道信息中的读数据的EDC信息和控制信号的奇偶校验信息进行检查，确保传到所述主机端读数据通道信息没发生任何故障。
实施例2
参阅图2和图3所示，本发明实施例提供一种AXI的检查、校验与保护装置，用于实现所述的AXI互连模块检查、校验与保护方法，包括：
设置于AXI总线中信息源端的主机通道编码器和从机通道编码器，所述主机通道编码器和所述从机通道编码器用于给对应通道所传输的信息编码并添加相应的保护信息；
设置于AXI总线互连模块的互连通道编码器和互连通道解码器，所述互连通道编码器和互连通道解码器对应AXI总线的每个通道设置，所述互连通道编码器对接收到的所述信息进行分组，然后将分组的所述信息通过比特填充的方式调整为公共宽度，针对分组且宽度调节后的所述信息生成互连模块内的EDC保护；所述互连通道解码器对每个通道的EDC保护进行检查；
设置于AXI总线中信息目的端的主机通道解码器和从机通道解码器，所述主机通道解码器和所述从机通道解码器用于对所述信息中的所述保护信息进行检查。
参阅图4所示，在AXI总线的写地址通道中，主机端向从机端发送的写地址通道信息，包括：地址和控制信号及相应奇偶校验信息；所述互连模块中写地址通道的互连通道编码器将来自主机端的写地址通道信息进行分组，然后将分组的写地址通道信息通过比特填充的方式调整为公共宽度，针对分组且宽度调节后的写地址通道信息生成互连模块内EDC保护，互连模块中写通道的互连通道解码器对所述互连模块内EDC保护进行检查，确保AXI总线的写地址通道信息经所述互连模块传递时没有发生任何故障，从机端写地址通道入口的从机通道解码器对写地址通道信息中的奇偶校验信息进行检查确保传到所述从机端写地址通道信息没发生任何故障。
参阅图5所示，在AXI总线的写数据通道中，所述主机端向所述从机端发送的写数据通道信息，包括：写数据、写数据的EDC信息和控制信号及控制信号的奇偶校验信息；互连模块中写数据通道的互连通道编码器将来自主机端的写数据通道信息进行分组，然后将分组的写数据通道信息通过比特填充的方式调整为公共宽度，针对分组且宽度调节后的写数据通道信息生成互连模块内EDC保护，互连模块中写数据通道的互连通道解码器对所述互连模块内EDC保护进行检查，确保AXI总线的写数据通道信息经所述互连模块传递时没有发生任何故障，从机端写数据通道入口的从机通道解码器对写数据通道信息中的写数据的EDC信息和控制信号的奇偶校验信息进行检查，确保传到所述从机端写数据通道信息没发生任何故障。
参阅图6所示，在AXI总线的写响应通道中，所述从机端向所述主机端发送的写响应通道信息，包括：写响应及写响应的奇偶校验信息；互连模块中写响应通道的互连通道编码器将来自所述从机端的写响应通道信息进行分组，然后将分组的写响应通道信息通过比特填充的方式调整为公共宽度，针对分组且宽度调节后的写响应通道信息生成互连模块内EDC保护，互连模块中写响应通道的互连通道解码器对所述互连模块内EDC保护进行检查，确保AXI总线的写响应通道信息经所述互连模块传递时没有发生任何故障，所述主机端写响应通道入口的主机通道解码器对写响应通道信息中的奇偶校验信息进行检查，确保传到所述主机端写响应通道信息没发生任何故障。
参阅图7所示，在AXI总线的读地址通道中，所述主机端向所述从机端发送的读地址通道信息，包括：读地址、控制信号及相应的奇偶校验信息；互连模块中读地址通道的互连通道编码器将来自所述主机端的读地址通道信息进行分组，然后将分组的读地址通道信息通过比特填充的方式调整为公共宽度，针对分组且宽度调节后的读地址通道信息生成互连模块内EDC保护信息，互连模块中读地址通道的互连通道解码器对所述互连模块内EDC保护信息进行检查，确保AXI总线的读地址通道信息经所述互连模块传递时没有发生任何故障，所述从机端读地址通道入口的从机通道解码器对读地址通道信息中的奇偶校验信息进行检查，确保传到所述从机端读地址通道信息没发生任何故障。
参阅图8所示，在AXI总线的读数据通道中，所述从机端向所述主机端发送的读数据通道信息，包括：读数据、读数据的EDC信息和控制信号及控制信号的奇偶校验信息；互连模块中读数据通道的互连通道编码器将来自从机端的读数据通道信息进行分组，然后将分组的读数据通道信息通过比特填充的方式调整为公共宽度，针对分组且宽度调节后的读数据通道信息生成互连模块内EDC保护，互连模块中读数据通道的互连通道解码器对所述互连模块内EDC保护进行检查，确保AXI总线的读数据通道信息经所述互连模块传递时没有发生任何故障，所述主机端的读数据通道入口的主机通道解码器对所述读数据通道信息中的读数据的EDC信息和控制信号的奇偶校验信息进行检查，确保传到所述主机端读数据通道信息没发生任何故障。
实施例3
本发明实施例提供一种计算机可读存储介质，所述计算机可读存储介质存储计算机程序，所述计算机程序被执行时，实现所述的AXI互连模块检查、校验与保护方法，所述方法包括：
AXI总线中信息源端在AXI总线的每个通道所传输的信息中添加相应的保护信息；互连模块接收源端发出的信息时，按通道对信息进行分组，然后将分组的信息通过比特填充的方式调整为公共宽度，针对分组且宽度调节后的信息生成互连模块内的EDC保护；互连模块向目的端发出每个通道的信息时，对每个通道的EDC保护进行检查；所述目的端对所述信息中的保护信息进行检查。
本发明中AXI总线中信息源端在AXI总线的每个通道所传输的信息中添加相应的保护信息；信息源端经互连模块向目的端发出信息时，所述互连模块按通道对接收到的所述信息进行分组，然后将分组的所述信息通过比特填充的方式调整为公共宽度，针对分组且宽度调节后的所述信息生成互连模块内的EDC保护；所述互连模块向目的端发出每个通道的所述信息时，对每个通道的EDC保护进行检查；所述目的端对所述信息中的所述保护信息进行检查。
对于所述互连模块而言，其输入端不用对各通道的奇偶检验位进行检查，输出端不用重新生成奇偶检验位，简化了AXI总线中信息的检查、校验流程，能够有效的提高传输效率。
对于多主机端与多从机端经互连模块连接的而言，由于所述互连模块内将不同信息进行分组并统一为公共宽度，使得能够兼容不同宽度信号的EDC检测，测试应用无需针对不同宽度信号进行研发，降低测试应用开发工作量。
在所述互连模块中，为每个通道传输的信息生成EDC保护，而不是为通道的单个信号生成EDC保护。这种方式避免了来自不同主机端的信号的混合的风险。
在本发明所提供的实施例中，应该理解到，所揭露的结构和方法，可以通过其它的方式实现。例如，以上所描述的结构实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，结构或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
以上所述仅是本发明的具体实施方式，使本领域技术人员能够理解或实现本发明。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所申请的原理和新颖特点相一致的最宽的范围。
Claims (10)
1.一种AXI互连模块检查、校验与保护方法，其特征在于，包括：
AXI总线中信息源端在AXI总线的每个通道所传输的信息中添加相应的保护信息；
信息源端经互连模块向目的端发出信息时，所述互连模块按通道对接收到的所述信息进行分组，然后将分组的所述信息通过比特填充的方式调整为公共宽度，针对分组且宽度调节后的所述信息生成互连模块内的EDC保护；所述互连模块向目的端发出每个通道的所述信息时，对每个通道的EDC保护进行检查；
所述目的端对所述信息中的所述保护信息进行检查。
2.根据权利要求1所述的AXI互连模块检查、校验与保护方法，其特征在于，所述保护信息采用与被保护的所述信息相关的奇偶检验信息、EDC信息中的一种或几种。
3.根据权利要求1所述的AXI互连模块检查、校验与保护方法，其特征在于，所述通道包括：写地址通道、写数据通道、写响应通道、读地址通道和读数据通道，相应的所述信息包括：写地址通道信息、写数据通道信息、写响应通道信息、读地址通道信息和读数据通道信息。
4.根据权利要求3所述的AXI互连模块检查、校验与保护方法，其特征在于，对于读写地址通道而言，信息源端为AXI总线的主机端，目的端为AXI总线的从机端；对于读数据通道而言，信息源端为所述从机端，目的端为所述主机端；对于写数据通道而言，信息源端为所述主机端，目的端为所述从机端；对于写响应通道而言，信息源端为所述从机端，目的端为所述主机端。
5.根据权利要求1所述的AXI互连模块检查、校验与保护方法，其特征在于，所述公共宽度基于AXI总线的应用场景预设，且所述公共宽度的值不低于所述应用场景中信号宽度的最大值。
6.根据权利要求1所述的AXI互连模块检查、校验与保护方法，其特征在于，所述互连模块对不同通道的分组信息进行保护。
7.根据权利要求1所述的AXI互连模块检查、校验与保护方法，其特征在于，所述互连模块检查所述EDC保护异常或所述目的端检查所述保护信息异常时，生成相应的报警信息。
8.根据权利要求1所述的AXI互连模块检查、校验与保护方法，其特征在于，检测过程中，所述互连模块将至少一主机端和至少一从机端连接。
9.一种AXI互连模块的检查、校验与保护装置，实现如权利要求1-8任一所述的AXI互连模块检查、校验与保护方法，其特征在于，包括：
设置于AXI总线中信息源端的主机通道编码器和从机通道编码器，所述主机通道编码器和所述从机通道编码器用于给对应通道所传输的信息编码并添加相应的保护信息；
设置于AXI总线互连模块的互连通道编码器和互连通道解码器，所述互连通道编码器和互连通道解码器对应AXI总线的每个通道设置，所述互连通道编码器对接收到的所述信息进行分组，然后将分组的所述信息通过比特填充的方式调整为公共宽度，针对分组且宽度调节后的所述信息生成互连模块内的EDC保护；所述互连通道解码器对每个通道的EDC保护进行检查；
设置于AXI总线中信息目的端的主机通道解码器和从机通道解码器，所述主机通道解码器和所述从机通道解码器用于对所述信息中的所述保护信息进行检查。
10.一种计算机可读存储介质，所述计算机可读存储介质存储计算机程序，其特征在于，所述计算机程序被执行时，实现如权利要求1-8任一项所述的AXI互连模块检查、校验与保护方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310420331.XA CN116501536A (zh) | 2023-04-14 | 2023-04-14 | Axi互连模块检查、校验与保护方法、装置及存储介质 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310420331.XA CN116501536A (zh) | 2023-04-14 | 2023-04-14 | Axi互连模块检查、校验与保护方法、装置及存储介质 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116501536A true CN116501536A (zh) | 2023-07-28 |
Family
ID=87324089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310420331.XA Pending CN116501536A (zh) | 2023-04-14 | 2023-04-14 | Axi互连模块检查、校验与保护方法、装置及存储介质 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116501536A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20220391524A1 (en) * | 2021-06-07 | 2022-12-08 | Infineon Technologies Ag | Interconnection of protected information between components |
-
2023
- 2023-04-14 CN CN202310420331.XA patent/CN116501536A/zh active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20220391524A1 (en) * | 2021-06-07 | 2022-12-08 | Infineon Technologies Ag | Interconnection of protected information between components |
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